CN117616566A - 半导体器件和半导体器件的制造方法 - Google Patents

半导体器件和半导体器件的制造方法 Download PDF

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Abstract

半导体器件包括：第1树脂层，其具有朝向厚度方向的第1主面；与所述第1主面相对的第1配线层；半导体层；和半导体元件。所述半导体元件具有与所述半导体层导通并与所述第1主面相对的电极，并且所述电极与所述第1配线层导通接合。此外，该半导体器件还包括：第2树脂层，其具有在所述厚度方向上朝向与所述第1主面相同的一侧的第2主面，并且覆盖所述半导体元件的一部分；和第2配线层，其与所述第2主面相对，并且与所述半导体层导通。所述第2配线层与所述半导体层接触。在所述厚度方向上观察时，所述第2配线层跨过所述半导体层的周缘。

Description

半导体器件和半导体器件的制造方法
技术领域
本发明涉及具有纵型结构的半导体元件的半导体器件及其制造方法。
背景技术
在专利文献1中公开了具有纵型结构的半导体元件(MOSFET)的半导体器件的一个例子。在该半导体器件中，位于半导体元件的厚度方向的一侧的电极(漏极)与多个引线的任一个引线导电接合。位于半导体元件的厚度方向的另一侧的电极(源极)接合有导线。该导线接合于与半导体元件所导电接合的引线不同的引线。这些引线在俯视时位于相互分离的位置。因此，该半导体器件在俯视时的器件尺寸和器件的寄生电阻分别不得不比较大这一点上还有改善的余地。
现有技术文献
专利文献
专利文献1：国际公开第2019/203139号。
发明内容
发明要解决的问题
本发明鉴于上述情况，其一个目的在于提供一种能够实现器件的小型化和该器件的寄生电阻的降低的半导体器件及其制造方法。
用于解决问题的技术手段
由本发明的第1方面提供的半导体器件包括：第1树脂层，其具有朝向厚度方向的第1主面；第1配线层，其与所述第1主面相对；半导体元件，其具有半导体层和与所述半导体层导通且与所述第1主面相对的电极，并且所述电极与所述第1配线层导通接合；第2树脂层，其具有在所述厚度方向上朝向与所述第1主面相同的一侧的第2主面，并且覆盖所述半导体元件的一部分；和第2配线层，其与所述第2主面相对，并且与所述半导体层导通，所述第2配线层与所述半导体层接触，在所述厚度方向上观察时，所述第2配线层跨过所述半导体层的周缘。
由本发明的第2方面提供的半导体器件的制造方法包括：形成具有朝向厚度方向的第1主面的第1树脂层的工序；形成与所述第1主面相对的第1配线层的工序；使半导体元件与所述第1配线层导通接合的工序；形成第2树脂层的工序，所述第2树脂层在所述厚度方向上具有朝向与所述第1主面相同侧的第2主面，并且覆盖所述半导体元件的一部分；和形成与所述第2主面相对且与所述半导体元件导通的第2配线层的工序，所述半导体元件具有：半导体层；和与所述半导体层导通并与所述第1主面相对的电极，在使所述半导体元件与所述第1配线层导通接合的工序中，使所述电极与所述第1配线层导通接合，在形成所述第2树脂层的工序中，通过去除所述半导体元件和所述第2树脂层各自的一部分而使所述半导体层从所述第2主面露出，在形成所述第2配线层的工序中，以在所述厚度方向上观察时跨过所述半导体层的周缘的方式，与所述半导体层接触地形成所述第2配线层。
发明效果
根据本发明的半导体器件及其制造方法，能够实现该器件的小型化和该器件的寄生电阻的降低。
本发明的其他特征和优点通过基于附图在以下进行的详细的说明而变得更加明确。
附图说明
图1是本发明的第1实施方式的半导体器件的俯视图，透过了第3树脂层。
图2是与图1对应的俯视图，还透过了第2树脂层和多个第2配线层。
图3是与图2对应的俯视图，还透过了多个半导体元件、IC和多个第2柱状配线层。
图4是图1所示的半导体器件的仰视图。
图5是图1所示的半导体器件的主视图。
图6是图1所示的半导体器件的左侧视图。
图7是沿着图2的VII-VII线的截面图。
图8是沿着图2的VIII-VIII线的截面图。
图9是沿着图2的IX-IX线的截面图。
图10是沿着图2的X-X线的截面图。
图11是图7的局部放大图，放大了属于高压元件组的半导体元件的一部分及其周边。
图12是图7的局部放大图，放大了第1柱状配线层、第2柱状配线层、端子及其周边。
图13是图11的局部放大图。
图14是说明图1所示的半导体器件的制造工序的截面图。
图15是说明图1所示的半导体器件的制造工序的截面图。
图16是说明图1所示的半导体器件的制造工序的截面图。
图17是说明图1所示的半导体器件的制造工序的截面图。
图18是说明图1所示的半导体器件的制造工序的截面图。
图19是说明图1所示的半导体器件的制造工序的截面图。
图20是说明图1所示的半导体器件的制造工序的截面图。
图21是说明图1所示的半导体器件的制造工序的截面图。
图22是说明图1所示的半导体器件的制造工序的截面图。
图23是说明图1所示的半导体器件的制造工序的截面图。
图24是说明图1所示的半导体器件的制造工序的截面图。
图25是说明图1所示的半导体器件的制造工序的截面图。
图26是说明图1所示的半导体器件的制造工序的截面图。
图27是说明图1所示的半导体器件的制造工序的截面图。
图28是说明图1所示的半导体器件的制造工序的截面图。
图29是说明图1所示的半导体器件的制造工序的截面图。
图30是本发明的第2实施方式的半导体器件的俯视图，透过了第2树脂层、第3树脂层和多个第2配线层。
图31是图30所示的半导体器件的主视图。
图32是图30所示的半导体器件的左侧视图。
图33是沿着图30的XXXIII-XXXIII线的截面图。
图34是沿着图30的XXXIV-XXXIV线的截面图。
图35是图33的局部放大图。
图36是说明图30所示的半导体器件的制造工序的截面图。
图37是说明图30所示的半导体器件的制造工序的截面图。
图38是本发明的第3实施方式的半导体器件的俯视图，透过了第3树脂层。
图39是与图38对应的俯视图，还透过了第2树脂层和多个第2配线层。
图40是图38所示的半导体器件的主视图。
图41是沿着图39的XLI-XLI的截面图。
图42是图38本发明的第3实施方式的半导体器件的俯视图，透过了第3树脂层。
图43是沿着图42的XLIII-XLIII线的截面图。
图44是沿着图42的XLIV-XLIV线的截面图。
图45是说明图42所示的半导体器件的制造工序的截面图。
图46是说明图42所示的半导体器件的制造工序的截面图。
具体实施方式
基于附图，对用于实施本发明的方式进行说明。
基于图1～图13，对本发明的第1实施方式的半导体器件A10进行说明。半导体器件A10包括第1树脂层11、第2树脂层12、第3树脂层13、多个半导体元件20、IC30、多个第1配线层41、多个第1柱状配线层42、多个第2配线层43、多个第2柱状配线层44和多个端子50。半导体器件A10采用表面安装于配线基板的树脂封装形式。在此，为了便于理解，图1透过了第3树脂层13。为了便于理解，图2相对于图1进一步透过了第2树脂层12和多个第2配线层43。为了便于理解，图3相对于图2进一步透过了多个半导体元件20、IC30和多个第2柱状配线层44。在图3中，用假想线(双点划线)表示透过了的多个半导体元件20和IC30。
在半导体器件A10的说明中，为了方便，将第1树脂层11的厚度方向称为“厚度方向z”。将与厚度方向z正交的一个方向称为“第1方向x”。将与厚度方向z和第1方向x两者正交的方向称为“第2方向y”。如图1所示，半导体器件A10在厚度方向z观察时为矩形状。
半导体器件A10通过多个半导体元件20将从外部供给到半导体器件A10的直流电力转换为三相交流电力。半导体器件A10用于无刷DC电动机的驱动控制。
第1树脂层11、第2树脂层12和第3树脂层13具有电绝缘性。第1树脂层11、第2树脂层12和第3树脂层13由包含树脂的材料构成。作为该树脂的一例，可举出黑色的环氧树脂。
如图3、图4和图9所示，第1树脂层11具有第1主面111、第1侧面112和底面113。第1主面111朝向厚度方向z。底面113在厚度方向z上朝向与第1主面111相反的一侧。第1侧面112朝向与厚度方向z正交的方向，且与第1主面111和底面113相连。第1侧面112包括在第1方向x上相互分离的一对区域和在第2方向y上相互分离的一对区域。
如图7～图10所示，第2树脂层12层叠于第1树脂层11的第1主面111。第2树脂层12与第1主面111接触。如图1、图9和图10所示，第2树脂层12具有第2主面121和第2侧面122。第2主面121在厚度方向z上朝向与第1主面111相同的一侧。第2侧面122朝向与厚度方向z正交的方向，且与第2主面121相连。第2侧面122包括在第1方向x上相互分离地设置的一对区域和在第2方向y上相互分离地设置的一对区域。第2侧面122与第1树脂层11的第1侧面112齐平。
如图7～图10所示，第3树脂层13层叠于第2树脂层12的第2主面121。第3树脂层13与第2主面121接触。第3树脂层13在厚度方向z上隔着第2树脂层12而位于与第1树脂层11相反的一侧。如图5～图10所示，第3树脂层13具有第3主面131和第3侧面132。第3主面131在厚度方向z上朝向与第1树脂层11的第1主面111相同的一侧。第3侧面132朝向与厚度方向z正交的方向，且与第3主面131相连。第3侧面132包括在第1方向x上相互分离地设置的一对区域和在第2方向y上相互分离地设置的一对区域。第3侧面132与第2树脂层12的第2侧面122齐平。
如图2、图7和图8所示，多个半导体元件20与第1树脂层11的第1主面111相对。多个半导体元件20被第2树脂层12覆盖。多个半导体元件20是以硅(Si)或碳化硅(SiC)为主成分的纵型结构的MOSFET(Metal-Oxide-Semiconductor Field-Effect Transistor)。多个半导体元件20也可以是IGBT(Insulated Gate Bipolar Transistor)那样的纵型结构的晶体管。在半导体器件A10的说明中，对多个半导体元件20为n沟道型的MOSFET的情况进行说明。如图2、图7和图8所示，多个半导体元件20具有半导体层21、第1电极22和第2电极23。
如图11所示，半导体层21构成半导体元件20的主体。半导体层21包含第1层211和第2层212。第1层211在厚度方向z上隔着第2层212而位于与第1电极22和第2电极23相反侧。第1层211和第2层212相互导通。第1层211是包括n型半导体的半导体基板。该半导体基板的组分包含硅。即，该半导体基板含有硅。在第1层211中流动有与由半导体元件20转换之前的电力对应的电流。多个半导体元件20不包括相当于漏极的背面金属层。因此，第1层211相当于半导体元件20的漏极。第1层211从第2树脂层12的第2主面121露出。第1层211与第2主面121齐平。
如图11所示，第2层212层叠于第1层211。第2层212通过基于第1层211的外延生长而形成。第2层212包含n型半导体和p型半导体。第2层212所包含的n型半导体中的与第1层211接触的n型半导体的掺杂剂的浓度，比第1层211所包含的n型半导体的掺杂剂的浓度低。
如图11所示，第1电极22与第1树脂层11的第1主面111相对。第1电极22与半导体层21的第2层212导通。在第1电极22中流动有与由半导体元件20转换后的电力对应的电流。因此，第1电极22相当于半导体元件20的源极。
如图11所示，第2电极23与第1树脂层11的第1主面111相对。对第2电极23施加用于驱动半导体元件20的栅极电压。如图2所示，在厚度方向z上观察，第2电极23的面积比第1电极22的面积小。
如图2所示，多个半导体元件20包括属于高压元件组201的三个半导体元件20(以下称为“高压元件组201”)和属于低压元件组202的三个半导体元件20(以下称为“低压元件组202”)。高压元件组201和低压元件组202在第1方向x上彼此间隔开。低压元件组202在第2方向y上位于高压元件组201与IC30之间。高压元件组201是半导体器件A10的上臂电路的主要要素。低压元件组202是半导体器件A10的下臂电路的主要要素。因此，施加到高压元件组201的第2电极23的栅极电压高于施加到低压元件组202的第2电极23的栅极电压。在半导体器件A10的以后的说明中，为了方便，将属于高压元件组201的3个半导体元件20称为“第1元件201A”、“第2元件201B”和“第3元件201C”。
如图2和图9所示，IC30与第1树脂层11的第1主面111相对。IC30被第2树脂层12覆盖。在半导体器件A10中，IC30包括在第1方向x上相互分离地设置的第1IC301和第2IC302。第1IC301和第2IC302经由多个第1配线层41相互导通。第1IC301是控制第2IC302的控制器。第2IC302是向高压元件组201的每个第2电极23和低压元件组202的每个第2电极23施加栅极电压的栅极驱动器。此外，IC30也可以是包括控制器和栅极驱动器的单一结构。如图1所示，在半导体器件A10中，第1IC301和第2IC302各自的上表面从第2树脂层12的第2主面121露出。这些上表面与第2主面121齐平。此外，也可以是第1IC301和第2IC302不从第2树脂层12露出的结构。
如图3和图7～图10所示，多个第1配线层41与第1树脂层11的第1主面111相对。多个第1配线层41与第1主面111接触。多个第1配线层41的至少一部分被第2树脂层12覆盖。多个第1配线层41与多个第1柱状配线层42、多个第2配线层43和多个第2柱状配线层44一起构成多个半导体元件20及IC30与用于安装半导体器件A10的配线基板的导电路径。
如图11和图12所示，多个第1配线层41包含：与第1树脂层11的第1主面111接触的第1导电层411；和层叠于第1导电层411的第2导电层412。第1导电层411包含：与第1主面111接触的阻挡层；和层叠于该阻挡层的种子层。阻挡层的组分包含镍(Ni)。此外，阻挡层的组分也可以包含钛(Ti)。种子层的组分例如包含铜(Cu)。第2导电层412的组分例如包含铜。第2导电层412的厚度t2大于第1导电层411的厚度t1。
如图3所示，多个第1配线层41包含多个第1输出配线41A、多个第2输出配线41B、多个第1栅极配线41C、多个第2栅极配线41D和多个启动配线41E。
如图7所示，高压元件组201的第1电极22经由导电接合层49单独地导通接合到多个第1输出配线41A。导电接合层49包含：层叠于多个第1配线层41的第2导电层412的镍层；和层叠于该镍层的合金层。该合金层的组分包含锡(Sn)。并且，第2IC302的多个电极(省略图示)中的任一个经由导电接合层49与多个第1输出配线41A中的任一个导通接合。因此，施加到多个第1输出配线41A中的每一个的电压被设定为施加到高压元件组201的第2电极23中的每一个的栅极电压的接地。
如图8所示，低压元件组202的第1电极22经由导电接合层49单独地导通接合到多个第2输出配线41B。多个第2输出配线41B不从第2树脂层12露出。
如图7所示，高压元件组201的第2电极23经由导电接合层49而与多个第1栅极配线41C单独地导通接合。并且，第2IC302的多个电极的任一个经由导电接合层49与多个第1栅极配线41C的任一个导通接合。因此，当第2IC302向高压元件组201的第2电极23中的任一个施加栅极电压时，电流从第2IC302经由多个第1栅极配线41C中的任一个流向该第2电极23。多个第1栅极配线41C不从第2树脂层12露出。
如图8所示，低压元件组202的第2电极23经由导电接合层49与多个第2栅极配线41D单独地导通接合。并且，第2IC302的多个电极的任一个经由导电接合层49与多个第2栅极配线41D的任一个导通接合。因此，当第2IC302向低压元件组202的第2电极23中的任一个施加栅极电压时，电流从第2IC302经由多个第2栅极配线41D中的任一个流向该第2电极23。多个第2栅极配线41D不从第2树脂层12露出。
如图10所示，第2IC302的多个电极中的任一个经由导电接合层49与多个启动配线41E中的任一个导通接合。这里，施加到高压元件组201的每个第2电极23的栅极电压高于通过自举电路施加到高压元件组201的半导体层21的每个第1层211的电压。多个启动配线41E是该自举电路的一个要素。
对于除了多个第1输出配线41A、多个第2输出配线41B、多个第1栅极配线41C、多个第2栅极配线41D和多个启动配线41E以外的多个第1配线层41中的至少任一个，第1IC301的多个电极(省略图示)和第2IC302的多个电极中的至少任一个经由导电接合层49导通接合。
如图2、图3、图5和图6所示，在半导体器件A10中，除了多个第2输出配线41B、多个第1栅极配线41C和多个第2栅极配线41D以外的多个第1配线层41具有第1端面413。第1端面413朝向第1方向x和第2方向y中的任一方向，且从第2树脂层12的第2侧面122露出。第1端面413与第2侧面122齐平。
如图7～图10所示，多个第1柱状配线层42埋入于第1树脂层11。如图3和图12所示，多个第1柱状配线层42与除了多个第2输出配线41B、多个第1栅极配线41C和多个第2栅极配线41D以外的多个第1配线层41的第1导电层411独立地接触。由此，多个第1柱状配线层42分别与除了第2输出配线41B、多个第1栅极配线41C和多个第2栅极配线41D以外的多个第1配线层41中的任一个导通。多个第1柱状配线层42的组分例如包含铜。
如图12所示，多个第1柱状配线层42具有第2端面421和背面422。第2端面421朝向第1方向x和第2方向y中的任一个方向，且从第1树脂层11的第1侧面112露出。第2端面421与第1侧面112齐平。背面422在厚度方向z上朝向与第1树脂层11的第1主面111相反的一侧。背面422从第1树脂层11的底面113露出。
如图1、图7、图8和图10所示，多个第2配线层43与第2树脂层12的第2主面121相对。多个第2配线层43与第2主面121接触。多个第2配线层43的至少一部分被第3树脂层13覆盖。
如图11和图12所示，多个第2配线层43包含：与第2树脂层12的第2主面121接触的第1导电层431；和层叠于第1导电层431的第2导电层432。第1导电层431包含与第2主面121接触的阻挡层和层叠于该阻挡层的种子层。阻挡层的组分包含镍。此外，阻挡层的组分也可以包含钛。种子层的组分例如包含铜。第2导电层432的组分例如包含铜。第2导电层432的厚度t4大于第1导电层431的厚度t3。
如图1所示，多个第2配线层43包含第1输入配线43A、多个第2输入配线43B和接地配线43C。
如图8和图11所示，第1输入配线43A与高压元件组201的半导体层21的第1层211接触。因此，第1输入配线43A与高压元件组201的半导体层21(第1层211)导通。如图1所示，在厚度方向z上观察时，第1输入配线43A跨过高压元件组201的半导体层21的周缘21A。当在厚度方向z上观察时，多条第1输入配线43A与高压元件组201和多条第1输出配线41A重叠。
如图13所示，第1输入配线43A的第1导电层431包括硅化物层431A。硅化物层431A与高压元件组201的至少一个半导体层21的第1层211接触。硅化物层431A以第1导电层431的阻挡层所含的金属的硅化物为主体。因此，在该阻挡层的组分包含镍的情况下，硅化物层431A的主体为镍的硅化物。
如图1所示，第1输入配线43A包含在第1方向x延伸的带状部434。在厚度方向z上观察，带状部434的一部分位于第1元件201A与第2元件201B之间。并且，在厚度方向z上观察，带状部434的一部分位于第2元件201B与第3元件201C之间。
如图1所示，多个第2输入配线43B在第2方向y上位于第1输入配线43A与接地配线43C之间。多个第2输入配线43B在第1方向x上位于相互分离的位置。多条第2输入配线43B分别与低压元件组202的半导体层21的第1层211接触。因此，多个第2输入配线43B分别与低压元件组202的半导体层21(第1层211)导通。如图1所示，多个第2输入配线43B中的每一个跨过低压元件组202的半导体层21中的一个的周缘21A。在厚度方向z上观察时，多条第2输入配线43B分别单独地与低压元件组202和多条第2输出配线41B重叠。多个第2输入配线43B不从第3树脂层13露出。
如图1所示，接地配线43C在第2方向y上隔着多个第2输入配线43B位于与第1输入配线43A相反的一侧。接地配线43C包含在第1方向x延伸的带状的部分。
如图1和图5所示，在半导体器件A10中，第1输入配线43A和接地配线43C具有第3端面433。第3端面433朝向第1方向x，且从第3树脂层13的第3侧面132露出。第3端面433与第3侧面132齐平。
如图7、图8和图10所示，多个第2柱状配线层44埋入于第2树脂层12。在图2中，用阴影表示多个第2柱状配线层44。如图1、图2和图12所示，多个第2柱状配线层44分别与多个第1配线层41中的任一个第2导电层412和多个第2配线层43中的任一个第1导电层431接触。由此，多个第2输入配线43B分别单独地与多个第1输出配线41A导通。接地配线43C与多个第2输出配线41B导通。并且，第1输入配线43A和接地配线43C分别与除多个第1输出配线41A、多个第2输出配线41B、多个第1栅极配线41C、多个第2栅极配线41D和多个启动配线41E之外的多个第1配线层41中的任一者导通。多个第2柱状配线层44的组分例如包含铜。
如图2和图6所示，在半导体器件A10中，多个第2柱状配线层44中的与第1输入配线43A和接地配线43C中的任一者接触的两个第2配线层43具有第4端面441。第4端面441朝向第1方向x，且从第2树脂层12的第2侧面122露出。第4端面441与第2侧面122齐平。
如图7～图10所示，多个端子50分别与多个第1柱状配线层42接触。由此，多个端子50分别单独地与多个第1柱状配线层42导通。多个端子50覆盖多个第1柱状配线层42的背面422。在图4～图6中，用多个点的区域表示多个端子50。多个端子50从第1树脂层11露出。多个端子50经由焊料而导线接合于配线基板，由此将半导体器件A10安装于该配线基板。多个端子50分别包括层叠于多个第1柱状配线层42中的任一者的多个金属层。该多个金属层是从靠近第1柱状配线层42的一侧起依次层叠镍层和金(Au)层而成的。此外，该多个金属层也可以从接近第1柱状配线层42的一方起依次层叠镍层、钯(Pd)层和金层。
如图4所示，多个端子50包括第1端子501、第2端子502、多个第3端子503、多个第4端子504和多个第5端子505。
第1端子501与第1输入配线43A导通。第2端子502经由接地配线43C与多个第2输出配线41B导通。向第1端子501和第2端子502输入作为多个半导体元件20所要转换的对象的直流电力。第1端子501是正极(P端子)。第2端子502是负极(N端子)。
多个第3端子503分别单独地与多个第1输出配线41A导通。进而，第3端子503分别单独地与位于半导体器件A10的外部的多个电容器导通。该多个电容器是半导体器件A10的自举电路的一个要素。从多个第3端子503输出由多个半导体元件20转换后的U相、V相和W相的三相交流电力。通过该三相交流电力，对位于半导体器件A10的外部的电动机进行驱动控制。
多个第4端子504分别单独地与多个启动配线41E导通。进而，多个第4端子504与位于半导体器件A10的外部的多个电容器导通。当第2IC302向高压元件组201的第2电极23中的任一个施加栅极电压时，电流从多个电容器中的任一个经由与该电容器导通的第4端子504和启动配线41E流向第2IC302。
多个第5端子505与IC30导通。向多个第5端子505中的任一个输入用于驱动IC30的电力。向多个第5端子505的任一个输入向第1IC301的电信号。并且，从多个第5端子505中的任一个输出来自第1IC301的电信号。
接着，基于图14～图29，对半导体器件A10的制造方法的一例进行说明。图14～图29的截面位置与图10的截面位置相同。
首先，如图14所示，形成覆盖基材80的厚度方向z的一侧(图中为上表面)的剥离层81。基材80是半导体晶片(硅晶片)。在基材80的表面形成有绝缘膜(省略图示)。该绝缘膜是氧化膜(SiO2)或氮化膜(Si3N4)。在氧化膜的情况下，通过热氧化形成。在氮化膜的情况下，通过等离子体CVD(Chemical Vapor Deposition)形成。更准确地说，上述剥离层81与形成于基材80的绝缘膜接触。另外，上述剥离层81包含由钛构成的金属薄膜和层叠于该金属薄膜且由铜构成的金属薄膜。剥离层81通过利用溅射将这些金属薄膜成膜而形成。
接着，如图15所示，形成从剥离层81向厚度方向z突出的多个第1柱状配线层42。多个第1柱状配线层42在对剥离层81实施了光刻图案化之后，通过将剥离层81设为导电路径的电解镀来形成。
接着，如图16所示，形成具有朝向厚度方向z的第1主面821并且覆盖多个第1柱状配线层42各自的一部分的第1树脂层82。第1树脂层82相当于半导体器件A10的第1树脂层11。第1树脂层82由包含含有填料的黑色的环氧树脂的材料构成。第1树脂层82通过压缩成型而形成。此时，第1树脂层82形成为与剥离层81接触且覆盖多个第1柱状配线层42的整体。之后，通过磨削去除第1树脂层82的一部分和多个第1柱状配线层42各自的一部分。去除对象部是在厚度方向z上位于与基材80所在的一侧相反的一侧的部分。由此，在第1树脂层82形成朝向厚度方向z的第1主面821。第1主面821相当于半导体器件A10的第1树脂层11的第1主面111。多个第1柱状配线层42的上表面从第1主面821露出。
接着，形成与第1树脂层82的第1主面821相对的多个第1配线层41(参照图21)、图19所示的导电接合层49、和图20所示的多个第2柱状配线层44。
首先，如图17所示，形成覆盖第1树脂层82的第1主面821和多个第1柱状配线层42的上表面的第1基底层83。第1基底层83相当于多个第1配线层41的第1导电层411。第1基底层83通过在利用溅射使覆盖这些面的阻挡层成膜之后，利用溅射使种子层层叠于该阻挡层而形成。该阻挡层由厚度为100nm以上且300nm以下的镍构成。此外，该阻挡层也可以由钛构成。该种子层由厚度为200nm以上且600nm以下的铜构成。
接着，如图18所示，形成与第1基底层83接触的多个第1镀层84。多个第1镀层84相当于多个第1配线层41的第2导电层412。多个第1镀层84由铜构成。多个第1镀层84在对第1基底层83实施光刻图案化之后，通过将第1基底层83设为导电路径的电解镀来形成。
接着，如图19所示，形成从多个第1镀层84向厚度方向z突出的导电接合层49。导电接合层49是在对第1基底层83和多个第1镀层84实施光刻图案化后，通过将第1基底层83和多个第1镀层84设为导电路径的电解镀来形成。
接着，如图20所示，形成从多个第1镀层84向厚度方向z突出的多个第2柱状配线层44。多个第2柱状配线层44在对第1基底层83、多个第1镀层84和导电接合层49实施了光刻图案化之后，通过将第1基底层83和多个第1镀层84设为导电路径的电解镀来形成。之后，去除第1基底层83的未层叠多个第1镀层84的部分。第1基底层83通过使用了硫酸(H2SO4)和过氧化氢(H2O2)的混合溶液的湿式蚀刻而被去除。由此，形成图21所示的多个第1配线层41。
接着，如图21所示，使多个半导体元件20和IC30与多个第1配线层41导通接合。首先，使用倒装芯片接合机，将多个半导体元件20的第1电极22和第2电极23和IC30的多个电极(省略图示)分别临时安装于导电接合层49。接着，通过回流焊使导电接合层49熔融。最后，通过冷却使熔融的导电接合层49固化。由此，多个半导体元件20的第1电极22和第2电极23与多个第1配线层41导通接合。并且，IC30的电极与多个第1配线层41导通接合。
接着，如图22～图24所示，形成具有在厚度方向z上朝向与第1树脂层82的第1主面821相同侧的第2主面851并且覆盖多个半导体元件20和IC30各自的一部分的第2树脂层85。第2树脂层85相当于半导体器件A10的第2树脂层12。
首先，如图22所示，以覆盖多个半导体元件20、IC30、多个第1配线层41和多个第2柱状配线层44的整体的方式形成第2树脂层85。第2树脂层85由包含含有填料的黑色的环氧树脂的材料构成。第2树脂层85通过压缩成型而形成。此时，第2树脂层85形成为与第1树脂层82的第1主面821接触，并且覆盖多个半导体元件20、IC30、多个第1配线层41和多个第2柱状配线层44的整体。
接着，如图23所示，去除基材80和剥离层81。基材80通过磨削而被去除。剥离层81通过使用硫酸和过氧化氢的混合溶液的湿式蚀刻而被去除。由此，在第1树脂层82出现在厚度方向z上朝向与第1主面821相反的一侧的底面822。底面822相当于半导体器件A10的第1树脂层11的底面113。多个第1柱状配线层42的背面422从底面822露出。
接着，如图24所示，通过磨削去除第2树脂层85的一部分和多个半导体元件20和IC30各自的一部分。去除对象部是在厚度方向z上位于与第1树脂层82所在的一侧相反的一侧的部分。由此，在第2树脂层85出现第2主面851。第2主面851相当于半导体器件A10的第2树脂层12的第2主面121。多个半导体元件20的半导体层21(第1层211)、IC30的上表面和多个第2柱状配线层44的上表面从第2主面851露出。
接着，形成与第2树脂层85的第2主面851相对且与多个半导体元件20导通的多个第2配线层43(参照图27)。
首先，如图25所示，形成覆盖第2树脂层85的第2主面851、多个半导体元件20的半导体层21(第1层211)、IC30的上表面和多个第2柱状配线层44的上表面的第2基底层86。第2基底层86相当于多个第2配线层43的第1导电层431。第2基底层86通过在利用溅射使覆盖这些面的阻挡层成膜之后，利用溅射使种子层层叠于该阻挡层而形成。该阻挡层由厚度为100nm以上且300nm以下的镍构成。此外，该阻挡层也可以由钛构成。该种子层由厚度为200nm以上且600nm以下的铜构成。
接着，如图26所示，形成与第2基底层86接触的多个第2镀层87。多个第2镀层87相当于多个第2配线层43的第2导电层432。多个第2镀层87由铜构成。第2镀层87在对第2基底层86实施了光刻图案化之后，通过将第2基底层86设为导电路径的电解镀而形成。此时，多个第2镀层87中的与多个半导体元件20中的任一个半导体层21重叠的第2镀层87在厚度方向z上观察时跨过该半导体层21的周缘21A(参照图1和图11)。
接着，去除第2基底层86的未层叠多个第2镀层87的部分。第2基底层86通过使用了硫酸和过氧化氢的混合溶液的湿式蚀刻而被去除。由此，形成图27所示的多个第2配线层43。多个第2配线层43中的与多个半导体元件20中的任一个半导体层21重叠的第2配线层43在厚度方向z上观察时跨过该半导体层21的周缘21A，且与该半导体层21接触(参照图11)。
接着，如图27所示，形成与第2树脂层85的第2主面851相对且覆盖多个第2配线层43的第3树脂层88。第3树脂层88相当于半导体器件A10的第3树脂层13。第3树脂层88由包含含有填料的黑色的环氧树脂的材料构成。第3树脂层88通过压缩成型而形成。此时，第3树脂层88以与第2树脂层85的第2主面851接触的方式形成。
接着，如图28所示，形成分别覆盖从第1树脂层82的底面822露出的多个第1柱状配线层42的背面422的多个端子50。多个端子50通过化学镀形成。
最后，在第3树脂层88的朝向厚度方向z的表面粘贴胶带89之后，将第1树脂层82、第2树脂层85和第3树脂层88切断为沿着第1方向x和第2方向y两者的格子状，从而分割为多个单片。切割能够使用切割刀片等。由此，成为单片的第1树脂层82、第2树脂层85和第3树脂层88构成半导体器件A10的第1树脂层11、第2树脂层12和第3树脂层13。经过以上的工序，得到半导体器件A10。
接着，对半导体器件A10的作用效果进行说明。
半导体器件A10包括：与第1树脂层11的第1主面111相对的第1配线层41；具有半导体层21和电极(第1电极22)的半导体元件20；覆盖半导体元件20的一部分的第2树脂层12；和与第2树脂层12的第2主面121相对的第2配线层43。半导体元件20的电极与第1配线层41导电接合。第2配线层43与半导体层21接触，且与半导体层21导通。在厚度方向z上观察时，第2配线层43跨过半导体层21的周缘21A。由此，在厚度方向z上观察，半导体元件20成为与第1配线层41和第2配线层43重叠的结构。由此，能够实现半导体器件A10的小型化。并且，第2配线层43采用不经由焊料等接合层和通常设置于半导体元件20的背面金属层而与半导体层21导通的结构。第1配线层41采用不经由导线而经由图11所示的导电接合层49与半导体元件20的电极导通的结构。由此，能够实现半导体器件A10的寄生电阻的降低。因此，根据半导体器件A10，能够实现半导体器件A10的小型化和半导体器件A10的寄生电阻的降低。
半导体元件20的半导体层21包括第1层211和第2层212。第2配线层43与第1层211接触。因此，在半导体器件A10的制造工序中的去除图24所示的半导体元件20和第2树脂层85各自的一部分的工序中，虽然相当于半导体基板的半导体元件20的第1层211的一部分被去除，但通过外延生长而形成的半导体元件20的第2层212未被去除。因此，根据半导体器件A10的制造方法，能够在不损害半导体元件20的功能的情况下，与第1层211接触地形成第2配线层43。
半导体层21的第1层211与第2树脂层12的第2主面121齐平。由此，第2配线层43的与厚度方向z正交的方向的横截形状变得一样。这有助于半导体器件A10的寄生电阻的降低。
第2配线层43包含第1导电层431和第2导电层432。第1导电层431包含与半导体层21的第1层211接触的硅化物层431A。由此，第2配线层43成为与第1层211欧姆接触的结构。通过采用本结构，在使用半导体器件A10时，能够抑制在第1层211产生的耗尽层的规模。在第1导电层431的组分中包含镍的情况下，能够在比较低温的条件下形成硅化物层431A。
半导体器件A10还包括埋入于第1树脂层11的第1柱状配线层42。第1柱状配线层42与第1配线层41接触。由此，即使是第1配线层41的整体被第1树脂层11和第2树脂层12覆盖的结构，也能够不扩大半导体器件A10的尺寸而确保从第1配线层41到安装半导体器件A10的配线基板的导电路径。
半导体器件A10还包括埋入于第2树脂层12的第2柱状配线层44。第2柱状配线层44与第1配线层41和第2配线层43接触。由此，能够在不扩大半导体器件A10的尺寸的情况下确保第1配线层41和第2配线层43的相互导通路径。
半导体器件A10还包括与第1柱状配线层42接触的端子50。端子50从第1树脂层11露出。由此，在将半导体器件A10安装于配线基板时，能够通过焊料附着于端子50来改善焊料的润湿性。
基于图30～图35，对本发明的第2实施方式的半导体器件A20进行说明。在这些图中，对与上述半导体器件A10相同或类似的要素标注相同的附图标记，并省略重复的说明。在此，为了便于理解，图30透过了第2树脂层12、第3树脂层13和多个第2配线层43。在图30中，用假想线表示透过的第3树脂层13。
在半导体器件A20中，第1树脂层11、第2树脂层12和多个端子50的结构与上述半导体器件A10的该结构不同。
如图30所示，在厚度方向z上观察，第1树脂层11的第1侧面112位于比第3树脂层13的第3侧面132靠半导体器件A20的内侧。如图31和图32所示，第2树脂层12的第2侧面122包括第1区域122A和第2区域122B。第1区域122A在厚度方向z上位于第3侧面132的旁边，且与第3侧面132齐平。第2区域122B在厚度方向z上位于第1区域122A与第1侧面112之间。在厚度方向z上观察，第2区域122B位于比第1区域122A靠半导体器件A20的内侧。
如图33～图35所示，多个端子50具有底部51和侧部52。底部51在厚度方向z上隔着多个第1柱状配线层42而位于与多个第1配线层41相反的一侧。底部51覆盖多个第1柱状配线层42中的任一个的背面422。侧部52从底部51在厚度方向z延伸。侧部52覆盖多个第1柱状配线层42中的任一个第2端面421和多个第1配线层41中的任一个第1端面413。并且，多个端子50中的第1端子501和第2端子502各自的侧部52也覆盖多个第2柱状配线层44中的任一者的第4端面441的一部分。
接着，基于图36和图37，对半导体器件A20的制造方法的一例进行说明。图36和图37的截面位置与图34的截面位置相同。
在经过上述半导体器件A10的制造工序中的形成图27所示的第3树脂层88的工序之后，如图36所示，形成从第1树脂层82的底面822凹陷且沿着第1方向x和第2方向y这两个方向的格子状的槽，由此去除第1树脂层82和第2树脂层85各自的一部分。在格子状的槽的形成中使用切割刀片等。由此，第1树脂层82成为半导体器件A20的第1树脂层11。并且，在多个第1柱状配线层42显现第2端面421。在多个第1配线层41的至少任一个显现从第2树脂层85露出的第1端面413。格子状的槽的深度设定为第1树脂层82被切断的深度以上且第3树脂层88不被切断的深度以下。
接着，如图37所示，形成覆盖从第1树脂层11的底面113露出的多个第1柱状配线层42的背面422和从第1树脂层11露出的多个第1柱状配线层42的第2端面421的多个端子50。多个端子50通过化学镀形成。多个端子50形成为也覆盖从第2树脂层85露出的多个第1配线层41的第1端面413。
接着，与图29所示的工序同样地，在第3树脂层88的朝向厚度方向z的表面粘贴胶带89后，将第2树脂层85和第3树脂层88切断成沿着第1方向x和第2方向y两者的格子状。此时的切断线设定为通过格子状的槽。经过以上的工序，得到半导体器件A20。
接着，对半导体器件A20的作用效果进行说明。
半导体器件A20包括：与第1树脂层11的第1主面111相对的第1配线层41；具有半导体层21和电极(第1电极22)的半导体元件20；覆盖半导体元件20的一部分的第2树脂层12；和与第2树脂层12的第2主面121相对的第2配线层43。半导体元件20的电极与第1配线层41导电接合。第2配线层43与半导体层21接触，且与半导体层21导通。在厚度方向z上观察时，第2配线层43跨过半导体层21的周缘21A。因此，通过半导体器件A20，也能够实现半导体器件A20的小型化和半导体器件A20的寄生电阻的降低。并且，通过使半导体器件A20包括与半导体器件A10同样的构成，在半导体器件A20中也起到该构成的作用效果。
在半导体器件A20中，端子50具有底部51和侧部52。通过采用本结构，在将半导体器件A20安装于配线基板时，熔融的焊料附着于侧部52。由此，促进焊脚的形成。因此，能够提高半导体器件A20相对于配线基板的接合强度。进而，由于能够容易地视觉辨认附着于侧部52的焊料，所以能够通过外观目视来确认半导体器件A20相对于配线基板的安装状态。
基于图38～图41，对本发明的第3实施方式的半导体器件A30进行说明。在这些图中，对与上述半导体器件A10相同或类似的要素标注相同的附图标记，并省略重复的说明。在此，为了便于理解，图38透过了第3树脂层13。为了便于理解，图39相对于图38进一步透过了第2树脂层12和多个第2配线层43。
在半导体器件A30中，多个第1配线层41、多个第2配线层43和多个第2柱状配线层44的结构与上述半导体器件A10的该结构不同。
如图39所示，在厚度方向z上观察，多个第1配线层41和多个第2柱状配线层44位于比第1树脂层11的第1主面111的周缘靠半导体器件A30的内侧。由此，如图40和图41所示，多个第1配线层41和多个第2柱状配线层44不从第2树脂层12的第2侧面122露出。
如图38所示，在厚度方向z上观察，多个第2配线层43位于比第2树脂层12的第2主面121的周缘靠半导体器件A30的内侧。由此，如图40和图41所示，多个第2配线层43不从第3树脂层13的第3侧面132露出。
接着，对半导体器件A30的作用效果进行说明。
半导体器件A30包括：与第1树脂层11的第1主面111相对的第1配线层41；具有半导体层21和电极(第1电极22)的半导体元件20；覆盖半导体元件20的一部分的第2树脂层12；和与第2树脂层12的第2主面121相对的第2配线层43。半导体元件20的电极与第1配线层41导电接合。第2配线层43与半导体层21接触，且与半导体层21导通。在厚度方向z上观察时，第2配线层43跨过半导体层21的周缘21A。因此，通过半导体器件A30，也能够实现半导体器件A30的小型化和半导体器件A30的寄生电阻的降低。并且，通过使半导体器件A30包括与半导体器件A10同样的构成，在半导体器件A30中也起到该构成的作用效果。
在半导体器件A30中，第1配线层41和第2柱状配线层44不从第2树脂层12的第2侧面122露出。并且，第2配线层43不从第3树脂层13的第3侧面132露出。因此，第1配线层41、第2配线层43和第2柱状配线层44采用不露出至半导体器件A30的外部的结构。由此，在半导体器件A30的外部露出的金属层仅为第1柱状配线层42和端子50，所以能够实现半导体器件A30的绝缘耐压的提高。
基于图42～图44，对本发明的第4实施方式的半导体器件A40进行说明。在这些图中，对与上述半导体器件A10相同或类似的要素标注相同的附图标记，并省略重复的说明。在此，为了便于理解，图42透过第3树脂层13。
在半导体器件A40中，还包括散热层60这一点与上述的半导体器件A10不同。
如图42～图44所示，半导体器件A40包括散热层60。散热层60在厚度方向z上隔着多个第2配线层43而位于与第2树脂层12相反的一侧。散热层60与多个第2配线层43和第3树脂层13接触。散热层60的朝向厚度方向z的表面从第3树脂层13的第3主面131露出。该表面与第3主面131齐平。散热层60的组分例如包含铜。
如图42所示，散热层60包括第1散热层601和多个第2散热层602。第1散热层601与第1输入配线43A接触。在厚度方向z上观察时，第1散热层601与高压元件组201和多个第1输出配线41A重叠。多个第2散热层602分别单独地与多个第2输入配线43B接触。当在厚度方向z上观察时，多个第2散热层602分别单独地与低压元件组202和多个第2输出配线41B重叠。
接着，基于图45和图46，对半导体器件A40的制造方法的一例进行说明。图45和图46的截面位置与图44的截面位置相同。
在经过上述的半导体器件A10的制造工序中的形成图26所示的多个第2镀层87的工序之后，如图45所示，形成与多个第2镀层87接触的散热层60。散热层60在对第2基底层86和多个第2镀层87实施了光刻图案化之后，通过将第2基底层86和多个第2镀层87作为导电路径的电解镀而形成。
接着，如图46所示，去除第2基底层86的未层叠多个第2镀层87的部分。第2基底层86通过使用了硫酸和过氧化氢的混合溶液的湿式蚀刻而被去除。由此，形成多个第2配线层43。接着，形成覆盖多个第2配线层43和散热层60的一部分的第3树脂层88。在通过压缩成型形成第3树脂层88时，第3树脂层88覆盖散热层60的整体。之后，通过磨削将第3树脂层88和散热层60各自的一部分去除。去除对象部是在厚度方向z上位于与第2树脂层12所在的一侧相反的一侧的部分。由此，在第3树脂层88显现朝向厚度方向z的第3主面881。第3主面881相当于半导体器件A40的第3树脂层13的第3主面131。散热层60的上表面从第3主面881露出。
接着，经过半导体器件A10的制造工序中的与图28和图29同样的工序，得到半导体器件A40。
接着，对半导体器件A40的作用效果进行说明。
半导体器件A40包括：与第1树脂层11的第1主面111相对的第1配线层41；具有半导体层21和电极(第1电极22)的半导体元件20；覆盖半导体元件20的一部分的第2树脂层12；和与第2树脂层12的第2主面121相对的第2配线层43。半导体元件20的电极与第1配线层41导电接合。第2配线层43与半导体层21接触，且与半导体层21导通。在厚度方向z上观察时，第2配线层43跨过半导体层21的周缘21A。因此，通过半导体器件A40，也能够实现半导体器件A40的小型化和半导体器件A40的寄生电阻的降低。并且，通过使半导体器件A40包括与半导体器件A10同样的构成，在半导体器件A40中也起到该构成的作用效果。
半导体器件A40还具有散热层60。散热层60与第3树脂层13和第2配线层43接触，且从第3树脂层13露出。由此，在使用半导体器件A40时，能够将从半导体元件20产生的热经由第2配线层43和散热层60高效地散热到半导体器件A40的外部。在该情况下，为了提高散热效率，优选散热层60在厚度方向z上观察时与半导体元件20重叠。
本发明不限于上述实施方式。本发明的各部分的具体结构能够自由地进行各种设计变更。
本发明包括以下的附记所记载的实施方式。
附记1.
一种半导体器件，包括：
第1树脂层，其具有朝向厚度方向的第1主面；
第1配线层，其与所述第1主面相对；
半导体元件，其具有半导体层和与所述半导体层导通且与所述第1主面相对的电极，并且所述电极与所述第1配线层导通接合；
第2树脂层，其具有在所述厚度方向上朝向与所述第1主面相同的一侧的第2主面，并且覆盖所述半导体元件的一部分；和
第2配线层，其与所述第2主面相对，并且与所述半导体层导通，
所述第2配线层与所述半导体层接触，
在所述厚度方向上观察时，所述第2配线层跨过所述半导体层的周缘。
附记2.
根据附记1所述的半导体器件，其中，
所述第2配线层与所述第2主面接触。
附记3.
根据附记2所述的半导体器件，其中，
所述半导体层包含第1层和第2层，
所述第1层在所述厚度方向上隔着所述第2层位于与所述电极相反的一侧，
所述第2配线层与所述第1层接触。
附记4.
根据附记3所述的半导体器件，其中，
所述第1层与所述第2主面齐平。
附记5.
根据附记3或4所述的半导体器件，其中，
所述第2配线层包含：与所述第2主面和所述第2层接触的第1导电层；和层叠于所述第1导电层的第2导电层，
所述第2导电层的厚度大于所述第1导电层的厚度。
附记6.
根据附记5所述的半导体器件，其中，
所述第1导电层含有镍。
附记7.
根据附记5或6所述的半导体器件，其中，
所述第1导电层包括与所述第1层接触的硅化物层。
附记8.
根据附记2～7中任一项所述的半导体器件，其中，
所述第2树脂层覆盖所述第1配线层的至少一部分。
附记9.
根据附记8所述的半导体器件，其中，
所述第1配线层与所述第1主面接触。
附记10.
根据附记9所述的半导体器件，其中，
还包括埋入于所述第1树脂层的第1柱状配线层，
所述第1柱状配线层与所述第1配线层接触。
附记11.
根据附记10所述的半导体器件，其中，
还包括埋入于所述第2树脂层的第2柱状配线层，
所述第2柱状配线层与所述第1配线层和所述第2配线层接触。
附记12.
根据附记11所述的半导体器件，其中，
还包括与所述第1柱状配线层接触的端子，
所述端子从所述第1树脂层露出。
附记13.
根据附记12所述的半导体器件，其中，
所述端子具有底部和侧部，
所述底部在所述厚度方向上隔着所述第1柱状配线层位于与所述第1配线层相反的一侧，
所述侧部从所述底部在所述厚度方向延伸。
附记14.
根据附记8～13中任一项所述的半导体器件，其中，
还包括与所述第2主面相对的第3树脂层，
所述第3树脂层覆盖所述第2配线层的至少一部分。
附记15.
根据附记14所述的半导体器件，其中，
还包括散热层，其在所述厚度方向上隔着所述第2配线层位于与所述第2树脂层相反的一侧，
所述散热层与所述第2配线层和所述第3树脂层接触，且从所述第3树脂层露出。
附记16.
根据附记1～15中任一项所述的半导体器件，其中，
所述第2配线层包含在与所述厚度方向正交的第1方向上延伸的带状部。
附记17.
根据附记16所述的半导体器件，其中，
所述半导体元件包含在所述第1方向上相互分离地设置的第1元件和第2元件，
在所述厚度方向上观察时，所述带状部的一部分位于所述第1元件与所述第2元件之间。
附记18.
一种半导体器件的制造方法，其包括：
形成具有朝向厚度方向的第1主面的第1树脂层的工序；
形成与所述第1主面相对的第1配线层的工序；
使半导体元件与所述第1配线层导通接合的工序；
形成第2树脂层的工序，所述第2树脂层在所述厚度方向上具有朝向与所述第1主面相同侧的第2主面，并且覆盖所述半导体元件的一部分；和
形成与所述第2主面相对且与所述半导体元件导通的第2配线层的工序，
所述半导体元件具有：半导体层；和与所述半导体层导通并与所述第1主面相对的电极，
在使所述半导体元件与所述第1配线层导通接合的工序中，使所述电极与所述第1配线层导通接合，
在形成所述第2树脂层的工序中，通过去除所述半导体元件和所述第2树脂层各自的一部分而使所述半导体层从所述第2主面露出，
在形成所述第2配线层的工序中，以在所述厚度方向上观察时跨过所述半导体层的周缘的方式，与所述半导体层接触地形成所述第2配线层。
附图标记说明
A10、A20、A30、A40：半导体器件，11：第1树脂层，
111：第1主面，112：第1侧面，113：底面，
12：第2树脂层，121：第2主面，122：第2侧面，
122A：第1区域，122B：第2区域，13：第3树脂层，
131：第3主面，132：第3侧面，20：半导体元件，
201：高压元件组，201A：第1元件，201B：第2元件，
201C：第3元件，202：低压元件组，21：半导体层，
21A：周缘，211：第1层，212：第2层，
22：第1电极，23：第2电极，30：IC，
301：第1IC，302：第2IC，41：第1配线层，
41A：第1输出配线，41B：第2输出配线，
41C：第1栅极配线，41D：第2栅极配线，
41E：启动配线，411：第1导电层，412：第2导电层，
413：第1端面，42：第1柱状配线层，421：第2端面，
422：背面，43：第2配线层，43A：第1输入配线，
43B：第2输入配线，43C：接地配线，431：第1导电层，
432：第2导电层，433：第3端面，434：带状部，
44：第2柱状配线层，441：第4端面，49：导电接合层，
50：端子，501：第1端子，502：第2端子，
503：第3端子，504：第4端子，505：第5端子，
51：底部，52：侧部，60：散热层，
601：第1散热层，602：第2散热层，80：基材，
81：第1基底层，82：第1树脂层，821：第1主面，
83：第2基底层，84：第1镀层，85：第2树脂层，
851：第2主面，86：第3基底层，87：第2镀层，
88：第3树脂层，881：第3主面，89：带，
t1、t2、t3、t4：厚度，
z：厚度方向，x：第1方向，y：第2方向。

Claims (18)

1.一种半导体器件，其特征在于，包括：
第1树脂层，其具有朝向厚度方向的第1主面；
第1配线层，其与所述第1主面相对；
半导体元件，其具有半导体层和与所述半导体层导通且与所述第1主面相对的电极，并且所述电极与所述第1配线层导通接合；
第2树脂层，其具有在所述厚度方向上朝向与所述第1主面相同的一侧的第2主面，并且覆盖所述半导体元件的一部分；和
第2配线层，其与所述第2主面相对，并且与所述半导体层导通，
所述第2配线层与所述半导体层接触，
在所述厚度方向上观察时，所述第2配线层跨过所述半导体层的周缘。
2.如权利要求1所述的半导体器件，其特征在于：
所述第2配线层与所述第2主面接触。
3.如权利要求2所述的半导体器件，其特征在于：
所述半导体层包含第1层和第2层，
所述第1层在所述厚度方向上隔着所述第2层位于与所述电极相反的一侧，
所述第2配线层与所述第1层接触。
4.如权利要求3所述的半导体器件，其特征在于：
所述第1层与所述第2主面齐平。
5.如权利要求3或4所述的半导体器件，其特征在于：
所述第2配线层包含：与所述第2主面和所述第1层接触的第1导电层；和层叠于所述第1导电层的第2导电层，
所述第2导电层的厚度大于所述第1导电层的厚度。
6.如权利要求5所述的半导体器件，其特征在于：
所述第1导电层含有镍。
7.如权利要求5或6所述的半导体器件，其特征在于：
所述第1导电层包括与所述第1层接触的硅化物层。
8.如权利要求2～7中任一项所述的半导体器件，其特征在于：
所述第2树脂层覆盖所述第1配线层的至少一部分。
9.如权利要求8所述的半导体器件，其特征在于：
所述第1配线层与所述第1主面接触。
10.如权利要求9所述的半导体器件，其特征在于：
还包括埋入于所述第1树脂层的第1柱状配线层，
所述第1柱状配线层与所述第1配线层接触。
11.如权利要求10所述的半导体器件，其特征在于：
还包括埋入于所述第2树脂层的第2柱状配线层，
所述第2柱状配线层与所述第1配线层和所述第2配线层接触。
12.如权利要求11所述的半导体器件，其特征在于：
还包括与所述第1柱状配线层接触的端子，
所述端子从所述第1树脂层露出。
13.如权利要求12所述的半导体器件，其特征在于：
所述端子具有底部和侧部，
所述底部在所述厚度方向上隔着所述第1柱状配线层位于与所述第1配线层相反的一侧，
所述侧部从所述底部在所述厚度方向延伸。
14.如权利要求8～13中任一项所述的半导体器件，其特征在于：
还包括与所述第2主面相对的第3树脂层，
所述第3树脂层覆盖所述第2配线层的至少一部分。
15.如权利要求14所述的半导体器件，其特征在于：
还包括散热层，其在所述厚度方向上隔着所述第2配线层位于与所述第2树脂层相反的一侧，
所述散热层与所述第2配线层和所述第3树脂层接触，且从所述第3树脂层露出。
16.如权利要求1～15中任一项所述的半导体器件，其特征在于：
所述第2配线层包含在与所述厚度方向正交的第1方向上延伸的带状部。
17.如权利要求16所述的半导体器件，其特征在于：
所述半导体元件包含在所述第1方向上相互分离地设置的第1元件和第2元件，
在所述厚度方向上观察时，所述带状部的一部分位于所述第1元件与所述第2元件之间。
18.一种半导体器件的制造方法，其特征在于，包括：
形成具有朝向厚度方向的第1主面的第1树脂层的工序；
形成与所述第1主面相对的第1配线层的工序；
使半导体元件与所述第1配线层导通接合的工序；
形成第2树脂层的工序，所述第2树脂层在所述厚度方向上具有朝向与所述第1主面相同侧的第2主面，并且覆盖所述半导体元件的一部分；和
形成与所述第2主面相对且与所述半导体元件导通的第2配线层的工序，
所述半导体元件具有：半导体层；和与所述半导体层导通并与所述第1主面相对的电极，
在使所述半导体元件与所述第1配线层导通接合的工序中，使所述电极与所述第1配线层导通接合，
在形成所述第2树脂层的工序中，通过去除所述半导体元件和所述第2树脂层各自的一部分而使所述半导体层从所述第2主面露出，
在形成所述第2配线层的工序中，以在所述厚度方向上观察时跨过所述半导体层的周缘的方式，与所述半导体层接触地形成所述第2配线层。
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