CN117612937A - 小线宽高频GaN器件及其制备方法 - Google Patents
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Abstract
本发明提供一种小线宽高频GaN器件及其制备方法，通过形成SixN叠层，在采用传统的光刻方法时，即可形成开口宽度大于底部宽度的类倒梯形的栅极窗口，以缩减栅极尺寸，突破设备线宽限制，实现小线宽的GaN器件的制备；通过形成低k的介电侧墙，可精确控制栅脚尺寸且可提高GaN器件的耐压性；通过形成高k的介电钝化保护层，可确保工艺制备过程中不引入额外的工艺损伤，有效钝化缺陷，提高GaN器件性能，且能提高GaN器件的散热水平；通过形成光刻胶填充层，可制备悬空的T型栅极，以减小GaN器件的寄生参数，提升GaN器件的频率。本发明工艺简单、成本低、可重复性强，适用于制备小线宽高频GaN器件。
Description
技术领域
本发明属于半导体制造技术领域，涉及一种小线宽高频GaN器件及其制备方法。
背景技术
作为第三代半导体材料的代表，氮化镓(GaN)具有如高临界击穿电场、高电子迁移率、高二维电子气浓度和良好的高温工作能力等许多优良的特性。因此，基于GaN的第三代半导体器件，如高电子迁移率晶体管(HEMT)、异质结场效应晶体管(HFET)等已经得到了应用，尤其在射频、微波等需要大功率和高频率的领域具有明显优势。
为提高器件射频性能，需要制备小线宽的栅极，且随着器件频率要求越来越高，栅极尺寸要求越来越小，如栅极长度Lg<0.15μm。在制备栅极的过程中，由于传统光刻所能实现的线宽尺寸的极限值在0.35μm左右，从而要制备更小尺寸的栅极器件，通常需要采用电子束光刻的工艺。但在采用电子束光刻时，存在电子束曝光时间长的劣势，从而在大规模生产需求下，很难满足量产需求。
因此，提供一种小线宽高频GaN器件及其制备方法，实属必要。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种小线宽高频GaN器件及其制备方法，用于解决现有技术中难以量产小线宽高频GaN器件的问题。
为实现上述目的及其他相关目的，本发明提供一种小线宽高频GaN器件的制备方法，包括以下步骤：
提供GaN外延结构，所述GaN外延结构包括GaN沟道层及势垒层；
于所述势垒层上形成自下而上由SixN层叠置构成的SixN叠层，所述SixN叠层的折射率为n，其中，x的取值为0.75<x<1.5，n的取值为1.9<n<2.2，且位于下方的所述SixN层的x值及n值均大于位于上方的所述SixN层的x值与n值，以及位于下方的所述SixN层的介电常数大于位于上方的所述SixN层的介电常数；
图形化所述SixN叠层，于所述SixN叠层中形成显露所述势垒层的栅极窗口，且所述栅极窗口的开口宽度大于所述栅极窗口的底部宽度；
于所述栅极窗口的侧壁形成介电侧墙，所述介电侧墙显露所述势垒层，且所述介电侧墙的介电常数小于位于顶部的所述SixN层的介电常数；
于所述栅极窗口中形成T型栅极，且所述T型栅极的栅脚与所述介电侧墙接触。
可选地，所述SixN叠层包括自下而上堆置的第一SixN层、第二SixN层及第三SixN层，且所述第一SixN层的开口角度为85-90°，所述第二SixN层的开口角度为75-85°，所述第三SixN层的开口角度为45-75°。
可选地，所述介电侧墙包括SiO2层及SiON层中的一种或组合。
可选地，还包括在所述势垒层的表面形成介电钝化保护层的步骤，且所述介电钝化保护层的介电常数大于位于底部的所述SixN层的介电常数；所述介电钝化保护层包括AlN层及Al2O3层中的一种或组合。
本发明还提供一种小线宽高频GaN器件，所述GaN器件包括：
GaN外延结构，所述GaN外延结构包括GaN沟道层及势垒层；
自下而上由SixN层叠置构成的SixN叠层，所述SixN叠层位于所述势垒层上，所述SixN叠层的折射率为n，其中，x的取值为0.75<x<1.5，n的取值为1.9<n<2.2，且位于下方的所述SixN层的x值及n值均大于位于上方的所述SixN层的x值与n值，以及位于下方的所述SixN层的介电常数大于位于上方的所述SixN层的介电常数；
栅极窗口，所述栅极窗口贯穿所述SixN叠层显露所述势垒层，且所述栅极窗口的开口宽度大于所述栅极窗口的底部宽度；
介电侧墙，所述介电侧墙位于所述栅极窗口的侧壁，所述介电侧墙显露所述势垒层，且所述介电侧墙的介电常数小于位于顶部的所述SixN层的介电常数；
T型栅极，所述T型栅极位于所述栅极窗口中，且所述T型栅极的栅脚与所述介电侧墙接触。
可选地，所述SixN叠层包括自下而上堆置的第一SixN层、第二SixN层及第三SixN层，且所述第一SixN层的开口角度为85-90°，所述第二SixN层的开口角度为75-85°，所述第三SixN层的开口角度为45-75°。
可选地，所述介电侧墙包括SiO2层及SiON层中的一种或组合。
可选地，还包括位于所述势垒层的表面的介电钝化保护层，且所述介电钝化保护层的介电常数大于位于底部的所述SixN层的介电常数；所述介电钝化保护层包括AlN层及Al2O3层中的一种或组合。
本发明还提供一种小线宽高频GaN器件的制备方法，包括以下步骤：
提供GaN外延结构，所述GaN外延结构包括GaN沟道层及势垒层；
于所述势垒层上形成自下而上由SixN层叠置构成的SixN叠层，所述SixN叠层的折射率为n，其中，x的取值为0.75<x<1.5，n的取值为1.9<n<2.2，且位于下方的所述SixN层的x值及n值均大于位于上方的所述SixN层的x值与n值，以及位于下方的所述SixN层的介电常数大于位于上方的所述SixN层的介电常数；
图形化所述SixN叠层，于所述SixN叠层中形成显露所述势垒层的栅极窗口，且所述栅极窗口的开口宽度大于所述栅极窗口的底部宽度；
于所述SixN叠层上形成图形化的光刻胶，所述光刻胶显露所述栅极窗口；
进行加热回流及固化，使所述光刻胶回流进所述栅极窗口中形成覆盖所述栅极窗口的侧壁的光刻胶填充层，且所述光刻胶填充层显露所述势垒层；
于所述栅极窗口中形成T型栅极，且所述T型栅极的栅脚与所述光刻胶填充层接触；
去除所述光刻胶填充层，且所述T型栅极的栅脚与所述SixN叠层具有间距。
可选地，所述光刻胶包括PMMA层；加热回流的温度包括150-200℃。
可选地，所述SixN叠层包括自下而上堆叠设置的第一SixN层、第二SixN层及第三SixN层，且所述第一SixN层的开口角度为85-90°，所述第二SixN层的开口角度为75-85°，所述第三SixN层的开口角度为45-75°。
可选地，还包括在所述势垒层的表面形成介电钝化保护层的步骤，且所述介电钝化保护层的介电常数大于位于底部的所述SixN层的介电常数；所述介电钝化保护层包括AlN层及Al2O3层中的一种或组合。
本发明还提供一种小线宽高频GaN器件，所述GaN器件包括：
GaN外延结构，所述GaN外延结构包括GaN沟道层及势垒层；
自下而上由SixN层叠置构成的SixN叠层，所述SixN叠层位于所述势垒层上，所述SixN叠层的折射率为n，其中，x的取值为0.75<x<1.5，n的取值为1.9<n<2.2，且位于下方的所述SixN层的x值及n值均大于位于上方的所述SixN层的x值与n值，以及位于下方的所述SixN层的介电常数大于位于上方的所述SixN层的介电常数；
栅极窗口，所述栅极窗口贯穿所述SixN叠层显露所述势垒层，且所述栅极窗口的开口宽度大于所述栅极窗口的底部宽度；
T型栅极，所述T型栅极位于所述栅极窗口中，且所述T型栅极的栅脚与所述SixN叠层具有间距。
可选地，所述SixN叠层包括自下而上堆置的第一SixN层、第二SixN层及第三SixN层，且所述第一SixN层的开口角度为85-90°，所述第二SixN层的开口角度为75-85°，所述第三SixN层的开口角度为45-75°。
可选地，还包括位于所述势垒层的表面的介电钝化保护层，且所述介电钝化保护层的介电常数大于位于底部的所述SixN层的介电常数；所述介电钝化保护层包括AlN层及Al2O3层中的一种或组合。
如上所述，本发明的小线宽高频GaN器件及其制备方法，通过在势垒层上形成具有不同组分的SixN叠层，在采用传统的光刻方法时，即可形成开口宽度大于底部宽度的类倒梯形的栅极窗口，以缩减栅极尺寸，突破设备线宽限制，实现小线宽的GaN器件的制备；进一步的，通过在栅极窗口中形成低k的介电侧墙，可精确控制栅脚尺寸，且可提高GaN器件的耐压性；进一步的，通过在势垒层上形成高k的介电钝化保护层，可确保工艺制备过程中不引入额外的工艺损伤，有效钝化缺陷，提高GaN器件性能，且介电钝化保护层的散热性能突出，能提高GaN器件的散热水平；进一步的，通过在栅极窗口中形成光刻胶填充层，可制备T型栅极，以减小GaN器件的寄生参数，进一步提升GaN器件的频率。
本发明工艺简单、成本低、可重复性强，适用于制备小线宽高频GaN器件。
附图说明
图1显示为本发明实施例一中制备小线宽高频GaN器件的工艺流程示意图。
图2显示为本发明实施例一中形成SixN叠层后的结构示意图。
图3显示为本发明实施例一中形成栅极窗口后的结构示意图。
图4显示为本发明实施例一中形成介电侧墙后的结构示意图。
图5显示为本发明实施例一中形成T型栅极后的结构示意图。
图6显示为本发明实施例一中形成具有介电钝化保护层的小线宽高频GaN器件的结构示意图。
图7显示为本发明实施例二中制备小线宽高频GaN器件的工艺流程示意图。
图8显示为本发明实施例二中形成光刻胶填充层后的结构示意图。
图9显示为本发明实施例二中形成T型栅极后的结构示意图。
图10显示为本发明实施例二中去除光刻胶填充层后的结构示意图。
图11显示为本发明实施例二中形成具有介电钝化保护层的小线宽高频GaN器件的结构示意图。
附图标记说明
100 GaN沟道层
200 势垒层
301 第一SixN层
302 第二SixN层
303 第三SixN层
310 栅极窗口
320 间距
400 介电侧墙
500、800 T型栅极
600 介电钝化保护层
700 光刻胶填充层
a、b、c 开口角度
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
如在详述本发明实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。
为了方便描述，此处可能使用诸如“之下”、“下方”、“低于”、“下面”、“上方”、“上”等的空间关系词语来描述附图中所示的一个元件或特征与其他元件或特征的关系。将理解到，这些空间关系词语意图包含使用中或操作中的器件的、除了附图中描绘的方向之外的其他方向，可以包括第一和第二特征形成为直接接触的实施例，也可以包括另外的特征形成在第一和第二特征之间的实施例，这样第一和第二特征可能不是直接接触，另外，当一层被称为在两层“之间”时，它可以是所述两层之间仅有的层，或者也可以存在一个或多个介于其间的层。
需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图示中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，其组件布局型态也可能更为复杂。
实施例一
如图1，本实施例提供一种小线宽高频GaN器件的制备方法，包括以下步骤：
S1：提供GaN外延结构，所述GaN外延结构包括GaN沟道层及势垒层；
S2：于所述势垒层上形成自下而上由SixN层叠置构成的SixN叠层，所述SixN叠层的折射率为n，其中，x的取值为0.75<x<1.5，n的取值为1.9<n<2.2，且位于下方的所述SixN层的x值及n值均大于位于上方的所述SixN层的x值与n值，以及位于下方的所述SixN层的介电常数大于位于上方的所述SixN层的介电常数；
S3：图形化所述SixN叠层，于所述SixN叠层中形成显露所述势垒层的栅极窗口，且所述栅极窗口的开口宽度大于所述栅极窗口的底部宽度；
S4：于所述栅极窗口的侧壁形成介电侧墙，所述介电侧墙显露所述势垒层，且所述介电侧墙的介电常数小于位于顶部的所述SixN层的介电常数；
S5：于所述栅极窗口中形成T型栅极，且所述T型栅极的栅脚与所述介电侧墙接触。
以下结合说明书附图2～图6，对本实施例有关所述GaN器件的结构及制备进行介绍。
首先，参阅图1及图2，执行步骤S1，提供GaN外延结构，所述GaN外延结构包括GaN沟道层100及势垒层200。
具体的，所述GaN外延结构至少包括自下而上叠置的所述GaN沟道层100及所述势垒层200，以提供器件沟道，其中，所述势垒层200可包括AlGaN势垒层200等，关于所述GaN外延结构的具体设置此处不作限定。
接着，参阅图1及图2，执行步骤S2，于所述势垒层200上形成自下而上由SixN层叠置构成的SixN叠层，所述SixN叠层的折射率为n，其中，x的取值为0.75<x<1.5，n的取值为1.9<n<2.2，且位于下方的所述SixN层的x值及n值均大于位于上方的所述SixN层的x值与n值，以及位于下方的所述SixN层的介电常数大于位于上方的所述SixN层的介电常数。
具体的，可在所述GaN外延结构上先利用如LPCVD沉积多层叠置的所述SixN层，或先利用LPCVD沉积最底层的所述SixN层，再用PECVD沉积其他所述SixN层，或用PECVD沉积多层叠置的所述SixN层，具体制备方法可根据需要进行选择。
在所述SixN叠层中，由下往上，所述SixN层的Si组分逐渐递减，即x逐渐减小，x值为0.75<x<1.5，如x值可为0.8、0.9、1.0等，所述SixN层的折射率n值由下往上逐渐减小，n值为1.9<n<2.2，如n值可为2.0、2.1等。位于下层的所述SixN层为富硅层，主要可以改善器件界面缺陷。由于所述SixN叠层中各层的组分不同，后续在同一条件下的刻蚀速率会不同，从而在刻蚀后可实现如图3所示的具有特殊形貌的栅极窗口310。其中，位于下方的所述SixN层的介电常数(k)大于位于上方的所述SixN层的介电常数。
接着，参阅图1及图3，执行步骤S3，图形化所述SixN叠层，于所述SixN叠层中形成显露所述势垒层200的栅极窗口310，且所述栅极窗口310的开口宽度大于所述栅极窗口310的底部宽度。
作为示例，所述SixN叠层可包括自下而上堆置的第一SixN层301、第二SixN层302及第三SixN层303，且所述第一SixN层301的开口角度为85-90°，所述第二SixN层302的开口角度为75-85°，所述第三SixN层303的开口角度为45-75°。
具体的，参阅图2及图3，本实施例中，所述SixN叠层包括自下而上叠置的3层所述SixN层，即位于底部的所述第一SixN层301，位于顶部的所述第三SixN层303及位于中间的所述第二SixN层302，但所述SixN叠层的具体层数并非局限于此。
其中，可利用光刻定义栅极尺寸，然后利用干法ICP对所述SixN叠层进行刻蚀，由于各所述SixN层的组分致密性不同，在同一ICP条件下，各所述SixN层的刻蚀速率不同，从而可形成如图3所示的类倒梯形结构，即栅脚尺寸要小于光刻定义的开口尺寸，从而可以通过控制沉积的所述SixN层的组分、质量来进一步缩减栅极尺寸，以克服光刻版尺寸的限制，具有突破设备线宽限制的优势，例如原所定义的光刻栅极尺寸为0.35μm时，通过所述SixN叠层，能实现光刻栅脚尺寸为0.25μm。
其中，所述第一SixN层301的开口角度a为85-90°，如85°、88°、90°等，所述第二SixN层302的开口角度b为75-85°，如75°、80°、85°等，所述第三SixN层303的开口角度c为45-75°，如45°、55°、75°等。所述第一SixN层301的开口角度a的设置有利于后续步骤中沉积低k介质及更容易实现各向异性的刻蚀以形成低k的介电侧墙400，如图4，从而通过对沉积低k介质的厚度的精确控制，可控制刻蚀后所留下的所述介电侧墙400的厚度，从而精确控制栅脚尺寸。
接着，参阅图1及图4，执行步骤S4，于所述栅极窗口310的侧壁形成介电侧墙400，所述介电侧墙400显露所述势垒层200，且所述介电侧墙400的介电常数小于位于顶部的所述SixN层的介电常数，即小于所述第三SixN层303的介电常数。
具体的，为了进一步缩减栅极尺寸，同时保证器件最终的性能，如耐压性能，在完成所述栅极窗口310的制备之后，进行整面沉积介电常数小于所述第三SixN层303的低k介质层，如SiO2及SiON层中的一种或组合，然后整面刻蚀该低k介质层，在采用干法各向异性刻蚀时，会在所述栅极窗口310的侧壁留下低k的介电侧墙400，如厚度可为所沉积低k介质层厚度的80％-100％。其中，位于最底层的所述第一SixN层301的刻蚀开口角度a，可精确控制刻蚀后所述栅极窗口310的侧壁留下的低k材料的厚度，同时Si组分x值越大，越容易实现直角开口工艺，从而可进一步缩减了栅极尺寸。
同时，由于栅脚处最容易击穿，因此在栅脚侧壁沉积低k介质，更有利于栅脚的耐压，提升器件的击穿电压，而高k介质有利于钝化缺陷，但不利于耐压，因此在除栅脚外的其它地方为具有更高介电常数的所述SixN层，可有利于钝化缺陷，从而高k的所述SixN层及低k的所述介电侧墙400起到了各自的优势作用。
接着，参阅图1及图5，执行步骤S5，于所述栅极窗口310中形成T型栅极500，且所述T型栅极500的栅脚与所述介电侧墙400接触。
具体的，可用光刻定义栅帽，然后沉积栅极金属，形成如图5中的所述T型栅极500。
关于所述栅极金属的材质，此处不作过分限制，需要说明的是本实施例主要描述了所述T型栅极500的制备过程，可以理解还可包括源、漏金属电极的制备，以形成所需器件的电极，此处不作限定。
如图6，作为示例，还可包括在所述势垒层200的表面形成介电钝化保护层600的步骤，且所述介电钝化保护层600的介电常数大于位于底部的所述SixN层的介电常数。
具体的，由于工艺过程中会涉及到多步刻蚀，如ICP刻蚀，从而对栅极处的所述势垒层200会带来潜在损伤，从而影响器件性能。因此在沉积所述SixN叠层前，可先利用如PEALD沉积一层高k介质的所述介电钝化保护层600，如AlN和/或Al2O3层等，再沉积制备所述SixN叠层，这样在刻蚀的工艺过程中，所述介电钝化保护层600可保护栅极处所述势垒层200，以有效避免刻蚀损伤，而且当采用AlN层作为所述介电钝化保护层600时，能有效钝化缺陷，且此材料散热性能突出，还可提高器件的散热水平。
如图5，本实施例还提供一种小线宽高频GaN器件，所述GaN器件包括：GaN外延结构、SixN叠层、栅极窗口310、介电侧墙400及T型栅极500，其中，所述GaN外延结构包括GaN沟道层100及势垒层200；所述SixN叠层位于所述势垒层200上，自下而上由SixN层叠置构成，所述SixN叠层的折射率为n，其中，x的取值为0.75<x<1.5，n的取值为1.9<n<2.2，且位于下方的所述SixN层的x值及n值均大于位于上方的所述SixN层的x值与n值，以及位于下方的所述SixN层的介电常数大于位于上方的所述SixN层的介电常数；所述栅极窗口310贯穿所述SixN叠层显露所述势垒层200，且所述栅极窗口310的开口宽度大于所述栅极窗口310的底部宽度；所述介电侧墙400位于所述栅极窗口310的侧壁，所述介电侧墙400显露所述势垒层200，且所述介电侧墙400的介电常数小于位于顶部的所述SixN层的介电常数；所述T型栅极500位于所述栅极窗口310中，且所述T型栅极500的栅脚与所述介电侧墙400接触。
作为示例，所述SixN叠层可包括自下而上堆置的第一SixN层301、第二SixN层302及第三SixN层303，且所述第一SixN层301的开口角度可为85-90°，所述第二SixN层302的开口角度可为75-85°，所述第三SixN层303的开口角度可为45-75°
作为示例，所述介电侧墙400可包括SiO2层及SiON层中的一种或组合。
如图6，作为示例，还可包括位于所述势垒层200的表面的介电钝化保护层600，且所述介电钝化保护层600的介电常数大于位于底部的所述SixN层的介电常数；所述介电钝化保护层600可包括AlN层及Al2O3层中的一种或组合。
本实施例中的所述GaN器件可采用上述制备方法制备，但并非局限于此，本实施例中，所述GaN器件直接采用上述制备工艺制备，从而有关所述GaN器件的制备工艺、材质及结构等均可参阅上述内容，此处不作赘述。
实施例二
如图7，本实施例提供一种小线宽高频GaN器件的制备方法，包括以下步骤：
S1’：提供GaN外延结构，所述GaN外延结构包括GaN沟道层及势垒层；
S2’：于所述势垒层上形成自下而上由SixN层叠置构成的SixN叠层，所述SixN叠层的折射率为n，其中，x的取值为0.75<x<1.5，n的取值为1.9<n<2.2，且位于下方的所述SixN层的x值及n值均大于位于上方的所述SixN层的x值与n值，以及位于下方的所述SixN层的介电常数大于位于上方的所述SixN层的介电常数；
S3’：图形化所述SixN叠层，于所述SixN叠层中形成显露所述势垒层的栅极窗口，且所述栅极窗口的开口宽度大于所述栅极窗口的底部宽度；
S4’：于所述SixN叠层上形成图形化的光刻胶，所述光刻胶显露所述栅极窗口；
S5’：进行加热回流及固化，使所述光刻胶回流进所述栅极窗口中形成覆盖所述栅极窗口的侧壁的光刻胶填充层，且所述光刻胶填充层显露所述势垒层；
S6’：于所述栅极窗口中形成T型栅极，且所述T型栅极的栅脚与所述光刻胶填充层接触；
S7’：去除所述光刻胶填充层，且所述T型栅极的栅脚与所述SixN叠层具有间距。
其中，关于步骤S1’～S3’的步骤可参阅实施例一中的步骤S1～S3，形成的结构的图示可参阅图2及图3，此处不作赘述。
以下仅结合说明书附图8～图11，对本实施例不同于实施例一的有关所述GaN器件的结构及制备进行介绍。
参阅图7及图8，在形成所述栅极窗口310后，执行步骤S4’及步骤S5’，于所述SixN叠层上进行涂覆光刻胶、曝光及显影，形成图形化的光刻胶，且所述光刻胶显露所述栅极窗口310，而后进行加热回流及固化，使所述光刻胶回流进所述栅极窗口310中形成覆盖所述栅极窗口310的侧壁的光刻胶填充层700，且所述光刻胶填充层700显露所述势垒层200。
其中，所述光刻胶可包括PMMA层，但并非局限于此，加热回流的温度可包括150-200℃，如150℃、180℃或200℃等，经过高温回流，可使得余下的所述光刻胶回淌，以覆盖所述栅极窗口310的侧壁，如图8，从而在后续形成T型栅极800时，可进一步的减小所述T型栅极800的尺寸。关于所述加热回流的温度、时间可根据所述光刻胶的种类及需形成的所述光刻胶填充层700的厚度及角度进行调整，此处不作过分限制。
接着，参阅图7及图9，执行步骤S6’，于所述栅极窗口310中形成T型栅极800，且所述T型栅极800的栅脚与所述光刻胶填充层700接触。
具体的，可用光刻定义栅帽的方式，在沉积栅极金属后形成如图9中的所述T型栅极800。
关于所述栅极金属的材质，此处不作过分限制，需要说明的是本实施例主要描述了所述T型栅极800的制备过程，可以理解还可包括源、漏金属电极的制备，以形成所需器件的电极，此处不作限定。
接着，参阅图7及图10，执行步骤S7’，去除所述光刻胶填充层700，且所述T型栅极800的栅脚与所述SixN叠层具有间距320。
具体的，在完成所述T型栅极800的制备后，去除所述光刻胶填充层700，从而可形成悬空的与所述SixN叠层之间具有间距320的所述T型栅极800，以有利于减小器件的寄生参数，进一步提升器件的频率。
作为示例，所述SixN叠层可包括自下而上堆叠设置的第一SixN层301、第二SixN层302及第三SixN层303，且所述第一SixN层301的开口角度为85-90°，所述第二SixN层302的开口角度为75-85°，所述第三SixN层303的开口角度为45-75°，具体可参实施例一，此处不作赘述。
作为示例，如图11，还包括在所述势垒层200的表面形成介电钝化保护层600的步骤，且所述介电钝化保护层600的介电常数大于位于底部的所述SixN层的介电常数；所述介电钝化保护层600可包括AlN层及Al2O3层中的一种或组合，具体可参实施例一，此处不作赘述。
如图10，本实施例还提供一种小线宽高频GaN器件，所述GaN器件包括：GaN外延结构、SixN叠层、栅极窗口310及T型栅极800，其中，所述GaN外延结构包括GaN沟道层100及势垒层200；所述SixN叠层位于所述势垒层200上，自下而上由SixN层叠置构成，所述SixN叠层的折射率为n，其中，x的取值为0.75<x<1.5，n的取值为1.9<n<2.2，且位于下方的所述SixN层的x值及n值均大于位于上方的所述SixN层的x值与n值，以及位于下方的所述SixN层的介电常数大于位于上方的所述SixN层的介电常数；所述栅极窗口310贯穿所述SixN叠层显露所述势垒层200，且所述栅极窗口310的开口宽度大于所述栅极窗口310的底部宽度；所述T型栅极800位于所述栅极窗口310中，且所述T型栅极800的栅脚与所述SixN叠层具有间距320。
作为示例，所述SixN叠层可包括自下而上堆置的第一SixN层301、第二SixN层302及第三SixN层303，且所述第一SixN层301的开口角度可为85-90°，所述第二SixN层302的开口角度可为75-85°，所述第三SixN层303的开口角度可为45-75°。
如图11，作为示例，还可包括位于所述势垒层200的表面的介电钝化保护层600，且所述介电钝化保护层600的介电常数大于位于底部的所述SixN层的介电常数；所述介电钝化保护层600包括AlN层及Al2O3层中的一种或组合。
本实施例中的所述GaN器件可采用上述制备方法制备，但并非局限于此，本实施例中，所述GaN器件直接采用上述制备工艺制备，从而有关所述GaN器件的制备工艺、材质及结构等均可参阅上述内容，此处不作赘述。
综上所述，本发明的小线宽高频GaN器件及其制备方法，通过在势垒层上形成具有不同组分的SixN叠层，在采用传统的光刻方法时，即可形成开口宽度大于底部宽度的类倒梯形的栅极窗口，以缩减栅极尺寸，突破设备线宽限制，实现小线宽的GaN器件的制备；进一步的，通过在栅极窗口中形成低k的介电侧墙，可精确控制栅脚尺寸且可提高GaN器件的耐压性；进一步的，通过在势垒层上形成高k的介电钝化保护层，可确保工艺制备过程中不引入额外的工艺损伤，有效钝化缺陷，提高GaN器件性能，且介电钝化保护层的散热性能突出，能提高GaN器件的散热水平；进一步的，通过在栅极窗口中形成光刻胶填充层，可制备悬空的T型栅极，以减小GaN器件的寄生参数，进一步提升GaN器件的频率。
本发明工艺简单、成本低、可重复性强，适用于制备小线宽高频GaN器件。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。
Claims (15)
1.一种小线宽高频GaN器件的制备方法，其特征在于，包括以下步骤：
提供GaN外延结构，所述GaN外延结构包括GaN沟道层及势垒层；
于所述势垒层上形成自下而上由SixN层叠置构成的SixN叠层，所述SixN叠层的折射率为n，其中，x的取值为0.75<x<1.5，n的取值为1.9<n<2.2，且位于下方的所述SixN层的x值及n值均大于位于上方的所述SixN层的x值与n值，以及位于下方的所述SixN层的介电常数大于位于上方的所述SixN层的介电常数；
图形化所述SixN叠层，于所述SixN叠层中形成显露所述势垒层的栅极窗口，且所述栅极窗口的开口宽度大于所述栅极窗口的底部宽度；
于所述栅极窗口的侧壁形成介电侧墙，所述介电侧墙显露所述势垒层，且所述介电侧墙的介电常数小于位于顶部的所述SixN层的介电常数；
于所述栅极窗口中形成T型栅极，且所述T型栅极的栅脚与所述介电侧墙接触。
2.根据权利要求1所述的小线宽高频GaN器件的制备方法，其特征在于：所述SixN叠层包括自下而上堆置的第一SixN层、第二SixN层及第三SixN层，且所述第一SixN层的开口角度为85-90°，所述第二SixN层的开口角度为75-85°，所述第三SixN层的开口角度为45-75°。
3.根据权利要求1所述的小线宽高频GaN器件的制备方法，其特征在于：所述介电侧墙包括SiO2层及SiON层中的一种或组合。
4.根据权利要求1所述的小线宽高频GaN器件的制备方法，其特征在于：还包括在所述势垒层的表面形成介电钝化保护层的步骤，且所述介电钝化保护层的介电常数大于位于底部的所述SixN层的介电常数；所述介电钝化保护层包括AlN层及Al2O3层中的一种或组合。
5.一种小线宽高频GaN器件，其特征在于，所述GaN器件包括：
GaN外延结构，所述GaN外延结构包括GaN沟道层及势垒层；
自下而上由SixN层叠置构成的SixN叠层，所述SixN叠层位于所述势垒层上，所述SixN叠层的折射率为n，其中，x的取值为0.75<x<1.5，n的取值为1.9<n<2.2，且位于下方的所述SixN层的x值及n值均大于位于上方的所述SixN层的x值与n值，以及位于下方的所述SixN层的介电常数大于位于上方的所述SixN层的介电常数；
栅极窗口，所述栅极窗口贯穿所述SixN叠层显露所述势垒层，且所述栅极窗口的开口宽度大于所述栅极窗口的底部宽度；
介电侧墙，所述介电侧墙位于所述栅极窗口的侧壁，所述介电侧墙显露所述势垒层，且所述介电侧墙的介电常数小于位于顶部的所述SixN层的介电常数；
T型栅极，所述T型栅极位于所述栅极窗口中，且所述T型栅极的栅脚与所述介电侧墙接触。
6.根据权利要求5所述的小线宽高频GaN器件，其特征在于：所述SixN叠层包括自下而上堆置的第一SixN层、第二SixN层及第三SixN层，且所述第一SixN层的开口角度为85-90°，所述第二SixN层的开口角度为75-85°，所述第三SixN层的开口角度为45-75°。
7.根据权利要求5所述的小线宽高频GaN器件，其特征在于：所述介电侧墙包括SiO2层及SiON层中的一种或组合。
8.根据权利要求5所述的小线宽高频GaN器件，其特征在于：还包括位于所述势垒层的表面的介电钝化保护层，且所述介电钝化保护层的介电常数大于位于底部的所述SixN层的介电常数；所述介电钝化保护层包括AlN层及Al2O3层中的一种或组合。
9.一种小线宽高频GaN器件的制备方法，其特征在于，包括以下步骤：
提供GaN外延结构，所述GaN外延结构包括GaN沟道层及势垒层；
于所述势垒层上形成自下而上由SixN层叠置构成的SixN叠层，所述SixN叠层的折射率为n，其中，x的取值为0.75<x<1.5，n的取值为1.9<n<2.2，且位于下方的所述SixN层的x值及n值均大于位于上方的所述SixN层的x值与n值，以及位于下方的所述SixN层的介电常数大于位于上方的所述SixN层的介电常数；
图形化所述SixN叠层，于所述SixN叠层中形成显露所述势垒层的栅极窗口，且所述栅极窗口的开口宽度大于所述栅极窗口的底部宽度；
于所述SixN叠层上形成图形化的光刻胶，所述光刻胶显露所述栅极窗口；
进行加热回流及固化，使所述光刻胶回流进所述栅极窗口中形成覆盖所述栅极窗口的侧壁的光刻胶填充层，且所述光刻胶填充层显露所述势垒层；
于所述栅极窗口中形成T型栅极，且所述T型栅极的栅脚与所述光刻胶填充层接触；
去除所述光刻胶填充层，且所述T型栅极的栅脚与所述SixN叠层具有间距。
10.根据权利要求9所述的小线宽高频GaN器件的制备方法，其特征在于：所述光刻胶包括PMMA层；加热回流的温度包括150-200℃。
11.根据权利要求9所述的小线宽高频GaN器件的制备方法，其特征在于：所述SixN叠层包括自下而上堆叠设置的第一SixN层、第二SixN层及第三SixN层，且所述第一SixN层的开口角度为85-90°，所述第二SixN层的开口角度为75-85°，所述第三SixN层的开口角度为45-75°。
12.根据权利要求9所述的小线宽高频GaN器件的制备方法，其特征在于：还包括在所述势垒层的表面形成介电钝化保护层的步骤，且所述介电钝化保护层的介电常数大于位于底部的所述SixN层的介电常数；所述介电钝化保护层包括AlN层及Al2O3层中的一种或组合。
13.一种小线宽高频GaN器件，其特征在于，所述GaN器件包括：
GaN外延结构，所述GaN外延结构包括GaN沟道层及势垒层；
自下而上由SixN层叠置构成的SixN叠层，所述SixN叠层位于所述势垒层上，所述SixN叠层的折射率为n，其中，x的取值为0.75<x<1.5，n的取值为1.9<n<2.2，且位于下方的所述SixN层的x值及n值均大于位于上方的所述SixN层的x值与n值，以及位于下方的所述SixN层的介电常数大于位于上方的所述SixN层的介电常数；
栅极窗口，所述栅极窗口贯穿所述SixN叠层显露所述势垒层，且所述栅极窗口的开口宽度大于所述栅极窗口的底部宽度；
T型栅极，所述T型栅极位于所述栅极窗口中，且所述T型栅极的栅脚与所述SixN叠层具有间距。
14.根据权利要求13所述的小线宽高频GaN器件，其特征在于：所述SixN叠层包括自下而上堆置的第一SixN层、第二SixN层及第三SixN层，且所述第一SixN层的开口角度为85-90°，所述第二SixN层的开口角度为75-85°，所述第三SixN层的开口角度为45-75°。
15.根据权利要求13所述的小线宽高频GaN器件，其特征在于：还包括位于所述势垒层的表面的介电钝化保护层，且所述介电钝化保护层的介电常数大于位于底部的所述SixN层的介电常数；所述介电钝化保护层包括AlN层及Al2O3层中的一种或组合。
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Legal Events
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|---|---|---|---|
| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
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