CN113823557A - 一种hemt器件及其制备方法 - Google Patents
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- 238000002360 preparation method Methods 0.000 title claims abstract description 18
- 239000000758 substrate Substances 0.000 claims abstract description 43
- 238000005530 etching Methods 0.000 claims abstract description 41
- 238000001259 photo etching Methods 0.000 claims abstract description 36
- 238000000034 method Methods 0.000 claims description 60
- 230000004888 barrier function Effects 0.000 claims description 55
- 238000004519 manufacturing process Methods 0.000 claims description 30
- 238000012546 transfer Methods 0.000 claims description 12
- 238000000151 deposition Methods 0.000 claims description 9
- 230000000149 penetrating effect Effects 0.000 claims description 5
- 229910052751 metal Inorganic materials 0.000 abstract description 44
- 239000002184 metal Substances 0.000 abstract description 44
- 239000000463 material Substances 0.000 abstract description 33
- 230000008021 deposition Effects 0.000 abstract description 7
- 230000008569 process Effects 0.000 description 18
- 229910002704 AlGaN Inorganic materials 0.000 description 15
- 229920002120 photoresistant polymer Polymers 0.000 description 11
- 238000011161 development Methods 0.000 description 7
- 238000005229 chemical vapour deposition Methods 0.000 description 6
- 238000010586 diagram Methods 0.000 description 6
- 230000005684 electric field Effects 0.000 description 6
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 6
- 229910052737 gold Inorganic materials 0.000 description 6
- 239000010931 gold Substances 0.000 description 6
- 238000000206 photolithography Methods 0.000 description 6
- 229910017083 AlN Inorganic materials 0.000 description 5
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 5
- 229910052802 copper Inorganic materials 0.000 description 5
- 239000010949 copper Substances 0.000 description 5
- 230000000694 effects Effects 0.000 description 5
- 229910052782 aluminium Inorganic materials 0.000 description 4
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 4
- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 description 4
- 238000000231 atomic layer deposition Methods 0.000 description 4
- 230000015556 catabolic process Effects 0.000 description 4
- 229910052681 coesite Inorganic materials 0.000 description 4
- 229910052593 corundum Inorganic materials 0.000 description 4
- 229910052906 cristobalite Inorganic materials 0.000 description 4
- 230000007423 decrease Effects 0.000 description 4
- 239000000377 silicon dioxide Substances 0.000 description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N silicon dioxide Inorganic materials O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- 229910052682 stishovite Inorganic materials 0.000 description 4
- 229910052905 tridymite Inorganic materials 0.000 description 4
- 229910001845 yogo sapphire Inorganic materials 0.000 description 4
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 3
- 238000009826 distribution Methods 0.000 description 3
- 238000001459 lithography Methods 0.000 description 3
- 230000008020 evaporation Effects 0.000 description 2
- 238000001704 evaporation Methods 0.000 description 2
- 238000001534 heteroepitaxy Methods 0.000 description 2
- 229910052594 sapphire Inorganic materials 0.000 description 2
- 239000010980 sapphire Substances 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- 229910000530 Gallium indium arsenide Inorganic materials 0.000 description 1
- 230000009471 action Effects 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 238000004070 electrodeposition Methods 0.000 description 1
- 238000007772 electroless plating Methods 0.000 description 1
- 238000009713 electroplating Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000002708 enhancing effect Effects 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 238000003780 insertion Methods 0.000 description 1
- 230000037431 insertion Effects 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 238000001883 metal evaporation Methods 0.000 description 1
- 239000007769 metal material Substances 0.000 description 1
- 230000006911 nucleation Effects 0.000 description 1
- 238000010899 nucleation Methods 0.000 description 1
- 230000010287 polarization Effects 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 238000011160 research Methods 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
- 230000005533 two-dimensional electron gas Effects 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66446—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET]
- H01L29/66462—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET] with a heterojunction interface channel or gate, e.g. HFET, HIGFET, SISFET, HJFET, HEMT
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/401—Multistep manufacturing processes
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/402—Field plates
- H01L29/407—Recessed field plates, e.g. trench field plates, buried field plates
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42356—Disposition, e.g. buried gate electrode
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
- H01L29/7786—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT
- H01L29/7787—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT with wide bandgap charge-carrier supplying layer, e.g. direct single heterostructure MODFET
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- Manufacturing & Machinery (AREA)
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Abstract
本发明公开了一种HEMT器件及其制备方法，制备方法包括：制备衬底结构；在所述衬底结构上制备第一介质层；光刻所述第一介质层，然后刻蚀所述第一介质层以形成第一开口；在所述第一介质层和所述第一开口上制备第二介质层，同时在所述第一开口处形成第二开口，所述第二开口的下表面处于第一介质层的上表面之下；刻蚀掉所述第二开口处的所述第二介质层，以将所述第二开口转换为第三开口；在第三开口处制备栅电极。本发明通过采用材料沉积的方式对采用光刻得到的栅电极宽度即沟道长度进一步的缩小，并制作形成倒凸字型栅极，以及与栅极金属同层的浮空金属场板，增强了器件栅极耐压特性和器件导通特性。
Description
技术领域
本发明属于半导体技术领域，具体涉及一种HEMT器件及其制备方法。
背景技术
GaN HEMT(High Electron Mobility Transistor，高电子迁移率晶体管)器件目前被普遍采用，其基础结构是在衬底上生长GaN材料或AlN材料成核层，再生长一层GaN材料缓冲层，在缓冲层上生长高迁移率的GaN沟道层，在沟道层上生长AlGaN势垒层，也可以先生长一层AlN插入层后再生长AlGaN势垒层，最后在势垒层上生长一层GaN材料的帽层。其原理是AlGaN势垒层通过极化效应在GaN沟道层靠近AlGaN势垒层的一侧界面上形成高浓度高迁移率的二维电子气(以下简称2DEG)。通过制作源极和漏极，即在帽层上制作两个金属电极，两个金属电极之间间隔一定间距位置，金属电极通过退火工艺与AlGaN势垒层和GaN沟道层的材料形成欧姆接触即源极和漏极，源漏极之间通过GaN沟道层上的2DEG形成导电连通，在源漏极之间制作栅极。一种常见的作法是通过光刻掩膜和显影曝光，暴露出源漏区域中间的某块区域，通常是靠近源极但远离漏极的区域，将该区域的GaN帽层刻蚀掉，并将暴露出来的AlGaN势垒层刻蚀一部分，最后将栅极材料(金属或p型GaN材料)沉积在刻蚀出来的凹槽内，通过控制栅极材料上的电压，影响栅极区域下方的2DEG的载流子浓度，这种方法制作的可以是增强型HEMT，也可以是耗尽型器件。以栅极材料为金属为例，当金属不加电压时，由于金属功函数的作用，栅极下方区域的长度称为沟道长度，此时沟道长度内的2DEG被耗尽，源漏之间的通道被夹断，器件处于关断状态。而当栅极技术上施加正向电压时，栅极下方区域的2DEG被恢复，甚至载流子浓度比原来更高，此时器件处于导通状态。为了提高栅漏之间的耐压能力，通常还会在栅极上方及靠近漏极的区域制作场板来缓和电场的分布，提高器件的击穿特性。
能够用来制作HEMT器件的材料主要有III-V族半导体材料，例如GaN、GaAs、GaP、InGaN、GaAsP，GaAlAs、AlN、AlGaN、InGaAs等，所使用的衬底有Si、SiC、Al2O3(蓝宝石)、GaAs、ZnO、LaLiO3、AlN或GaN等，以GaN基HEMT为例，通常沟道层材料为GaN，势垒层为AlxGa1-xN，帽层为GaN。
为了提高HEMT器件的频率特性，通常都会采用光刻技术将沟道长度的尺寸尽量做小，减少栅极下方受栅极材料影响的2DEG区域的大小，沟道长度越小则器件工作频率越高。然而更小的沟道长度需要更高端的光刻设备来支撑。同时为了提高器件的击穿电压，通常会将栅极和漏极隔开一定的距离，这个距离越大器件的耐压性能越好，但这种做法会增大器件的整体面积，牺牲固定衬底尺寸条件下的器件产出数量，增加了单个器件的成本。因此在保持栅漏距离一定的情况下，会在栅极附近制作场板来缓解栅漏之间的电场分布，达到提高器件耐压上限的目的。如何在光刻设备的物理极限下进一步缩小沟道长度，以及通过更简单的方法来制作更有效的场板结构成为了近年来的研究热点。
对于通过光刻手段来制作栅极和定义沟道长度，通常的做法是在GaN帽层上涂布一层负光刻胶，通过光刻设备曝光显影后将一部分光刻胶去除暴露出AlGaN层，通过金属蒸镀的方法将金属沉积在光刻胶表面，暴露出AlGaN层的部分金属会直接沉积在AlGaN材料上，然后通过剥离的方法将光刻胶去除，沉积在光刻胶上的金属就被剥离掉，而沉积在AlGaN材料上的金属仍然保留，此时金属下方的区域即为沟道区，沟道长度基本等于光刻所暴露的AlGaN层的开口大小。
对于场板，通常场板的做法是在栅上沉积一层绝缘介质，再在绝缘介质层上沉积一层金属，对金属进行去除，只保留栅源之间的介质层上的部分金属。如此循环多层，形成一系列的场板结构。这种做法可以通过金属场板的分布，对漏极到栅极之间的电场进行消峰处理，提高了器件的击穿性能。这种做法的缺点是需要反复沉积绝缘介质层和金属层，并要对金属层做多次剥离。
目前GaN HEMT器件的生长制作主要依靠异质衬底外延，除Si衬底外的其他衬底目前都只有小尺寸的衬底，大约为6寸及以下，而在Si衬底上异质外延生长HEMT器件，当衬底尺寸很大时受应力的影响导致衬底片的翘曲，最终造成良率低下，所以Si衬底也以8寸及以下尺寸的衬底为主。同时由于在主流8寸工艺上的光刻机所能提供的最小线宽有限，而随着光刻机所能提供的光刻尺寸不断减小，光刻机的成本迅速提升，特别是将处理大尺寸衬底的光刻机用于制作小尺寸衬底，其成本的浪费不言而喻。高成本是阻碍HEMT器件通过缩小沟道长度来达到提升频率性能的主要原因。
对于不同的场板设计，一方面层叠的场板结构并不能达到最好的栅漏间电场消峰的效果，同时还需要多次沉积和剥离、刻蚀的工艺步骤，在成本和效果上都有改善的空间和必要。
发明内容
为了解决现有技术中存在的上述问题，本发明提供了一种HEMT器件及其制备方法。本发明要解决的技术问题通过以下技术方案实现：
一种HEMT器件的制备方法，包括：
制备衬底结构，所述衬底结构包括从下至上依次层叠的衬底层、缓冲层、沟道层和势垒层；
在所述势垒层上制备第一介质层；
光刻所述第一介质层，然后刻蚀所述第一介质层以形成第一开口；
在所述第一介质层和所述第一开口上制备第二介质层，同时在所述第一开口处形成第二开口，所述第二开口的下表面处于所述第一介质层的上表面之下；
刻蚀所述第二开口处的所述第二介质层，以将所述第二开口转换为第三开口；
在所述第三开口处制备栅电极，所述栅电极包括位于所述第三开口内的主体栅极和位于所述主体栅极上的接触栅极，所述主体栅极的宽度沿竖直方向由上至下递减。
在本发明的一个实施例中，光刻所述第一介质层，然后刻蚀所述第一介质层以形成第一开口，包括：
光刻所述第一介质层，然后刻蚀所述第一介质层以形成第一开口，同时形成若干第四开口，其中，所述第一开口的宽度大于所述第四开口的宽度。
在本发明的一个实施例中，在所述第一介质层和所述第一开口上制备第二介质层，同时在所述第一开口处形成第二开口，包括：
在所述第一介质层、所述第一开口和所述第四开口上制备第二介质层，同时在所述第一开口处形成第二开口，且所述第二介质层完全填充所述第四开口。
在本发明的一个实施例中，刻蚀所述第二开口处的所述第二介质层，以将第二开口转换为第三开口，包括：
刻蚀所述第二开口处的所述第二介质层至所述帽层第一势垒层或所述沟道层，以将所述第二开口转换为所述第三开口。
在本发明的一个实施例中，刻蚀所述第二开口处的所述第二介质层，以将所述第二开口转换为第三开口，包括：
刻蚀所述第二开口处的所述第二介质层至所述势垒层或所述沟道层，以将第二开口转换为所述第三开口，同时刻蚀第四开口处的第二介质层至预设厚度。
在本发明的一个实施例中，制备栅电极，包括：
在所述第三开口内制备主体栅极，同时在所述第四开口内的所述预设厚度的第二介质层上制备场板；
在所述主体栅极上制备接触栅极。
在本发明的一个实施例中，在所述第三开口内制备主体栅极之前，还包括：
在所述第三开口内和所述第一介质层上制备第四介质层。
在本发明的一个实施例中，所述势垒层自下而上包括依次生长的第一势垒层、刻蚀传递层、第二势垒层和帽层。
在本发明的一个实施例中，刻蚀所述第二开口处的所述第二介质层，以将所述第二开口转换为第三开口，包括：
刻蚀所述第二开口处的所述第二介质层至所述刻蚀传递层；
在所述第一介质层上、所述第二开口内沉积所述第三介质层；
刻蚀所述第二开口处的所述第三介质层至所述第三介质层下表面或至所述沟道层内，以将所述第二开口转换为所述第三开口。
一种HEMT器件，所述HEMT器件利用上述实施例中任一项所述的制备方法进行制备，所述HEMT器件包括：
包括衬底结构、第一介质层、栅电极、源电极和漏电极，其中，
所述衬底结构包括自下而上依次设置的衬底层、缓冲层、沟道层和势垒层；
所述第一介质层设置在所述势垒层上方，且所述第一介质层上具有贯穿上下的第一开口；
所述栅电极包括主体栅极和接触栅极，所述主体栅极设置在所述第一开口中，且所述主体栅极呈多个倒凸字形的叠加形状，所述主体栅极的宽度沿竖直方向自上而下呈变窄趋势；所述接触栅极设置在所述主体栅极上方。
本发明的有益效果：
本发明提出了一种HEMT器件的制备方法，其特点是创新性地通过采用材料沉积的方式对采用光刻得到的栅电极宽度即沟道长度进一步的缩小。
本发明的HEMT器件制作形成倒凸字型栅极，以及与栅极金属同层的嵌入式金属场板，增强了器件栅极耐压特性和器件导通特性。
本发明提出的方法，可以在既有光刻机光刻能力所能获得的最小栅电极宽度的基础上再进一步缩小栅电极的宽度，因此可以在采用传统的G line或I line的光刻机的情况下获得需要DUV光刻机才能达到的最小栅电极宽度，或者在采用DUV光刻机的基础上更进一步的缩小栅电极的宽度，使HEMT器件达到更优越的频率特性，突破光刻机能力的限制来制造更高端的HEMT器件。
本发明提出的新工艺方法还具有自对准的特点，不需要再单独进行一次套准和光刻就能在原光刻线宽的基础上获得更小的线宽，极大的节约了成本和工艺复杂性。且与目前制作栅电极的工艺相同，甚至可以在制作栅电极的同时就在栅电极和漏电极之间制作出若干金属场板，不同于常规的场板是叠层装覆盖在栅极上方，本发明提出的场板制作方法制作出的场板和栅电极处于同一层面，其特点是嵌入在栅电极和漏电极之间的水平空间内，可以获得与层叠场板效果不同的电场消峰作用，整体器件可以配合后续的层叠场板一起使用，最大化的提高器件的抗电压能力。由于嵌入式场板可以和栅电极制作流程完全合并，即在做栅电极时就可以同步完成嵌入式场板的制作，因此极大的降低了工艺成本。
以下将结合附图及实施例对本发明做进一步详细说明。
附图说明
图1是本发明实施例提供的一种HEMT器件的制备方法的流程示意图；
图2a～图2g是本发明实施例提供的一种HEMT器件的制备方法的过程示意图；
图3a～图3g是本发明实施例提供的另一种HEMT器件的制备方法的过程示意图；
图4a～图4j是本发明实施例提供的又一种HEMT器件的制备方法的过程示意图。
具体实施方式
下面结合具体实施例对本发明做进一步详细的描述，但本发明的实施方式不限于此。
实施例一
请参见图1、图2a～图2g，图1是本发明实施例提供的一种HEMT器件的制备方法的流程示意图，图2a～图2g是本发明实施例提供的一种HEMT器件的制备方法的过程示意图。本实施例提供一种HEMT器件的制备方法，该HEMT器件的制备方法包括：
步骤1、请参见图2a，制备衬底结构，衬底结构包括从下至上依次层叠的衬底层1、缓冲层2、沟道层3、势垒层4。
步骤1.1、选取衬底层1。
其中，衬底层1的材料可以为Si、SiC、Al2O3(蓝宝石)、GaAs、ZnO、LaLiO3、AlN或GaN等。
步骤1.2、在衬底层1上制备缓冲层2。
其中，缓冲层2的材料例如为GaN。
步骤1.3、在缓冲层2上制备沟道层3。
其中，沟道层3的材料例如为GaN。
步骤1.4、在沟道层3上制备势垒层4。
在一个具体实施例中，请参见图2a(1)，势垒层4包括第一势垒层41和帽层42。在沟道层3上制备势垒层4具体包括：在沟道层3上制备第一势垒层41；在第一势垒层41上制备帽层42，其中，第一势垒层411的材料例如为AlGaN，帽层42的材料例如为GaN。
在另一个具体实施例中，请参见图2a(2)，势垒层4自下而上依次包括第一势垒层41、刻蚀传递层43、第二势垒层44和帽层42。优选地，刻蚀传递层43的材料可以是GaN系材料，如InN、InGaN、GaN、AlGaN或AlInGaN等；第一势垒层41的厚度范围为1nm～100nm。优选地，刻蚀传递层43的厚度范围为1nm～100nm。第二势垒层44的厚度范围为1nm～5μm。帽层42的厚度范围为1nm～5μm。
步骤2、请参见图2b，在势垒层4上制备第一介质层5。
具体地，采用CVD(Chemical Vapor Deposition，化学气相沉积)或ALD(AtomicLayer Deposition，原子层沉积)方法在帽层42上制备第一介质层5。
其中，第一介质层5可以是同一种材料，例如是SiO2、SiN或SiON等，第一介质层5的材料也可以是SiO2、SiN和Al2O3等不同材料以不同顺序排列组合先后生长组成的介质层，第一介质层5还可以为多晶硅。
优选地，第一介质层5的厚度范围为1nm～10μm。
步骤3、请参见图2c，光刻第一介质层5，然后刻蚀第一介质层5以形成第一开口6。
具体地，通过光刻设备曝光显影等处理后将需要形成栅电极位置处的第一介质层5去除掉，可以刻蚀至帽层42表面，也可以刻蚀至帽层42内部，还可以刻蚀到帽层42以下，从而在第一介质层5上形成贯穿第一介质层5的第一开口6。
优选地，第一开口6的宽度范围为40nm～5μm。
步骤4、请参见图2d，在第一介质层5和第一开口6上制备第二介质层7，同时在第一开口6处形成第二开口8，第二开口8的下表面处于第一介质层5的上表面之下。
具体地，利用CVD或ALD方法在第一介质层5和第一开口6上制备第二介质层7。
由于新沉积的第二介质层7不仅会在第一介质层5的表面沉积，也会在第一开口6的侧壁和底部沉积，随着第二介质层7厚度的增加，栅电极位置处的介质层开口会逐渐减小，最终的开口(即第二开口8)的宽度(即有效栅极大小)等于原开口(即第一开口6)的宽度减去第二介质层7的厚度，因此可以达到减小开口大小的目的，其中，第一介质层5上方的第二介质层7的厚度和第一开口6底部沉积的厚度相同，第二开口8底部的厚度，第一开口6侧壁沉积的第二介质层7的厚度等于或者略小于第一介质层5的厚度与第一介质层5上方的第二介质层7的厚度之和，第一开口6侧壁沉积的第二介质层7的宽度等于或者略小于第一介质层5上方的第二介质层7的厚度。
需要说明的是，本实施例可以通过控制第一介质层5的厚度、第一开口6的大小以及第二介质层7的厚度，使在制备第二介质层7时，能够形成开口大小小于第一开口6的第二开口8，而不会因为沉积过厚的第二介质层7，使得第一开口6内完全填充第二介质层7。
其中，第二介质层7可以是同一种材料，例如是SiO2、SiN或SiON等，第二介质层7的材料也可以是SiO2、SiN和Al2O3等不同材料以不同顺序排列组合先后生长组成的介质层。
优选地，第二介质层7的厚度范围为1nm～10μm。
步骤5、刻蚀第二开口8处的第二介质层7，以将第二开口8转换为第三开口9。
具体地，刻蚀第二开口8处的第二介质层7至帽层42或第一势垒层41，以将第二开口8转换为第三开口9。
在一个具体实施例中，请参见图2e(1)，可以刻蚀第二开口8处的第二介质层7至帽层42的表面，以将第二开口8转换为图2e(1)的第三开口9，或者，在另一个具体实施例中，请参见图2e(2)，可以刻蚀第二开口8处的第二介质层7至帽层42内部，以将第二开口8转换为图2e(2)的第三开口9，在又一个具体实施例中，可以刻蚀第二开口8处的第二介质层7至帽层42以下或者沟道层3表面，该第三开口9为倒凸字形开口，例如可以利用干法刻蚀方法刻蚀第二介质层7，以去除处于第二开口8两侧一定度的第二介质层7，并且同时还会去除第二开口8下方的第二介质层7，从而将第二开口8转换为第三开口9。
在本实施例中，介质层的厚度和形成的开口的宽度的比例称为介质层开口深宽比，本实施例通过在第一介质层5上沉积第二介质层7，第一次形成的第一介质层5的第一开口6的侧壁和底部都会沉积第二介质层7，不需要再次进行光刻，直接对经过二次沉积的第二介质层7进行刻蚀，通过选取合适的介质层开口深宽比，控制开口大小和第一介质层5的厚度，可以在刻蚀第二介质层7直至帽层42或第一势垒层41，第二开口8两侧仍然保有一定厚度的第二介质层7，从而最终形成的整个开口形状是一个倒凸字形开口。
步骤6、在第三开口9处制备栅电极10，栅电极10包括设置在第三开口9，即所述倒凸字形开口中的主体栅极101和位于主体栅极101上的接触栅极102，其中，主体栅极101的宽度沿竖直方向由上至下递减。
步骤6.1、在第三开口9内制备主体栅极101。
具体地，在第三开口9内沉积栅极金属，以制备主体栅极101，其中，主体栅极101为倒凸字形，如图2f(1)所示。
在其他实施例中，也可以继续刻蚀掉第一势垒层41或刻蚀到沟道层3内部再沉积栅极金属，以制备主体栅极101，如图2f(2)所示。
沉积栅极金属的方式可以是溅射，栅极金属的材料包括铝、金等，沉积栅极金属的方式也可以是电镀或化学镀，即先溅射一层金属种子层，例如铜或金，再在金属种子层的基础上电镀或化学镀上其他金属填充孔洞，例如铜或金。也可以是化学气相沉积方法(CVD)。
步骤6.2、请参见图2g，在主体栅极101上制备接触栅极102。
具体地，在器件上表面涂布光刻胶，通过光刻显影后将主体栅极101区域暴露出来，蒸镀接触栅极金属后采用剥离工艺将附着在光刻胶上的金属去除，留下主体栅极101上方的接触栅极金属，形成接触栅极102，所述接触栅极金属可以是例如铝、金或铜等。在本实施例中，接触栅极102为T型结构。在其他实施例中，接触栅极102还可以是其他形状。
需要说明的是，本实施例可以在制备完帽层之后制备源电极14和漏电极15，源电极14和漏电极15的制备可以根据现有方式进行制备，本实施例对此不做具体限定。
实施例二
请参见图3a～图3g，图3a～图3g是本发明实施例提供的另一种HEMT器件的制备方法的过程示意图。本实施例还提供另一种HEMT器件的制备方法，该HEMT器件的制备方法包括：
步骤1、请参见图3a，制备衬底结构，衬底结构包括从下至上依次层叠的衬底层1、缓冲层2、沟道层3、第一势垒层41和帽层42。
步骤2、请参见图3b，在帽层42上制备第一介质层5。
具体地，采用CVD或ALD方法在帽层42上制备第一介质层5。
步骤3、请参见图3c，光刻第一介质层5，然后刻蚀第一介质层5以形成第一开口6。
具体地，光刻第一介质层5至帽层42或第一介质层5，以形成第一开口6，同时形成若干第四开口11，其中，第一开口6的宽度大于第四开口11的宽度。
具体地，通过光刻设备曝光显影等处理后将需要形成栅电极位置处的第一介质层5和需要形成场板处的第一介质层5去除掉，从而在第一介质层5上形成贯穿第一介质层5的第一开口6和若干第四开口11，此时第一介质层5的厚度和在第一介质层5上所形成的开口的宽度的比例称为介质层开口深宽比。
优选地，第四开口11的宽度范围为10nm～1μm。
步骤4、请参见图3d，在第一介质层5和第一开口6上制备第二介质层7，同时在第一开口6处形成第二开口8，第二开口8的下表面处于第一介质层5的上表面之下。
具体地，在第一介质层5、第一开口6和第四开口11上制备第二介质层7，同时在第一开口6处形成第二开口8，且第二介质层7完全填充第四开口11。
在本实施例中，第一次形成的第一开口6和第四开口11处的侧壁和底部都会沉积该层第二介质层7的材料，通过选取合适的介质层开口深宽比，第四开口11会完全被第二次沉积的第二介质层7的材料所填充，在完全被填充的第四开口11处会形成矩形开口，但底部仍然留有一定厚度的第二介质层7材料。
步骤5、刻蚀第二开口8处的第二介质层7，以将第二开口8转换为第三开口9。
具体地，刻蚀第二开口7处的第二介质层7至帽层42或第一势垒层41，以将第二开口8转换为第三开口9，同时刻蚀第四开口11处的第二介质层7至预设厚度，其中，预设厚度为经过刻蚀后第四开口11处剩余的第二介质层7的厚度。
在一个具体实施例中，请参见图3e(1)，可以刻蚀第二开口8处的第二介质层7至帽层42的表面，以将第二开口8转换为图3e(1)的第三开口9，或者，在另一个具体实施例中，请参见图3e(2)，可以刻蚀第二开口8处的第二介质层7至帽层42内部，以将第二开口8转换为图3e(2)的第三开口9，在又一个具体实施例中，可以刻蚀第二开口8处的第二介质层7至第一势垒层41的表面、第一势垒层41内或者沟道层3表面，该第三开口9为倒凸字形开口。
步骤6、请参见图3f，在第三开口9内制备主体栅极101，主体栅极101的宽度沿竖直方向由上至下递减。
具体地，在第三开口9上制备主体栅极101，同时在第四开口11内的预设厚度的第二介质层7上制备场板16，其中，主体栅极101为倒凸字形。
在本实施例中，在第三开口9处沉积栅极金属形成主体栅极101，此时第四开口11内的预设厚度的第二介质层7上也会被栅极金属填充，从而形成场板16。
进一步地，在另一个实施例中，如图3f(1)和图3f(2)所示，在第三开口9上制备主体栅极101，同时在第四开口11内的预设厚度的第二介质层7上制备场板之前，还可以包括：在第一介质层5上表面、第三开口9内以及第四开口11内制备第四介质层12。
也就是说，可以是在第一介质层5上表面、第三开口9内以及第四开口11内制备第四介质层12，再在第三开口9和第四开口11内的第四介质层12上沉积栅极金属，以制备主体栅极101和场板16。
步骤7、请参见图3g，在主体栅极101上制备接触栅极102。
具体地，在器件上表面涂布光刻胶，通过光刻显影后将主体栅极101区域暴露出来，蒸镀接触栅极金属后采用剥离工艺将附着在光刻胶上的金属去除，留下主体栅极101上方的接触栅极金属，形成接触栅极102，所述接触栅极金属可以是例如铝、金或铜等。在本实施例中，接触栅极102为T型结构。
需要说明的是，本实施例可以在制备完帽层之后制备源电极14和漏电极15，源电极14和漏电极15的制备可以根据现有方式进行制备，本实施例对此不做具体限定。
实施例三
请参见图4a～图4i，图4a～图4i是本发明实施例提供的又一种HEMT器件的制备方法的过程示意图。本实施例还提供又一种HEMT器件的制备方法，该HEMT器件的制备方法包括：
步骤1、请参见图4a，制备衬底结构，衬底结构包括从上至下依次层叠的衬底层1、缓冲层2、沟道层3和势垒层4，势垒层4自下而上依次包括第一势垒层41、刻蚀传递层43和第二势垒层44和帽层42。
优选地，刻蚀传递层43的材料可以是GaN系材料，如InN、InGaN、GaN、AlGaN或AlInGaN等。
优选地，第一势垒层41的厚度范围为1nm～100nm。优选地，刻蚀传递层43的厚度范围为1nm～100nm。
优选地，第二势垒层44的厚度范围为1nm～5μm。
优选地，帽层42的厚度范围为1nm～5μm。
步骤2、请参见图4b，在帽层42上制备第一介质层5。
步骤3、请参见图4c，光刻第一介质层5，然后刻蚀第一介质层5以形成第一开口6。
具体地，光刻第一介质层5至帽层42的表面，以形成第一开口6，同时形成若干第四开口11，其中，第一开口6的宽度大于第四开口11的宽度。
步骤4、请参见图4d，在第一介质层5和第一开口6上制备第二介质层7，同时在第一开口6处形成第二开口8，第二开口8的下表面处于第一介质层5的上表面之下。
具体地，在第一介质层5、第一开口6和第四开口11上制备第二介质层7，同时在第一开口6处形成第二开口8，且第二介质层7完全填充第四开口11。
步骤5、刻蚀第二开口8处的第二介质层7，以将第二开口8转换为第三开口9。
步骤5.1、刻蚀第二开口8处的第二介质层7至刻蚀传递层43。
在一个具体实施例中，请参见图4e(1)，可以刻蚀第二开口8处的第二介质层7至帽层42的表面，以将第二开口8转换为图4e(1)的开口，或者，在另一个具体实施例中，请参见图4e(2)，可以刻蚀第二开口8处的第二介质层7至刻蚀传递层43上表面，以将第二开口8转换为图4e(2)的开口。另外，当还有第四开口11时，还会刻蚀第四开口11内的第二介质层7。
步骤5.2、请参见图4f，在第一介质层5上、第二开口8内沉积第三介质层13。
具体地，在第一介质层5上、步骤5.1处理后的第二开口8内沉积第三介质层13，当还有第四开口11时，还会在第四开口11内剩余的第二介质层7上沉积第三介质层13，以在步骤5.1处理后的第二开口8中形成梯形开口(即开口两侧的介质层的形状为对称的梯形)，若有第四开口11，则第三介质层13还会填充，在完全被填充的第四开口11处会形成矩形开口。
优选地，第三介质层13的厚度范围为1nm～10μm。
步骤5.3、请参见图4g(1)，刻蚀第二开口8处的第三介质层13，以将第二开口8转换为第三开口9。
具体地，刻蚀经步骤5.4处理后的第二开口8内沉积的第三介质层13，并将第二开口8内的刻蚀传递层43完全去除，以得到第三开口9，该第三开口9的形状为两个凸字组合的形状，即第三开口9两侧的介质层的形状为对称的梯形，另外，当还有第四开口11时，还会刻蚀第四开口11内的介质层。
另外，在另一实施例中，还可以将第二开口8直接刻蚀至沟道层3，以得到第三开口9，如图4g(2)所示。
步骤6、请参见图4h，在第三开口9内制备主体栅极101，主体栅极101的宽度沿竖直方向由上至下递减。
具体地，在第三开口9上制备主体栅极101，同时在第四开口11内剩余的第三介质层13上制备场板16，其中，第三开口9的结构为多重凸字形的嵌套叠加成的结构。
在本实施例中，在第三开口9处沉积栅极金属形成主体栅极101，此时第四开口11内剩余的第三介质层13上也会被栅极金属填充，从而形成场板16。
步骤7、请参见图4i，在主体栅极101上制备接触栅极102。
具体地，涂布光刻胶，通过光刻显影后将主体栅极101区域暴露出来，蒸镀接触栅极金属后采用剥离工艺将附着在光刻胶上的金属去除，留下主体栅极101上方的接触栅极金属，形成T型的接触栅极102，所述接触栅极金属可以是例如铝、金或铜等。
在另一个实施例中，在第三开口9上制备主体栅极101，同时在第四开口11内的预设厚度的第二介质层7上制备场板之前，还可以包括：在第一介质层5上表面、第三开口9内以及第四开口11内制备第四介质层12。
也就是说，可以是在在第一介质层5上表面、第三开口9内以及第四开口11内制备第四介质层12，再在第三开口9和第四开口11内的第四介质层12上沉积栅极金属，以制备主体栅极101和场板16，随后在主体栅极101上制备接触栅极102，如图4j所示。
需要说明的是，本实施例可以在制备完帽层之后制备源电极14和漏电极15，源电极14和漏电极15的制备可以根据现有方式进行制备，本实施例对此不做具体限定。
本发明可以通过选择合适的光刻开口的大小和沉积的介质层的厚度，可以在单次光刻、沉积以及刻蚀工艺序列中，一次性形成多种开口结构，例如大小不一的倒凸字形结构或者是单纯的矩形开口的组合，在沉积栅极金属时，可以形成不同沟道长度的器件，以及在栅极和漏极之间形成矩形填充的场板(填充在矩形开口的金属)。
本发明提出了一种HEMT器件的制备方法，其特点是创新性的通过采用材料沉积的方式对采用光刻得到的栅电极宽度即沟道长度进一步的缩小。目前，在制作栅电极时能获得的栅电极宽度取决于光刻设备的能力，如果需要获得非常小的栅电极宽度(例如90nm)，则需要采用昂贵的先进光刻机才能获得。本发明提出的方法，可以在既有光刻机光刻能力所能获得的最小栅电极宽度的基础上再进一步缩小栅电极的宽度，因此可以在采用传统的G line或I line的光刻机的情况下获得需要DUV光刻机才能达到的最小栅电极宽度，或者在采用DUV光刻机的基础上更进一步的缩小栅电极的宽度，使HEMT器件达到更优越的频率特性，突破光刻机能力的限制来制造更高端的HEMT器件。同时本发明提出的新工艺方法还具有自对准的特点，不需要再单独进行一次套准和光刻就能在原光刻线宽的基础上获得更小的线宽，极大的节约了成本和工艺复杂性。且与目前制作栅电极的工艺相同，甚至可以在制作栅电极的同时就在栅电极和漏电极之间制作出若干金属场板，不同于常规的场板是叠层装覆盖在栅极上方，本发明提出的场板制作方法制作出的场板和栅电极处于同一层面，其特点是嵌入在栅电极和漏电极之间的水平空间内，可以获得与层叠场板效果不同的电场消峰作用，整体器件可以配合后续的层叠场板一起使用，最大化的提高器件的抗电压能力。由于嵌入式场板可以和栅电极制作流程完全合并，即在做栅电极时就可以同步完成嵌入式场板的制作，因此极大的降低了工艺成本。
实施例四
本发明实施例还提供一种HEMT器件，该HEMT器件利用上述任一项实施例所述的制备方法进行制备，HEMT器件包括：
衬底结构，衬底结构包括从下至上依次层叠的衬底层1、缓冲层2、沟道层3和势垒层4；
第一介质层5，位于势垒层4之上，且在第一介质层5上具有贯穿第一介质层5的通孔，在通孔的内壁上设置有第二介质层7，以形成第三开口9，且通孔内的第二介质层7的上表面低于第一介质层5的上表面；
在第三开口9处设置有所述栅电极10，且栅电极10包括位于第三开口9中的主体栅极101和位于主体栅极101上的接触电极102，其中，主体栅极101的宽度沿竖直方向由上至下递减。
在本发明的描述中，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本发明的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。
在本发明中，除非另有明确的规定和限定，第一特征在第二特征之“上”或之“下”可以包括第一和第二特征直接接触，也可以包括第一和第二特征不是直接接触而是通过它们之间的另外的特征接触。而且，第一特征在第二特征“之上”、“上方”和“上面”包括第一特征在第二特征正上方和斜上方，或仅仅表示第一特征水平高度高于第二特征。第一特征在第二特征“之下”、“下方”和“下面”包括第一特征在第二特征正下方和斜下方，或仅仅表示第一特征水平高度小于第二特征。
以上内容是结合具体的优选实施方式对本发明所作的进一步详细说明，不能认定本发明的具体实施只局限于这些说明。对于本发明所属技术领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干简单推演或替换，都应当视为属于本发明的保护范围。
Claims (10)
1.一种HEMT器件的制备方法，其特征在于，包括：
制备衬底结构，所述衬底结构包括从下至上依次层叠的衬底层(1)、缓冲层(2)、沟道层(3)和势垒层(41)；
在所述势垒层(4)上制备第一介质层(5)；
光刻所述第一介质层(5)，然后刻蚀所述第一介质层(5)以形成第一开口(6)；
在所述第一介质层(5)和所述第一开口(6)上制备第二介质层(7)，同时在所述第一开口(6)处形成第二开口(8)，所述第二开口(8)的下表面处于所述第一介质层(5)的上表面之下；
刻蚀所述第二开口(8)处的所述第二介质层(7)，以将所述第二开口(8)转换为第三开口(9)；
在所述第三开口(9)处制备栅电极(10)，所述栅电极(10)包括位于所述第三开口(9)内的主体栅极(101)和位于所述主体栅极(101)上的接触栅极，所述主体栅极(101)的宽度沿竖直方向由上至下递减。
2.根据权利要求1所述的HEMT器件的制备方法，其特征在于，光刻所述第一介质层(5)，然后刻蚀所述第一介质层(5)以形成第一开口(6)，包括：
光刻所述第一介质层(5)，然后刻蚀所述第一介质层(5)以形成第一开口(6)，同时形成若干第四开口(11)，其中，所述第一开口(6)的宽度大于所述第四开口(11)的宽度。
3.根据权利要求2所述的HEMT器件的制备方法，其特征在于，在所述第一介质层(5)和所述第一开口(6)上制备第二介质层(7)，同时在所述第一开口(6)处形成第二开口(8)，包括：
在所述第一介质层(5)、所述第一开口(6)和所述第四开口(11)上制备第二介质层(7)，同时在所述第一开口(6)处形成第二开口(8)，且所述第二介质层(7)完全填充所述第四开口(11)。
4.根据权利要求1所述的HEMT器件的制备方法，其特征在于，刻蚀所述第二开口(8)处的所述第二介质层(7)，以将第二开口(8)转换为第三开口(9)，包括：
刻蚀所述第二开口(8)处的所述第二介质层(7)至所述帽层(42)第一势垒层(41)或所述沟道层(3)，以将所述第二开口(8)转换为所述第三开口(9)。
5.根据权利要求3所述的HEMT器件的制备方法，其特征在于，刻蚀所述第二开口(8)处的所述第二介质层(7)，以将所述第二开口(8)转换为第三开口(9)，包括：
刻蚀所述第二开口(7)处的所述第二介质层(7)至所述势垒层(4)或所述沟道层(3)，以将第二开口(8)转换为所述第三开口(9)，同时刻蚀第四开口(11)处的第二介质层(7)至预设厚度。
6.根据权利要求5所述的HEMT器件的制备方法，其特征在于，制备栅电极(10)，包括：
在所述第三开口(9)内制备主体栅极(101)，同时在所述第四开口(11)内的所述预设厚度的第二介质层(7)上制备场板(16)；
在所述主体栅极(101)上制备接触栅极(102)。
7.根据权利要求6所述的HEMT器件的制备方法，其特征在于，在所述第三开口(9)内制备主体栅极(101)之前，还包括：
在所述第三开口(9)内和所述第一介质层(5)上制备第四介质层(12)。
8.根据权利要求1或2所述的HEMT器件的制备方法，其特征在于，所述势垒层(4)自下而上包括依次生长的第一势垒层(41)、刻蚀传递层(43)、第二势垒层(44)和帽层(42)。
9.根据权利要求8所述的HEMT器件的制备方法，其特征在于，刻蚀所述第二开口(8)处的所述第二介质层(7)，以将所述第二开口(8)转换为第三开口(9)，包括：
刻蚀所述第二开口(8)处的所述第二介质层(7)至所述刻蚀传递层(43)；
在所述第一介质层(5)上、所述第二开口(8)内沉积所述第三介质层(13)；
刻蚀所述第二开口(8)处的所述第三介质层(13)至所述第三介质层(13)下表面或至所述沟道层(3)内，以将所述第二开口(8)转换为所述第三开口(9)。
10.一种HEMT器件，其特征在于，所述HEMT器件利用权利要求1至9任一项所述的制备方法进行制备，所述HEMT器件包括：
包括衬底结构、第一介质层(5)、栅电极(10)、源电极(14)和漏电极(15)，其中，
所述衬底结构包括自下而上依次设置的衬底层(1)、缓冲层(2)、沟道层(3)和势垒层(4)；
所述第一介质层(5)设置在所述势垒层(4)上方，且所述第一介质层(5)上具有贯穿上下的第一开口(9)；
所述栅电极(10)包括主体栅极(101)和接触栅极(102)，所述主体栅极(101)设置在所述第一开口(9)中，且所述主体栅极(101)呈多个倒凸字形的叠加形状，所述主体栅极(101)的宽度沿竖直方向自上而下呈变窄趋势；所述接触栅极(102)设置在所述主体栅极(101)上方。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202110898540.6A CN113823557A (zh) | 2021-08-05 | 2021-08-05 | 一种hemt器件及其制备方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202110898540.6A CN113823557A (zh) | 2021-08-05 | 2021-08-05 | 一种hemt器件及其制备方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN113823557A true CN113823557A (zh) | 2021-12-21 |
Family
ID=78912851
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202110898540.6A Pending CN113823557A (zh) | 2021-08-05 | 2021-08-05 | 一种hemt器件及其制备方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN113823557A (zh) |
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