CN117596774A - 印刷电路板 - Google Patents

Abstract

本公开提供一种印刷电路板。所述印刷电路板包括：基板；第一焊盘和第二焊盘，分别设置在所述基板的上侧上；第一插座，设置在所述基板中并且包括第一电路；以及第一迹线，设置在所述基板中并且相对于层叠方向设置在所述第一焊盘和所述第二焊盘与所述第一插座之间。所述第一电路的至少一部分电连接到所述第一焊盘和所述第二焊盘中的每个焊盘，并且通过穿过所述第一迹线的路径电连接到所述第二焊盘。

Description

印刷电路板

本申请要求于2022年8月10日在韩国知识产权局提交的第10-2022-0099857号韩国专利申请的优先权的权益，所述韩国专利申请的公开内容通过引用被全部包含于此。

技术领域

本公开涉及一种印刷电路板。

背景技术

随着服务器产品中的中央处理单元(CPU)和图形处理单元(GPU)的核的数量的迅速增加，能够有效地增加核的数量的裸片分割技术已经是常见的。另外，随着对包括高带宽存储器(HBM)的封装件的需求增加，已经需要用于具有精细电路线宽的裸片至裸片连接的技术。为了满足这种技术要求，已经开发了使用硅中介体等的技术，但是由于价格问题和复杂的组装工艺，这种技术的商业化存在限制。另外，已经开发了用于在基板中嵌入硅桥的技术，但是桥的嵌入受到如下限制：要连接的裸片应彼此靠近。即，存在裸片的布置自由度降低的问题。

发明内容

本公开的一方面在于提供一种印刷电路板，该印刷电路板中嵌有用于增加裸片(或半导体芯片)的设置自由度的插座。

本公开提出的解决方案中的一个是将插座嵌在基板中，该插座通过经过迹线的路径连接到裸片(或半导体芯片)。

根据本公开的一方面，一种印刷电路板包括：基板；第一焊盘和第二焊盘，分别设置在所述基板的上侧上；第一插座，设置在所述基板中并且包括第一电路；以及第一迹线，设置在所述基板中并且相对于所述基板的绝缘层的层叠方向设置在所述第一焊盘和所述第二焊盘与所述第一插座之间。所述第一电路的至少一部分连接到所述第一焊盘和所述第二焊盘中的每个焊盘，并且通过经过所述第一迹线的路径连接到所述第二焊盘。

根据本公开的另一方面，一种印刷电路板包括：基板，包括绝缘层、布线层和过孔层；以及第一插座，嵌在所述基板中并且包括第一电路。所述过孔层包括多个第一过孔和多个第二过孔。所述第一插座包括多个第一连接焊盘和多个第二连接焊盘。所述多个第一过孔和所述多个第二过孔分别与所述多个第一连接焊盘和所述多个第二连接焊盘接触。所述多个第二连接焊盘之间的平均节距大于所述多个第一连接焊盘之间的平均节距。

根据本公开的另一方面，一种印刷电路板包括：基板，包括绝缘层；多个焊盘，设置在所述基板的一个表面上；以及插座，设置在所述基板中并且包括设置在所述插座的表面上的多个连接焊盘。所述多个连接焊盘包括第一连接焊盘和第二连接焊盘，所述第一连接焊盘通过在所述绝缘层的层叠方向上延伸的路径连接到所述多个焊盘中的第一焊盘，所述第二连接焊盘连接到所述多个焊盘中的第二焊盘。所述第二连接焊盘在所述层叠方向上从所述多个焊盘偏移。

附图说明

通过结合附图的以下具体实施方式，本公开的以上和其他方面、特征及优点将被更清楚地理解。

图1是示出电子装置系统的示例的示意性框图。

图2是示出电子装置的示例的示意性立体图。

图3是示出BGA(球栅阵列)封装件安装在电子装置的主板上的情况的示意性截面图。

图4是示出硅中介体封装件安装在主板上的情况的示意性截面图。

图5是示出有机中介体封装件安装在主板上的情况的示意性截面图。

图6是示出印刷电路板的示例的示意性截面图。

图7是图6的印刷电路板的示意性透视平面图。

图8至图10是示出图6的印刷电路板的各种布线结构的示意性截面图。

图11是示出图6的印刷电路板的变型示例的示意性截面图。

图12是图11的印刷电路板的示意性透视平面图。

图13是示出印刷电路板的另一示例的示意性截面图。

图14是图13的印刷电路板的示意性透视平面图。

图15至图17是示出图13的印刷电路板的各种布线结构的示意性截面图。

图18是示出图13的印刷电路板的变型示例的示意性截面图。

图19是图18的印刷电路板的示意性透视平面图。

图20至图23是示出印刷电路板的其他示例的示意性透视平面图。

图24是示出插座的连接焊盘的设置的示意性平面图。

图25是示出图24的插座的连接焊盘的至少一部分之间的电连接的示意性透视平面图。

具体实施方式

在下文中，将参照附图详细描述本公开的示例性实施例。

电子装置

图1是示出电子装置系统的示例的示意性框图。

参照图1，电子装置1000可容纳主板1010。芯片相关组件1020、网络相关组件1030、其他组件1040等可物理连接和/或电连接到主板1010。这些组件还可通过各种信号线1090结合到下面要描述的其他电子组件。

芯片相关组件1020可包括：存储器芯片，诸如易失性存储器(例如，动态随机存取存储器(DRAM))、非易失性存储器(例如，只读存储器(ROM))或闪存；应用处理器芯片，诸如中央处理器(例如，中央处理单元(CPU))、图形处理器(例如，图形处理单元(GPU))、数字信号处理器、密码处理器、微处理器或微控制器；以及逻辑芯片，诸如模数转换器(ADC)或专用集成电路(ASIC)。芯片相关组件1020不限于此，而是还可包括其他类型的芯片相关组件。另外，这些芯片相关组件1020可彼此组合。芯片相关组件1020可以是包括上述芯片的封装件的形式。

网络相关组件1030可包括与诸如以下协议兼容或者根据诸如以下协议操作的组件：无线保真(Wi-Fi)(电气与电子工程师协会(IEEE)802.11系列等)、全球微波接入互操作性(WiMAX)(IEEE 802.16系列等)、IEEE 802.20、长期演进(LTE)、演进数据优化(Ev-DO)、高速分组接入+(HSPA+)、高速下行链路分组接入+(HSDPA+)、高速上行链路分组接入+(HSUPA+)、全球移动通信系统(GSM)、增强型数据速率GSM演进(EDGE)、全球定位系统(GPS)、通用分组无线业务(GPRS)、码分多址(CDMA)、时分多址(TDMA)、增强型数字无绳电信(DECT)、蓝牙、第三代移动通信技术(3G)协议、第四代移动通信技术(4G)协议和第五代移动通信技术(5G)协议以及在上述协议之后指定的任何其他无线协议和有线协议。然而，网络相关组件1030不限于此，而是还可包括与各种其他无线标准或协议或者有线标准或协议兼容或者根据各种其他无线标准或协议或者有线标准或协议操作的组件。另外，网络相关组件1030可与芯片相关组件1020组合。

其他组件1040可包括高频率电感器、铁氧体电感器、功率电感器、铁氧体磁珠、低温共烧陶瓷(LTCC)组件、电磁干扰(EMI)滤波器、多层陶瓷电容器(MLCC)等。然而，其他组件1040不限于此，而是还可包括用于各种其他目的的片组件类型的无源元件等。另外，其他组件1040可与芯片相关组件1020和/或网络相关组件1030组合。

根据电子装置1000的类型，电子装置1000可包括物理连接和/或电连接到主板1010或者不物理连接和/或不电连接到主板1010的其他电子组件。其他电子组件的示例可包括相机1050、天线1060、显示器1070、电池1080等。其他电子组件不限于此，而是可以是音频编解码器、视频编解码器、功率放大器、指南针、加速度计、陀螺仪、扬声器、大容量存储单元(例如，硬盘驱动器)、光盘(CD)驱动器、数字通用盘(DVD)驱动器等。根据电子装置1000的类型，电子装置1000还可包括用于各种目的的其他电子组件等。

电子装置1000可以是智能电话、个人数字助理(PDA)、数字摄像机、数码相机、网络系统、计算机、监视器、平板PC、膝上型PC、上网本PC、电视机、视频游戏机、智能手表、汽车组件等。然而，电子装置1000不限于此，而可以是能够处理数据的任何其他电子装置。

图2是示出电子装置的示例的示意性立体图。

参照图2，电子装置可以是例如智能电话1100。主板1110可容纳在智能电话1100中，并且各种电子组件1120可物理连接和/或电连接到主板1110。另外，相机模块1130、扬声器1140等也可容纳在智能电话1100中。电子组件1120中的一些可以是上述的芯片相关组件(例如，多个电子组件安装在其表面上的印刷电路板1121)，但不限于此。此外，电子装置不必限于智能电话1100，而可以是如上所述的任何其他电子装置。

包括中介体的半导体封装件

通常，许多微电子电路可集成在半导体芯片中，但是半导体芯片自身可能无法用作半导体的成品，并且可能因外部的物理冲击或化学冲击而被损坏。因此，半导体芯片自身可能无法以原样使用。为此，半导体芯片可被封装，从而半导体芯片以封装的状态被用于电子装置等。

在电连接方面，因为半导体芯片和电子装置的主板之间的电路宽度存在差异，所以需要半导体封装。例如，就半导体芯片而言，连接焊盘的尺寸和连接焊盘之间的间距都非常小。另一方面，就用于电子装置的主板而言，组件安装焊盘的尺寸和组件安装焊盘之间的间距可显著地大于半导体芯片的连接焊盘的尺寸和连接焊盘之间的间距。因此，因为难以将半导体芯片直接安装在主板上，所以需要能够缓解半导体芯片与主板之间的电路宽度差异的封装技术。

在下文中，将参照附图更详细地描述通过这样的封装技术制造的包括中介体的半导体封装件。

图3是示出球栅阵列(BGA)封装件安装在电子装置的主板上的情况的示意性截面图。

因为半导体芯片中的诸如图形处理单元(GPU)的专用集成电路(ASIC)的每个芯片非常昂贵，所以以高良率执行封装是非常重要的。为了这个目的，在安装半导体芯片之前，可制备能够重新分布数千至数十万个连接焊盘的BGA基板2210等，然后可通过表面安装技术(SMT)等在BGA基板2210上安装昂贵的半导体芯片(诸如GPU 2220)并封装，并且最终安装在主板2110上。

就GPU 2220而言，需要显著减小到存储器(诸如高带宽存储器(HBM))的信号路径。为此，诸如HBM 2240的半导体芯片可安装在中介体2230上然后封装，并且可通过以层叠封装(POP)的形式堆叠在其中安装有GPU 2220的封装件上来使用。然而，在这种情况下，装置的厚度可能显著增加，并且可能难以显著减小信号路径。

图4是示出硅中介体封装件安装在主板上的情况的示意性截面图。

为了解决上述问题，可通过如下中介体技术制造包括硅中介体2250的半导体封装件2310：在硅中介体2250上并排地表面安装第一半导体芯片(诸如GPU 2220)和第二半导体芯片(诸如HBM 2240)然后封装第一半导体芯片和第二半导体芯片。在这种情况下，具有数千至数十万个连接焊盘的GPU 2220和HBM 2240可通过硅中介体2250重新分布，并且可通过最短的路径电连接。另外，当包括这样的硅中介体2250的半导体封装件2310安装在BGA基板2210等上并重新分布时，半导体封装件2310可最终安装在主板2110上。

然而，就硅中介体2250而言，可能难以形成硅通孔(TSV)，并且制造成本可能也非常高，这对于大规模和低成本制造是不利的。

图5是示出有机中介体封装件安装在主板上的情况的示意性截面图。

作为解决上述问题的方法，可考虑使用有机中介体2260而不是硅中介体2250。例如，可通过如下中介体技术制造包括有机中介体2260的半导体封装件2320：在有机中介体2260上并排地表面安装第一半导体芯片(诸如GPU 2220)和第二半导体芯片(诸如HBM2240)并且封装第一半导体芯片和第二半导体芯片。在这种情况下，具有数千至数十万个连接焊盘的GPU 2220和HBM 2240可通过有机中介体2260重新分布，并且可通过最短的路径电连接。此外，当包括这样的有机中介体2260的半导体封装件2320安装在BGA基板2210等上并重新分布时，半导体封装件2320可最终安装在主板2110上。另外，这对于大规模和低成本制造是有利的。

然而，在使用有机中介体2260的情况下，半导体芯片2220和2240应安装在有机中介体2260上，然后安装在BGA基板2210上。因此，工艺可能有些复杂，并且封装良率可能降低。

其中嵌有插座的印刷电路板

图6是示出印刷电路板的示例的示意性截面图。

图7是图6的印刷电路板的示意性透视平面图。

参照图6和图7，根据示例的印刷电路板100A可包括：基板110；第一焊盘P1和第二焊盘P2，分别设置在基板110的上侧；插座140，设置在基板110中并且包括电路141；以及第一迹线T1，设置在基板110中并且相对于层叠方向设置在第一焊盘P1和第二焊盘P2中的至少一个与插座140之间。插座140可以是电插座、插座插口(socket outlet)和/或插口(outlet)。

电路141的至少一部分可通过基板110中的第一路径W1和第二路径W2电连接到第一焊盘P1和第二焊盘P2，并且可通过至少经过第一迹线T1的第二路径W2电连接到第二焊盘P2。第一路径W1和第二路径W2中的每个可包括迹线、焊盘、过孔等，并且迹线、焊盘、过孔等可包括金属材料。例如，第一路径W1可包括焊盘、过孔等，并且第二路径W2可包括迹线、焊盘、过孔等，但示例性实施例不限于此。

电连接到第一焊盘P1的第一半导体芯片191和电连接到第二焊盘P2的第二半导体芯片192可设置在基板110上。第一半导体芯片191可通过焊球S连接到第一焊盘P1，并且第二半导体芯片192可通过焊球S连接到第二焊盘P2，但示例性实施例不限于此。结果，第一半导体芯片191和第二半导体芯片192可通过第一路径W1、第二路径W2和插座140彼此电连接。当安装第一半导体芯片191和第二半导体芯片192时，印刷电路板100A可具有半导体封装件结构。相对于层叠方向，插座140可与第一焊盘P1和第一半导体芯片191至少部分地叠置，并且可与第二焊盘P2和第二半导体芯片192间隔开。例如，第二半导体芯片192可设置为与插座140间隔开，从而带来改善的设置自由度。换句话说，相对于层叠方向，第二半导体芯片192可设置为从插座140偏移。在一个示例中，相对于层叠方向，第二半导体芯片192可不与插座140叠置。

第一半导体芯片191还可电连接到设置在基板110的上侧上的第五焊盘P5，并且第二半导体芯片192还可电连接到设置在基板110的上侧上的第六焊盘P6。另外，第一半导体芯片191可通过第六路径W6电连接到设置在基板110的下侧上的第七焊盘P7，并且第二半导体芯片192可通过第七路径W7电连接到设置在基板110的下侧上的第八焊盘P8。第六路径W6和第七路径W7中的每个可包括迹线、焊盘、过孔等，并且迹线、焊盘和过孔可包括金属材料。例如，第六路径W6和第七路径W7中的每个可包括焊盘和过孔，但示例性实施例不限于此。焊球S可附接到第五焊盘P5、第六焊盘P6、第七焊盘P7和第八焊盘P8中的每个，但示例性实施例不限于此。

图8至图10是示出图6的印刷电路板的各种布线结构的示意性截面图。

参照图8至图10，根据各个实施例的印刷电路板100A-1、100A-2和100A-3各自可包括：基板110，包括绝缘层111、112、113和114、布线层121、122、123和124以及过孔层131、132、133和134中的至少一部分过孔层，以及插座140，嵌在基板110中并且包括第一连接焊盘p1和第二连接焊盘p2。根据需要，印刷电路板100A-1、100A-2和100A-3中的每个还可包括设置在绝缘层111、112、113和114中最外侧的绝缘层上的抗蚀剂层180。根据需要，印刷电路板100A-1、100A-2和100A-3中的每个还可包括分别通过焊球S安装在基板110上的第一半导体芯片191和第二半导体芯片192。

印刷电路板100A-1、100A-2和100A-3中的每个可以是芯基板的形式，其中绝缘层111、112、113和114、布线层121、122、123和124以及过孔层131、132、133和134分别堆积，并且在附图中示出了印刷电路板100A-1、100A-2和100A-3中的每个的上侧的一部分。然而，示例性实施例不限于此，并且根据需要，印刷电路板100A-1、100A-2和100A-3中的每个可以是无芯基板的形式。

布线层121、122、123和124可包括迹线T。过孔层131、132、133和134可包括与第一连接焊盘p1接触的第一过孔V1和与第二连接焊盘p2接触的第二过孔V2。第二连接焊盘p2可通过至少经过第二过孔V2的路径电连接到迹线T。第一连接焊盘p1可通过至少经过第一过孔V1的路径电连接到第一半导体芯片191。迹线T可经由基板110中的布线层121、122、123和124的至少一部分以及过孔层131、132、133和134的至少一部分电连接到第二半导体芯片192。

过孔层131、132、133和134可以以各种形状形成。例如，如在印刷电路板100A-1中，过孔层131、132、133和134中的每个可形成为分别贯穿绝缘层111、112、113和114中的每个。可选地，如在印刷电路板100A-2中，可省略第一过孔层131，并且第二过孔层132的一部分可形成为贯穿第一绝缘层111和第二绝缘层112。可选地，如在印刷电路板100A-3中，第一过孔层131的一部分和第二过孔层132的一部分可形成为分别贯穿第一绝缘层111和第二绝缘层112，并且第二过孔层132的另一部分可形成为贯穿第一绝缘层111和第二绝缘层112。

第一过孔V1和第二过孔V2中的每者以及第一连接焊盘p1和第二连接焊盘p2中的每者可设置为多个。相对于绝缘层111、112、113和114的层叠方向，多个第一连接焊盘p1的至少一部分可与第一半导体芯片191叠置，并且可与第二半导体芯片192间隔开。在一个示例中，相对于该层叠方向，多个第二连接焊盘p2的至少一部分可设置为从第二半导体芯片192偏移或不与第二半导体芯片192叠置。如稍后将描述的，多个第一连接焊盘p1可设置为与基板的多个第一焊盘对应，并且多个第二连接焊盘p2可设置为不与基板的多个第二焊盘对应。

在下文中，将参照附图更详细地描述根据各个实施例的印刷电路板100A-1、100A-2和100A-3的组件。

绝缘层111、112、113和114中的每个可包括绝缘材料。绝缘材料的示例可包括热固性树脂(诸如环氧树脂)、热塑性树脂(诸如聚酰亚胺树脂)或者热固性树脂或热塑性树脂与无机填料混合或与无机填料一起浸渍在诸如玻璃纤维(或玻璃布或玻璃织物)的芯材料中的树脂(例如，味之素堆积膜(ABF)、半固化片等)。作为非限制性示例，绝缘层111、112、113和114可包括基本相同的绝缘材料，例如ABF，但示例性实施例不限于此。基本相同的绝缘材料可以是使用相同品牌名称的绝缘材料的情况。绝缘层111、112、113和114的数量没有限制，并且可比附图中示出的数量多或少。

布线层121、122、123和124中的每个可包括金属材料。金属材料的示例可包括铜(Cu)、铝(Al)、银(Ag)、锡(Sn)、金(Au)、镍(Ni)、铅(Pb)、钛(Ti)或它们的合金。布线层121、122、123和124中的每个可包括无电镀层(例如，化学镀铜层)和电解镀层(例如，电解镀铜层)，但示例性实施例不限于此。根据需要，布线层121、122、123和124中的每个还可包括铜箔。布线层121、122、123和124的数量没有限制，并且可比附图中示出的数量多或少。布线层121、122、123和124中的每个可根据相应层的设计执行各种功能。例如，布线层121、122、123和124中的每个可包括接地图案、电力图案、信号图案等。信号图案可包括除了接地图案和电力图案之外的各种信号图案(例如，数据信号图案)。每个图案可包括迹线、焊盘、面图案等。例如，第一布线层121可包括多个焊盘P。形成在第一布线层121中的多个焊盘P可包括上述第一焊盘P1和第二焊盘P2。另外，第二布线层122可包括迹线T。

过孔层131、132、133和134中的每个可包括金属材料。金属材料的示例可包括铜(Cu)、铝(Al)、银(Ag)、锡(Sn)、金(Au)、镍(Ni)、铅(Pb)、钛(Ti)或它们的合金。过孔层131、132、133和134中的每个可包括无电镀层(例如，化学镀铜层)和电解镀层(例如，电解镀铜层)，但示例性实施例不限于此。过孔层131、132、133和134中的每个可以是用金属材料填充通路孔的填充型过孔层，但示例性实施例不限于此。可选地，过孔层131、132、133和134中的每个可以是金属材料沿着通路孔的壁表面设置的共形型过孔层。过孔层131、132、133和134中的每个可具有渐缩的形状，其中，在截面中，上表面的宽度大于下表面的宽度，并且所有的过孔层131、132、133和134可具有在相同方向上渐缩的形状，但示例性实施例不限于此。过孔层131、132、133和134中的每个可根据相应的层的设计执行各种功能。例如，过孔层131、132、133和134中的每个可包括用于接地的过孔、用于电力的过孔、用于信号的过孔等。这里，用于信号的过孔可包括除了用于接地的过孔和用于电力的过孔之外的用于传输各种信号(例如，数据信号)的过孔。

插座140可以是通过形成二氧化硅的绝缘体并通过沉积工艺形成布线而制造的硅插座、通过形成有机绝缘材料的绝缘体并通过镀覆工艺形成布线而制造的有机插座等。具体地，插座140可以是有机插座。在这种情况下，由热膨胀系数(CTE)不匹配导致的可靠性问题可很少出现。另外，可降低制造插座140的工艺难度和成本。插座140可具有嵌入式迹线基板(ETS)结构。有机绝缘材料的示例可包括感光电介质(PID)材料，但示例性实施例不限于此。ABF可用作有机绝缘材料。

插座140可提供裸片至裸片的互连路径。为此，可在插座140内部设置电路。所述电路可包括电路层和过孔层。电路层和过孔层中的每个包括多个层。所述电路可根据相应层的设计执行各种功能，并且可至少包括信号图案。所述电路可包括金属材料，诸如铜(Cu)、铝(Al)、银(Ag)、锡(Sn)、金(Au)、镍(Ni)、铅(Pb)、钛(Ti)或它们的合金。所述电路可包括具有精细节距的电路。例如，所述电路可具有高的电路密度。例如，与布线层121、122、123和124相比，所述电路可包括更高密度的电路。例如，与布线层121、122、123和124相比，所述电路的平均节距可更小。另外，与布线层121、122、123和124相比，层之间的平均绝缘距离可更小。

当插座140的厚度大时，绝缘层111、112、113和114可形成为具有腔，然后插座140可嵌在腔中。当插座140的厚度小时，绝缘层111、112、113和114可在不形成腔的情况下将插座140嵌入。

抗蚀剂层180可设置在印刷电路板100A-1、100A-2和100A-3的最外侧以保护内部组件。抗蚀剂层180的材料没有限制。例如，抗蚀剂层180的材料可以是绝缘材料。在这种情况下，可将阻焊剂用作绝缘材料。然而，示例性实施例不限于此。抗蚀剂层180可具有分别暴露焊盘P的多个开口。

半导体芯片191和192中的每个可以是数百个至数百万个器件集成在单个芯片中的集成电路(IC)裸片。集成电路可以是，例如，处理器芯片(诸如中央处理器(例如，CPU)、图形处理器(例如，GPU)、现场可编程门阵列(FPGA)、数字信号处理器、密码处理器、微处理器、微控制器、或应用处理器(例如，AP))、逻辑芯片(诸如，模数转换器或专用IC(ASIC))等，但示例性实施例不限于此。半导体芯片191和192中的每个可以是存储器芯片(诸如，易失性存储器(例如，动态随机存取存储器(DRAM))、非易失性存储器(例如，只读存储器(ROM))、闪存、高带宽存储器(HBM)等)或者其他类型的芯片(诸如，电源管理IC(PMIC))。例如，第一半导体芯片191可包括诸如GPU的处理器芯片，并且第二半导体芯片192可包括诸如HBM的存储器芯片。第一半导体芯片191和第二半导体芯片192可以是通过裸片分割而被分割为具有不同核的分割逻辑芯片。

半导体芯片191和192中的每个可基于有效晶圆形成。在这种情况下，硅(Si)、锗(Ge)、砷化镓(GaAs)等可用作形成半导体芯片191和192中的每个的主体的基体材料。各种电路可形成在主体中。连接焊盘可形成在主体上，并且连接焊盘可包括诸如铝(Al)或铜(Cu)的导电材料。半导体芯片191和192中的每个可以是裸片。在这种情况下，可在焊盘上设置金属凸块。半导体芯片191和192中的每个可以是封装裸片。在这种情况下，可在焊盘上形成另外的重新分布层，并且可在重新分布层上设置金属凸块。

每个焊球S可利用低熔点金属(例如，诸如锡-铝-铜(Sn-Al-Cu)等的焊料)形成。然而，这仅是示例，并且材料没有限制。每个焊球S可形成为具有多层结构或单层结构。当每个焊球S形成为具有多层结构时，每个焊球S可包括铜柱和焊料。当每个焊球S形成为具有单层结构时，每个焊球S可包括锡-银焊料或铜柱，但示例性实施例不限于此。

结合图6至图10可以看出，印刷电路板可包括：基板110，包括绝缘层111、112、113、114；多个焊盘P1、P2，设置在基板110的一个表面上；以及插座140，设置在基板110中并且包括设置在插座140的表面上的多个连接焊盘。多个连接焊盘可包括第一连接焊盘p1和第二连接焊盘p2，第一连接焊盘p1通过在绝缘层111、112、113、114的层叠方向上延伸的第一路径W1连接到多个焊盘P1、P2中的第一焊盘P1，第二连接焊盘p2连接到多个焊盘P1、P2中的第二焊盘P2，并且第二连接焊盘p2可在层叠方向上从多个焊盘P1、P2偏移。

此外，在层叠方向上延伸的第一路径W1可包括基板110的在层叠方向上彼此堆叠的一个或更多个过孔，例如包括过孔层132中的过孔(例如，第一过孔V1)和过孔层131中的在层叠方向上堆叠在该过孔上的过孔，或者仅包括过孔层132中的过孔(在省略过孔层131的情况下)，如图8至图10所示。此外，第二连接焊盘p2可至少通过在层叠方向上彼此偏移的两个过孔(例如包括过孔层132中的过孔(例如，第二过孔V2)和过孔层131或过孔层132(在省略过孔层131的情况下)中的从该过孔偏移的过孔)连接到第二焊盘P2。另外，布线层122可包括在两个过孔之间延伸的布线图案或迹线T。

图11是示出图6的印刷电路板的变型示例的示意性截面图。

图12是图11的印刷电路板的示意性透视平面图。

参照图11和图12，根据变型示例的印刷电路板100B可包括：基板110；第一焊盘P1、第二焊盘P2和第三焊盘P3，分别设置在基板110的上侧上；第四焊盘P4，设置在基板110的下侧上；插座140，设置在基板110中并且包括电路141和142；以及第一迹线T1和第二迹线T2，设置在基板110中并且相对于层叠方向设置在第一焊盘P1、第二焊盘P2和第三焊盘P3与插座140之间。相对于层叠方向，第二迹线T2可设置在插座140上方，并且可设置在第三焊盘P3与第四焊盘P4之间。

在电路141和142中，电路141的至少一部分可通过基板110中的第一路径W1电连接到第一焊盘P1，电路141的至少一部分可通过基板110中的第二路径W2电连接到第二焊盘P2，并且电路141的至少一部分可通过至少经过第一迹线T1的第二路径W2电连接到第二焊盘P2。在电路141和142中，电路142的至少一部分可通过基板110中的第四路径W4电连接到第三焊盘P3，电路142的至少一部分可通过基板110中的第五路径W5电连接到第四焊盘P4，并且电路142的至少一部分可通过至少经过第二迹线T2的第五路径W5电连接到第四焊盘P4。第一路径W1、第二路径W2、第四路径W4和第五路径W5中的每个可包括迹线、焊盘、过孔等，并且迹线、焊盘、过孔等可包括金属材料。例如，第一路径W1和第四路径W4中的每个可包括焊盘、过孔等，并且第二路径W2和第五路径W5中的每个可包括迹线、焊盘、过孔等，但示例性实施例不限于此。

电连接到第一焊盘P1和第三焊盘P3的第一半导体芯片191以及电连接到第二焊盘P2的第二半导体芯片192可设置在基板110上。第一半导体芯片191和第二半导体芯片192可通过焊球S连接到第一焊盘P1、第二焊盘P2和第三焊盘P3，但示例性实施例不限于此。焊球S可附接到第四焊盘P4，但示例性实施例不限于此。结果，第一半导体芯片191和第二半导体芯片192可通过第一路径W1、第二路径W2与插座140彼此电连接。另外，第一半导体芯片191可通过第四路径W4、第五路径W5和插座140电连接到基板110的下侧。当安装第一半导体芯片191和第二半导体芯片192时，印刷电路板100B可具有半导体封装件结构。相对于层叠方向，插座140可与第一焊盘P1、第三焊盘P3和第一半导体芯片191至少部分地叠置，并且可与第二焊盘P2和第二半导体芯片192间隔开。例如，第二半导体芯片192可设置为与插座140间隔开，从而带来改善的设置自由度。换句话说，相对于层叠方向，第二半导体芯片192可设置为从插座140偏移。在一个示例中，相对于层叠方向，第二半导体芯片192可不与插座140叠置。

第一半导体芯片191还可电连接到设置在基板110的上侧上的第五焊盘P5，第二半导体芯片192还可电连接到设置在基板110的上侧上的第六焊盘P6，并且第一半导体芯片191可通过基板110中的第六路径W6电连接到设置在基板110的下侧上的第七焊盘P7，第二半导体芯片192可通过基板110中的第七路径W7电连接到设置在基板110的下侧上的第八焊盘P8。第六路径W6和第七路径W7中的每个可包括迹线、焊盘、过孔等，并且迹线、焊盘和过孔可包括金属材料。例如，第六路径W6和第七路径W7中的每个可包括焊盘和过孔，但示例性实施例不限于此。焊球S可附接到第五焊盘P5、第六焊盘P6、第七焊盘P7和第八焊盘P8中的每个，但示例性实施例不限于此。

在印刷电路板100A、100A-1、100A-2和100A-3中提供的描述中，不与以上描述冲突的描述也可应用于印刷电路板100B。

图13是示出印刷电路板的另一示例的示意性截面图。

图14是图13的印刷电路板的示意性透视平面图。

参照图13和图14，根据另一示例的印刷电路板100C可包括：基板110；第一焊盘P1和第二焊盘P2，分别设置在基板110的上侧上；第一插座140，设置在基板110中并且包括第一电路141；第二插座150，设置在基板110中并且包括第二电路151；以及第一迹线T1，设置在基板110中并且相对于层叠方向设置在第一焊盘P1和第二焊盘P2与第一插座140和第二插座150之间。相对于层叠方向，第一插座140和第二插座150可设置在基本相同的高度上，例如，可设置在基本相同的层上。

第一电路141的至少一部分可通过基板110中的第一路径W1电连接到第一焊盘P1。第一电路141的至少一部分可通过至少经过第一迹线T1的第二路径W2和第三路径W3电连接到第二焊盘P2。第二电路151的至少一部分可通过基板110中的第一路径W1和第二路径W2电连接到第一焊盘P1，第二电路151的至少一部分可通过基板110中的第三路径W3电连接到第二焊盘P2，并且第二电路151的至少一部分可通过第一路径W1和至少经过第一迹线T1的第二路径W2电连接到第一焊盘P1。第一迹线T1可将第一电路141的至少一部分和第二电路151的至少一部分彼此电连接。第一路径W1、第二路径W2和第三路径W3中的每个可包括迹线、焊盘、过孔等，并且迹线、焊盘、过孔等可包括金属材料。例如，第一路径W1和第三路径W3中的每个可包括焊盘和过孔，并且第二路径W2可包括迹线、焊盘和过孔，但示例性实施例不限于此。

电连接到第一焊盘P1的第一半导体芯片191和电连接到第二焊盘P2的第二半导体芯片192可设置在基板110上。第一半导体芯片191和第二半导体芯片192可分别通过焊球S连接到第一焊盘P1和第二焊盘P2，但示例性实施例不限于此。结果，第一半导体芯片191和第二半导体芯片192可通过第一路径W1、第二路径W2和第三路径W3以及第一插座140和第二插座150彼此电连接。当安装第一半导体芯片191和第二半导体芯片192时，印刷电路板100C可具有半导体封装件结构。相对于层叠方向，第一插座140可与第一焊盘P1和第一半导体芯片191至少部分地叠置，并且可与第二焊盘P2和第二半导体芯片192间隔开。另外，相对于层叠方向，第二插座150可与第二焊盘P2和第二半导体芯片192至少部分地叠置，并且可与第一焊盘P1和第一半导体芯片191间隔开。例如，第一半导体芯片191可选择性地设置为仅与第一插座140相邻，第二半导体芯片192可选择性地设置为仅与第二插座150相邻，从而带来进一步改善的设置自由度。

第一半导体芯片191还可电连接到设置在基板110的上侧上的第五焊盘P5，第二半导体芯片192还可电连接到设置在基板110的上侧上的第六焊盘P6，并且第一半导体芯片191可通过第六路径W6电连接到设置在基板110的下侧上的第七焊盘P7，第二半导体芯片192可通过第七路径W7电连接到设置在基板110的下侧上的第八焊盘P8。第六路径W6和第七路径W7中的每个可包括迹线、焊盘、过孔等，并且迹线、焊盘和过孔等可包括金属材料。例如，第六路径W6和第七路径W7中的每个可包括焊盘和过孔，但示例性实施例不限于此。焊球S可附接到第五焊盘P5、第六焊盘P6、第七焊盘P7和第八焊盘P8中的每个，但示例性实施例不限于此。

图15至图17是示出图13的印刷电路板的各种布线结构的示意性截面图。

参照图15至图17，根据各个实施例的印刷电路板100C-1、100C-2和100C-3可包括：基板110，包括绝缘层111、112、113和114、布线层121、122、123和124以及过孔层131、132、133和134中的至少一部分过孔层；第一插座140，嵌在基板110中并且包括第一连接焊盘p1和第二连接焊盘p2；以及第二插座150，嵌在基板110中并且包括第三连接焊盘p3和第四连接焊盘p4。根据需要，印刷电路板100C-1、100C-2和100C-3还可包括设置在绝缘层111、112、113和114中最外侧的绝缘层上的抗蚀剂层180。根据需要，印刷电路板100C-1、100C-2和100C-3还可包括分别通过焊球S安装在基板110上的第一半导体芯片191和第二半导体芯片192。

布线层121、122、123和124中的至少一部分可包括迹线T。过孔层131、132、133和134可包括与第一连接焊盘p1接触的第一过孔V1、与第二连接焊盘p2接触的第二过孔V2、与第三连接焊盘p3接触的第三过孔V3和与第四连接焊盘p4接触的第四过孔V4。第二连接焊盘p2可通过至少经过第二过孔V2的路径电连接到迹线T，第四连接焊盘p4可通过至少经过第四过孔V4的路径电连接到迹线T。第一连接焊盘p1可通过至少经过第一过孔V1的路径电连接到第一半导体芯片191，第三连接焊盘p3可通过至少经过第三过孔V3的路径电连接到第二半导体芯片192。

过孔层131、132、133和134可形成为具有各种形状。例如，如在印刷电路板100C-1中，过孔层131、132、133和134中的每个可形成为分别贯穿绝缘层111、112、113和114中的每个。可选地，如在印刷电路板100C-2中，可省略第一过孔层131，并且第二过孔层132的一部分可形成为贯穿第一绝缘层111和第二绝缘层112。可选地，如在印刷电路板100C-3中，第一过孔层131的一部分和第二过孔层132的一部分可形成为分别贯穿第一绝缘层111和第二绝缘层112，并且第二过孔层132的另一部分可形成为贯穿第一绝缘层111和第二绝缘层112。

第一过孔V1、第二过孔V2、第三过孔V3和第四过孔V4中的每者以及第一连接焊盘p1、第二连接焊盘p2、第三连接焊盘p3和第四连接焊盘p4中的每者可设置为多个。相对于绝缘层111、112、113和114的层叠方向，多个第一连接焊盘p1的至少一部分可与第一半导体芯片191叠置，并且可与第二半导体芯片192间隔开，多个第三连接焊盘p3的至少一部分可与第二半导体芯片192叠置，并且可与第一半导体芯片191间隔开。如稍后将描述的，多个第一连接焊盘p1可设置为与基板的多个第一焊盘对应，但多个第二连接焊盘p2可设置为不与基板的多个第二焊盘对应。另外，多个第三连接焊盘p3可设置为与基板的多个第二焊盘对应，并且多个第四连接焊盘p4可设置为不与基板的多个第一焊盘对应。

第一插座140的以上描述可基本上等同地应用于第二插座150。另外，在印刷电路板100A、100A-1、100A-2和100A-3的描述中，不与以上描述冲突的描述也可应用于印刷电路板100C-1、100C-2和100C-3。

图18是示出图13的印刷电路板的变型示例的示意性截面图。

图19是图18的印刷电路板的示意性透视平面图。

参照图18和图19，根据变型示例的印刷电路板100D可包括：基板110；第一焊盘P1、第二焊盘P2和第三焊盘P3，分别设置在基板110的上侧上；第四焊盘P4，设置在基板110的下侧上；第一插座140，设置在基板110中并且包括第一电路141和142；第二插座150，设置在基板110中并且包括第二电路151；第一迹线T1和第二迹线T2，设置在基板110中并且相对于层叠方向设置在第一焊盘P1、第二焊盘P2和第三焊盘P3与第一插座140和第二插座150之间。相对于层叠方向，第二迹线T2可设置在第一插座140和第二插座150上方，并且可设置在第三焊盘P3与第四焊盘P4之间。

在第一电路141和142中，第一电路141的至少一部分可通过基板110中的第一路径W1电连接到第一焊盘P1，第一电路141的至少一部分可通过基板110中的第二路径W2和第三路径W3电连接到第二焊盘P2，并且第一电路141的至少一部分可通过至少经过第一迹线T1的第二路径W2和第三路径W3电连接到第二焊盘P2。在第一电路141和142中，第一电路142的至少一部分可通过基板110中的第四路径W4电连接到第三焊盘P3，第一电路142的至少一部分可通过基板110中的第五路径W5电连接到第四焊盘P4，并且第一电路142的至少一部分可通过至少经过第二迹线T2的第五路径W5电连接到第四焊盘P4。第二电路151的至少一部分可通过基板110中的第一路径W1和第二路径W2电连接到第一焊盘P1，第二电路151的至少一部分可通过基板110中的第三路径W3电连接到第二焊盘P2，并且第二电路151的至少一部分可通过第一路径W1和至少经过第一迹线T1的第二路径W2电连接到第一焊盘P1。第一路径W1、第二路径W2、第三路径W3、第四路径W4和第五路径W5中的每个可包括迹线、焊盘、过孔等，并且迹线、焊盘、过孔等可包括金属材料。例如，第一路径W1、第三路径W3和第四路径W4中的每个可包括焊盘和过孔，并且第二路径W2和第五路径W5中的每个可包括迹线、焊盘和过孔，但示例性实施例不限于此。

电连接到第一焊盘P1和第三焊盘P3的第一半导体芯片191以及电连接到第二焊盘P2的第二半导体芯片192可设置在基板110上。第一半导体芯片191和第二半导体芯片192可通过焊球S连接到第一焊盘P1、第二焊盘P2和第三焊盘P3，但示例性实施例不限于此。焊球S可附接到第四焊盘P4，但示例性实施例不限于此。结果，第一半导体芯片191和第二半导体芯片192可通过第一路径W1、第二路径W2、第三路径W3、第一插座140和第二插座150彼此电连接。另外，第一半导体芯片191可通过第四路径W4、第五路径W5和第一插座140电连接到基板110的下侧。当安装第一半导体芯片191和第二半导体芯片192时，印刷电路板100D可具有半导体封装件结构。相对于层叠方向，第一插座140可与第一焊盘P1、第三焊盘P3和第一半导体芯片191至少部分地叠置，并且可与第二焊盘P2和第二半导体芯片192间隔开。另外，第二插座150可与第二焊盘P2和第二半导体芯片192至少部分地叠置，并且可与第一焊盘P1、第三焊盘P3和第一半导体芯片191间隔开。例如，第一半导体芯片191可选择性地设置为仅与第一插座140相邻，第二半导体芯片192可选择性地设置为仅与第二插座150相邻，从而带来改善的设置自由度。

第一半导体芯片191还可电连接到设置在基板110的上侧上的第五焊盘P5，第二半导体芯片192还可电连接到设置在基板110的上侧上的第六焊盘P6，并且第一半导体芯片191可通过第六路径W6电连接到设置在基板110的下侧上的第七焊盘P7，第二半导体芯片192可通过第七路径W7电连接到设置在基板110的下侧上的第八焊盘P8。第六路径W6和第七路径W7中的每个可包括迹线、焊盘、过孔等，并且迹线、焊盘、过孔等可包括金属材料。例如，第六路径W6和第七路径W7中的每个可包括焊盘和过孔，但示例性实施例不限于此。焊球S可附接到第五焊盘P5、第六焊盘P6、第七焊盘P7和第八焊盘P8中的每个，但示例性实施例不限于此。

另外，在印刷电路板100A、100A-1、100A-2、100A-3、100B、100C、100C-1、100C-2和100C-3的描述中，不与以上描述冲突的描述也可应用于印刷电路板100D。

图20至图23是示出印刷电路板的其他示例的示意性透视平面图。

参照图20至图23，根据其他示例的印刷电路板100E、100F、100G和100H还可包括设置在基板110上的第三半导体芯片193。在这种情况下，第一半导体芯片191和第三半导体芯片193可通过上述连接路径彼此电连接。

例如，如图20中所示，与印刷电路板100A类似，在根据另一示例的印刷电路板100E中，第一半导体芯片191和第二半导体芯片192可通过基板110中的第一插座140和第一迹线T1彼此电连接，但是第三插座160还可设置为与第一半导体芯片191相邻，并且第一半导体芯片191和第三半导体芯片193可通过基板110中的第三插座160和第三迹线T3彼此电连接。第一插座140和第一迹线T1的以上描述可应用于第三插座160和第三迹线T3的详细描述。第二半导体芯片192的以上描述可应用于第三半导体芯片193的详细描述。

可选地，如图21中所示，与印刷电路板100C类似，在根据另一示例的印刷电路板100F中，第一半导体芯片191和第二半导体芯片192可通过基板110中的第一插座140、第二插座150和第一迹线T1彼此电连接，但是第三插座160还可设置为与第一半导体芯片191相邻，第四插座170还可设置为与第三半导体芯片193相邻，并且第一半导体芯片191和第三半导体芯片193可通过基板110中的第三插座160、第四插座170和第三迹线T3彼此电连接。第一插座140、第二插座150和第一迹线T1的以上描述可应用于第三插座160、第四插座170和第三迹线T3的详细描述。第二半导体芯片192的以上描述可应用于第三半导体芯片193的详细描述。

可选地，如图22中所示，与印刷电路板100A类似，在根据另一示例的印刷电路板100G中，第一半导体芯片191和第二半导体芯片192可通过基板110中的第一插座140和第一迹线T1彼此电连接，但是第一半导体芯片191和第三半导体芯片193可通过基板110中的第一插座140和第三迹线T3彼此电连接。第一插座140可包括多个电路，并且第一迹线T1和第三迹线T3中的每个可电连接到多个电路中的不同电路。第一迹线T1的以上描述可应用于第三迹线T3的详细描述。第二半导体芯片192的以上描述可应用于第三半导体芯片193的详细描述。

可选地，如图23中所示，与印刷电路板100C类似，在根据另一示例的印刷电路板100H中，第一半导体芯片191和第二半导体芯片192可通过基板110中的第一插座140、第二插座150和第一迹线T1彼此电连接，但是第四插座170还可设置为与第三半导体芯片193相邻，并且第一半导体芯片191和第三半导体芯片193可通过基板110中的第一插座140、第四插座170和第三迹线T3彼此电连接。第二插座150和第一迹线T1的以上描述可应用于第四插座170和第三迹线T3的详细描述。第二半导体芯片192的以上描述可应用于第三半导体芯片193的详细描述。

在印刷电路板100A、100A-1、100A-2、100A-3、100B、100C、100C-1、100C-2、100C-3和100D中提供的描述中，不与以上描述冲突的描述也可应用于印刷电路板100E、100F、100G和100H。

图24是示出插座的连接焊盘的设置的示意性平面图。

图25是示出图24的插座的连接焊盘的至少一部分之间的电连接的示意性透视平面图。

参照图24和图25，插座140可包括多个第一连接焊盘p1和多个第二连接焊盘p2。多个第一连接焊盘p1可连接到半导体芯片，并且多个第二连接焊盘p2可连接到基板的迹线。因此，多个第一连接焊盘p1的设计规则和多个第二连接焊盘p2的设计规则可彼此不同。例如，多个第一连接焊盘p1的密度可高于多个第二连接焊盘p2的密度。在这方面，在平面中，第二连接焊盘p2中的每个的面积可大于第一连接焊盘p1中的每个的面积。另外，多个第二连接焊盘p2之间的平均节距可大于多个第一连接焊盘p1之间的平均节距。此外，多个连接焊盘中的位于插座140的设置有第一连接焊盘p1的区域中的连接焊盘之间的平均节距小于多个连接焊盘中的位于插座140的设置有第二连接焊盘p2的另一区域中的连接焊盘之间的平均节距。多个第一连接焊盘p1可分别通过插座140中的迹线t电连接到多个第二连接焊盘p2。换句话说，多个第一连接焊盘p1中的至少一个和多个第二连接焊盘p2中的至少一个可通过插座140中的第一电路(迹线t)的至少一部分彼此连接。

多个第一连接焊盘p1可设置为与基板的连接到多个第一连接焊盘p1的多个第一焊盘以及第一半导体芯片的连接到多个第一连接焊盘p1的多个其他焊盘对应。短语“设置为与……对应”可意味着焊盘的布置、节距、顺序等可基本相同。另一方面，多个第二连接焊盘p2可设置为不与基板的连接到多个第二连接焊盘p2的多个第二焊盘以及第二半导体芯片的连接到多个第二连接焊盘p2的多个其他焊盘对应。短语“设置为不与……对应”可意味着焊盘的布置、节距、顺序等可彼此不同。

插座140的以上描述可应用于上述印刷电路板100A、100A-1、100A-2、100A-3、100B、100C、100C-1、100C-2、100C-3、100D、100E、100F、100G和100H。在这种情况下，插座140的以上描述也可基本上等同地应用于上述插座150、160和170。

根据需要，插座140的连接到半导体芯片的多个连接焊盘的平均节距可与插座150、160和170的分别连接到半导体芯片的多个连接焊盘的平均节距不同，但示例性实施例不限于此。

如上所述，可提供一种印刷电路板，该印刷电路板中嵌有用于增加裸片(或半导体芯片)的设置自由度的插座。

在本公开中，“截面”可指当竖直地截取物体时的截面形状，或者当从侧面观察物体时的形状。另外，“平面”可指当水平地截取物体时的形状，或者当从上方或下方观察物体时的平面形状。另外，“层叠方向”可指：在截面中，向上的方向或向下的方向。

在本公开中，可通过使用扫描显微镜、光学显微镜等捕捉截面或平面中的图像来测量节距，并且平均节距可以是在五个任意点处测量的布线、电路或焊盘之间的节距的平均值。也可通过使用扫描显微镜、光学显微镜等捕捉截面或平面中的图像来测量层间绝缘距离，并且平均层间绝缘距离可以是在五个任意点处测量的相邻布线、相邻电路或相邻焊盘之间的绝缘距离的平均值。

在本公开中，可通过使用扫描显微镜、光学显微镜等捕捉平面中的图像来测量面积。在这种情况下，当面积差异大时，可通过使用眼睛观察面积来确定大小关系。此外，当差异小时，可通过诸如直径等的数值计算面积来确定大小关系。当存在多个比较目标时，可通过每个比较目标的平均面积来确定面积之间的大小关系。例如，可通过计算每个比较目标的任意五个面积的平均值来确定面积之间的大小关系。

在本公开中，术语“基本上”可指包括由工艺误差导致的微小差异的概念。例如，“基本相同”不仅可包括完全相同的情况，还可包括具有由工艺误差导致的微小差异的情况。另外，“要素设置在基本相同的高度上”可意味着要素的一半或更多在截面中彼此水平地叠置。

在本公开中，术语“下侧”、“下部”、“下表面”等已经用于指示相对于附图的截面朝向电子组件封装件的安装表面的方向，术语“上侧”、“上部”、“上表面”等已经用于指示与由术语“下侧”、“下部”、“下表面”等指示的方向相反的方向。然而，这些方向仅是为了便于解释而定义的，并且权利要求不受如上所述定义的方向的特别限制。

在描述中，组件与另一组件的“连接”的含义包括通过粘合剂层的间接连接以及两个组件之间的直接连接。另外，“电连接”意味着包括物理连接和物理断开。能够理解的是，当要素被称为“第一要素”和“第二要素”时，该要素不由此受到限制。这些术语可仅用于将该要素与其他要素区分开的目的，并且可不限制要素的顺序或重要性。在一些情况下，在不脱离这里所阐述的权利要求的范围的情况下，第一要素可被称为第二要素。类似地，第二要素也可被称为第一要素。

这里使用的术语“示例性实施例”不总是指相同的示例性实施例，并且被提供以强调与另一示例性实施例的特定特征或特性不同的特定特征或特性。然而，这里提供的示例性实施例被认为能够通过与另一示例性实施例整体组合或部分组合来实现。例如，除非其中提供了相反或相矛盾的描述，否则即使未在另一示例性实施例中描述，在特定示例性实施例中描述的一个要素可被理解为与另一示例性实施例相关。

这里使用的术语仅为了描述示例性实施例，而不是限制本公开。在这种情况下，除非基于特定的上下文另有必要地解释，否则单数形式包括复数形式。

虽然上面已经示出和描述了示例性实施例，但是对于本领域技术人员来说将易于理解的是，在不脱离由所附权利要求限定的本公开的范围的情况下，可进行修改和变型。

Claims (26)

1.一种印刷电路板，包括：

基板；

第一焊盘和第二焊盘，分别设置在所述基板的上侧上；

第一插座，设置在所述基板中并且包括第一电路；以及

第一迹线，设置在所述基板中并且相对于所述基板的绝缘层的层叠方向设置在所述第一插座与所述第一焊盘和所述第二焊盘中的至少一个之间，

其中，

所述第一电路的至少一部分连接到所述第一焊盘和所述第二焊盘中的每个焊盘，并且通过经过所述第一迹线的路径连接到所述第二焊盘。

2.根据权利要求1所述的印刷电路板，其中，

相对于所述层叠方向，所述第一插座至少部分地与所述第一焊盘叠置，并且与所述第二焊盘间隔开。

3.根据权利要求1所述的印刷电路板，所述印刷电路板还包括：

第一半导体芯片和第二半导体芯片，分别设置在所述基板上并且分别连接到所述第一焊盘和所述第二焊盘，

其中，

相对于所述层叠方向，所述第一插座至少部分地与所述第一半导体芯片叠置，并且与所述第二半导体芯片间隔开。

4.根据权利要求1所述的印刷电路板，所述印刷电路板还包括：

第三焊盘，设置在所述基板的所述上侧上；

第四焊盘，设置在所述基板的与所述上侧相对的下侧上；以及

第二迹线，设置在所述基板中，并且相对于所述层叠方向设置在所述第三焊盘与所述第四焊盘之间，

其中，

所述第一电路的另一部分连接到所述第三焊盘和所述第四焊盘中的每个焊盘，并且通过至少经过所述第二迹线的路径连接到所述第四焊盘。

5.根据权利要求1所述的印刷电路板，所述印刷电路板还包括：

第二插座，嵌在所述基板中并且包括第二电路，

其中，

所述第二电路的至少一部分连接到所述第一焊盘和所述第二焊盘中的每个焊盘，并且通过至少经过所述第一迹线的路径连接到所述第一焊盘。

6.根据权利要求5所述的印刷电路板，其中，

所述第一迹线将所述第一电路的至少一部分和所述第二电路的至少一部分彼此连接。

7.根据权利要求5所述的印刷电路板，其中，

相对于所述层叠方向，所述第一插座和所述第二插座设置在基本相同的高度上。

8.根据权利要求5所述的印刷电路板，所述印刷电路板还包括：

第一半导体芯片和第二半导体芯片，分别设置在所述基板上并且分别连接到所述第一焊盘和所述第二焊盘，

其中，

相对于所述层叠方向，所述第一插座至少部分地与所述第一半导体芯片叠置，并且与所述第二半导体芯片间隔开，并且

相对于所述层叠方向，所述第二插座至少部分地与所述第二半导体芯片叠置，并且与所述第一半导体芯片间隔开。

9.根据权利要求5所述的印刷电路板，所述印刷电路板还包括：

第三焊盘，设置在所述基板的所述上侧上；

第四焊盘，设置在所述基板的与所述上侧相对的下侧上；以及

第二迹线，设置在所述基板中，并且相对于所述层叠方向设置在所述第三焊盘与所述第四焊盘之间，

其中，

所述第一电路的另一部分连接到所述第三焊盘和所述第四焊盘中的每个焊盘，并且通过至少经过所述第二迹线的路径连接到所述第四焊盘。

10.一种印刷电路板，包括：

基板，包括绝缘层、布线层和过孔层；以及

第一插座，嵌在所述基板中并且包括第一电路，

其中，

所述过孔层包括多个第一过孔和多个第二过孔，

所述第一插座包括多个第一连接焊盘和多个第二连接焊盘，

所述多个第一过孔和所述多个第二过孔分别与所述多个第一连接焊盘和所述多个第二连接焊盘接触，并且

所述多个第二连接焊盘之间的平均节距大于所述多个第一连接焊盘之间的平均节距。

11.根据权利要求10所述的印刷电路板，其中，

所述多个第一连接焊盘中的至少一个和所述多个第二连接焊盘中的至少一个通过所述第一电路的至少一部分彼此连接。

12.根据权利要求10所述的印刷电路板，其中，

所述多个第二连接焊盘中的每个连接焊盘的面积大于所述多个第一连接焊盘中的每个连接焊盘的面积。

13.根据权利要求10-12中任一项所述的印刷电路板，所述印刷电路板还包括：

第一半导体芯片和第二半导体芯片，分别安装在所述基板上，

其中，

所述布线层包括迹线，

所述多个第一连接焊盘中的至少一个通过至少经过所述多个第一过孔的路径连接到所述第一半导体芯片，

所述多个第二连接焊盘中的至少一个通过至少经过所述多个第二过孔的路径连接到所述迹线，并且

所述迹线连接到所述第二半导体芯片。

14.根据权利要求13所述的印刷电路板，其中，

所述印刷电路板还包括设置在所述基板的一个表面上的多个第一焊盘和多个第二焊盘，

所述第一半导体芯片和所述第二半导体芯片分别连接到所述多个第一焊盘和所述多个第二焊盘，并且

所述多个第一连接焊盘设置为与所述多个第一焊盘对应，并且所述多个第二连接焊盘设置为不与所述多个第二焊盘对应。

15.根据权利要求13所述的印刷电路板，其中，

相对于所述基板的所述绝缘层的层叠方向，所述多个第一连接焊盘的至少一部分与所述第一半导体芯片叠置，并且与所述第二半导体芯片间隔开。

16.根据权利要求10所述的印刷电路板，所述印刷电路板还包括：

第二插座，嵌在所述基板中并且包括第二电路，

其中，

所述过孔层还包括多个第三过孔和多个第四过孔，

所述第二插座包括多个第三连接焊盘和多个第四连接焊盘，

所述多个第三过孔和所述多个第四过孔分别与所述多个第三连接焊盘和所述多个第四连接焊盘接触，并且

所述多个第四连接焊盘之间的平均节距大于所述多个第三连接焊盘之间的平均节距。

17.根据权利要求16所述的印刷电路板，其中，

所述多个第三连接焊盘中的至少一个和所述多个第四连接焊盘中的至少一个通过所述第二电路的至少一部分彼此连接。

18.根据权利要求16或17所述的印刷电路板，所述印刷电路板还包括：

第一半导体芯片和第二半导体芯片，分别安装在所述基板上，

其中，

所述布线层包括迹线，

所述多个第一连接焊盘中的至少一个通过至少经过所述第一过孔的路径连接到所述第一半导体芯片，

所述多个第二连接焊盘中的至少一个通过至少经过所述第二过孔的路径连接到所述迹线，

所述多个第三连接焊盘中的至少一个通过至少经过所述第三过孔的路径连接到所述第二半导体芯片，

所述多个第四连接焊盘中的至少一个通过至少经过所述第四过孔的路径连接到所述迹线。

19.根据权利要求18所述的印刷电路板，其中，

所述印刷电路板还包括设置在所述基板的一个表面上的多个第一焊盘和多个第二焊盘，

所述第一半导体芯片和所述第二半导体芯片分别连接到所述多个第一焊盘和所述多个第二焊盘，

所述多个第一连接焊盘设置为与所述多个第一焊盘对应，所述多个第三连接焊盘设置为与所述多个第二焊盘对应，并且

所述多个第二连接焊盘设置为不与所述多个第二焊盘对应，所述多个第四连接焊盘设置为不与所述多个第一焊盘对应。

20.根据权利要求18所述的印刷电路板，其中，

相对于所述基板的所述绝缘层的层叠方向，所述多个第一连接焊盘的至少一部分与所述第一半导体芯片叠置，且与所述第二半导体芯片间隔开，并且所述多个第三连接焊盘的至少一部分与所述第二半导体芯片叠置，且与所述第一半导体芯片间隔开。

21.一种印刷电路板，包括：

基板，包括绝缘层；

多个焊盘，设置在所述基板的一个表面上；以及

插座，设置在所述基板中并且包括设置在所述插座的表面上的多个连接焊盘，

其中，

所述多个连接焊盘包括第一连接焊盘和第二连接焊盘，所述第一连接焊盘通过在所述绝缘层的层叠方向上延伸的路径连接到所述多个焊盘中的第一焊盘，所述第二连接焊盘连接到所述多个焊盘中的第二焊盘，并且

所述第二连接焊盘在所述层叠方向上从所述多个焊盘偏移。

22.根据权利要求21所述的印刷电路板，其中，

在所述层叠方向上延伸的所述路径包括所述基板的在所述层叠方向上彼此堆叠的一个或更多个过孔。

23.根据权利要求21所述的印刷电路板，其中，

所述第二连接焊盘至少通过在所述层叠方向上彼此偏移的两个过孔连接到所述第二焊盘。

24.根据权利要求23所述的印刷电路板，其中，

所述基板包括布线层，所述布线层包括在所述两个过孔之间延伸的布线图案。

25.根据权利要求21-24中任一项所述的印刷电路板，所述印刷电路板还包括：

第一半导体芯片和第二半导体芯片，分别设置在所述基板上并且分别连接到所述第一焊盘和所述第二焊盘，

其中，

相对于所述层叠方向，所述插座至少部分地与所述第一半导体芯片叠置，并且从所述第二半导体芯片偏移。

26.根据权利要求21所述的印刷电路板，其中，

所述多个连接焊盘中的位于所述插座的设置有所述第一连接焊盘的区域中的连接焊盘之间的平均节距小于所述多个连接焊盘中的位于所述插座的设置有所述第二连接焊盘的另一区域中的连接焊盘之间的平均节距。