JP2024025627A - プリント回路基板 - Google Patents
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- 239000004065 semiconductor Substances 0.000 claims abstract description 144
- 239000000758 substrate Substances 0.000 claims abstract description 91
- 238000003475 lamination Methods 0.000 abstract description 2
- 239000010410 layer Substances 0.000 description 81
- 229910000679 solder Inorganic materials 0.000 description 18
- 239000010949 copper Substances 0.000 description 16
- 239000007769 metal material Substances 0.000 description 12
- 229910052710 silicon Inorganic materials 0.000 description 12
- 239000010703 silicon Substances 0.000 description 12
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 11
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 11
- 229910052802 copper Inorganic materials 0.000 description 11
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 9
- 239000011810 insulating material Substances 0.000 description 9
- 238000000034 method Methods 0.000 description 7
- 238000005516 engineering process Methods 0.000 description 6
- 239000010931 gold Substances 0.000 description 6
- 229910052751 metal Inorganic materials 0.000 description 6
- 239000002184 metal Substances 0.000 description 6
- 230000000149 penetrating effect Effects 0.000 description 6
- 239000000126 substance Substances 0.000 description 6
- 239000010936 titanium Substances 0.000 description 6
- 229910052782 aluminium Inorganic materials 0.000 description 5
- 239000011162 core material Substances 0.000 description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 4
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 4
- 230000006870 function Effects 0.000 description 4
- 230000014509 gene expression Effects 0.000 description 4
- 238000009413 insulation Methods 0.000 description 4
- 238000004519 manufacturing process Methods 0.000 description 4
- 238000012986 modification Methods 0.000 description 4
- 230000004048 modification Effects 0.000 description 4
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 description 3
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 3
- 229910045601 alloy Inorganic materials 0.000 description 3
- 239000000956 alloy Substances 0.000 description 3
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 3
- 229910052737 gold Inorganic materials 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- 229910052759 nickel Inorganic materials 0.000 description 3
- 230000003287 optical effect Effects 0.000 description 3
- 229920005989 resin Polymers 0.000 description 3
- 239000011347 resin Substances 0.000 description 3
- 229910052709 silver Inorganic materials 0.000 description 3
- 239000004332 silver Substances 0.000 description 3
- 229910052719 titanium Inorganic materials 0.000 description 3
- 208000032365 Electromagnetic interference Diseases 0.000 description 2
- 239000000919 ceramic Substances 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 239000011256 inorganic filler Substances 0.000 description 2
- 229910003475 inorganic filler Inorganic materials 0.000 description 2
- 239000011229 interlayer Substances 0.000 description 2
- 238000012536 packaging technology Methods 0.000 description 2
- 239000000377 silicon dioxide Substances 0.000 description 2
- 239000002356 single layer Substances 0.000 description 2
- 229910000859 α-Fe Inorganic materials 0.000 description 2
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 1
- 239000004642 Polyimide Substances 0.000 description 1
- QCEUXSAXTBNJGO-UHFFFAOYSA-N [Ag].[Sn] Chemical compound [Ag].[Sn] QCEUXSAXTBNJGO-UHFFFAOYSA-N 0.000 description 1
- 239000012790 adhesive layer Substances 0.000 description 1
- 239000011324 bead Substances 0.000 description 1
- 238000010344 co-firing Methods 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 230000008094 contradictory effect Effects 0.000 description 1
- 239000011889 copper foil Substances 0.000 description 1
- 239000012792 core layer Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000007772 electroless plating Methods 0.000 description 1
- 238000009713 electroplating Methods 0.000 description 1
- 239000003822 epoxy resin Substances 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 239000003365 glass fiber Substances 0.000 description 1
- LNEPOXFFQSENCJ-UHFFFAOYSA-N haloperidol Chemical compound C1CC(O)(C=2C=CC(Cl)=CC=2)CCN1CCCC(=O)C1=CC=C(F)C=C1 LNEPOXFFQSENCJ-UHFFFAOYSA-N 0.000 description 1
- 230000007774 longterm Effects 0.000 description 1
- 238000002844 melting Methods 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 238000004806 packaging method and process Methods 0.000 description 1
- 238000007747 plating Methods 0.000 description 1
- 229920000647 polyepoxide Polymers 0.000 description 1
- 229920001721 polyimide Polymers 0.000 description 1
- 230000035939 shock Effects 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
- 229920005992 thermoplastic resin Polymers 0.000 description 1
- 229920001187 thermosetting polymer Polymers 0.000 description 1
- 238000005019 vapor deposition process Methods 0.000 description 1
- 230000000007 visual effect Effects 0.000 description 1
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-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/18—Printed circuits structurally associated with non-printed electric components
- H05K1/182—Printed circuits structurally associated with non-printed electric components associated with components mounted in the printed circuit board, e.g. insert mounted components [IMC]
- H05K1/185—Components encapsulated in the insulating substrate of the printed circuit or incorporated in internal layers of a multilayer circuit
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- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/11—Printed elements for providing electric connections to or between printed circuits
- H05K1/111—Pads for surface mounting, e.g. lay-out
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
- H01L23/5385—Assembly of a plurality of insulating substrates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01R—ELECTRICALLY-CONDUCTIVE CONNECTIONS; STRUCTURAL ASSOCIATIONS OF A PLURALITY OF MUTUALLY-INSULATED ELECTRICAL CONNECTING ELEMENTS; COUPLING DEVICES; CURRENT COLLECTORS
- H01R12/00—Structural associations of a plurality of mutually-insulated electrical connecting elements, specially adapted for printed circuits, e.g. printed circuit boards [PCB], flat or ribbon cables, or like generally planar structures, e.g. terminal strips, terminal blocks; Coupling devices specially adapted for printed circuits, flat or ribbon cables, or like generally planar structures; Terminals specially adapted for contact with, or insertion into, printed circuits, flat or ribbon cables, or like generally planar structures
- H01R12/50—Fixed connections
- H01R12/51—Fixed connections for rigid printed circuits or like structures
- H01R12/515—Terminal blocks providing connections to wires or cables
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- H—ELECTRICITY
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- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/11—Printed elements for providing electric connections to or between printed circuits
- H05K1/115—Via connections; Lands around holes or via connections
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- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/18—Printed circuits structurally associated with non-printed electric components
- H05K1/181—Printed circuits structurally associated with non-printed electric components associated with surface mounted components
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49838—Geometry or layout
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- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
- H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
- H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
- H01L25/0655—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next to each other
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- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
- H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
- H05K2201/10227—Other objects, e.g. metallic pieces
- H05K2201/10325—Sockets, i.e. female type connectors comprising metallic connector elements integrated in, or bonded to a common dielectric support
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- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Power Engineering (AREA)
- Production Of Multi-Layered Print Wiring Board (AREA)
- Combinations Of Printed Boards (AREA)
Abstract
【課題】ダイ（または、半導体チップ）配置の自由度を高めることができるソケットを内蔵したプリント回路基板を提供する。【解決手段】本開示は基板と、上記基板の上側にそれぞれ配置される第１及び第２パッドと、上記基板内に配置され、第１回路を含む第１ソケットと、上記基板内に配置され、積層方向を基準に上記第１及び第２パッドと上記第１ソケットとの間に配置される第１トレースと、を含み、上記第１回路の少なくとも一部は、上記第１及び第２パッドとそれぞれ電気的に連結されるが、上記第２パッドとは少なくとも上記第１トレースを経由する経路を介して電気的に連結される、プリント回路基板に関するものである。【選択図】図６
Description
本開示はプリント回路基板に関するものである。
サーバ製品のＣＰＵ、ＧＰＵのコア数が急激に増加することによって、効果的にコア数を増加させることができるダイスプリット技術が普遍化されている。また、ＨＢＭ（Ｈｉｇｈ Ｂａｎｄｗｉｄｔｈ Ｍｅｍｏｒｙ）を含むパッケージの要求が増大するにつれて、ダイツーダイを微細回路の線幅に連結する技術が求められている。このような技術要求を満たすために、シリコンインターポーザを利用する技術などが開発されたが、値段の問題及び複雑な組み立て工程などにより商品化に限界がある。また、シリコンブリッジを基板に内蔵する技術などが開発されたが、ブリッジ内蔵の場合、連結されるダイとダイが近くなければならないという制約がある。すなわち、ダイ配置の自由度が低くなるという問題がある。
本開示の様々な目的の１つは、ダイ（または、半導体チップ）配置の自由度を高めることができるソケットを内蔵したプリント回路基板を提供することである。
本開示によって提案するいくつかの解決手段の一つは、基板内にトレースを経由する経路でダイ（または、半導体チップ）と連結されるソケットを内蔵することである。
例えば、一例に係るプリント回路基板は、基板と、上記基板の上側にそれぞれ配置される第１及び第２パッドと、上記基板内に配置され、第１回路を含む第１ソケットと、上記基板内に配置され、積層方向を基準に上記第１及び第２パッドと上記第１ソケットとの間に配置される第１トレースと、を含み、上記第１回路の少なくとも一部は、上記第１及び第２パッドとそれぞれ電気的に連結されるが、上記第２パッドとは少なくとも上記第１トレースを経由する経路を介して電気的に連結されるものであることができる。
例えば、一例に係るプリント回路基板は、絶縁層、配線層及びビア層を含む基板と、上記基板に内蔵され、第１回路を含む第１ソケットと、を含み、上記ビア層は複数の第１及び第２ビアを含み、上記第１ソケットは複数の第１及び第２連結パッドを含み、上記複数の第１及び第２ビアは上記複数の第１及び第２連結パッドとそれぞれ接触し、平面上において、上記複数の第２連結パッド間の平均ピッチは、上記複数の第１連結パッド間の平均ピッチよりもさらに大きいものであることもできる。
本開示の様々な効果のうち一効果として、ダイ（または、半導体チップ）配置の自由度を高めることができるソケットを内蔵したプリント回路基板を提供することができる。
以下、添付の図面を参照して本開示について説明する。図面における要素の形状及び大きさなどはより明確な説明のために拡大縮小表示（又は強調表示や簡略化表示）がされることがある。
電子機器
図１は、電子機器システムの例を概略的に示したブロック図である。
図１は、電子機器システムの例を概略的に示したブロック図である。
図面を参照すると、電子機器１０００はメインボード１０１０を収容する。メインボード１０１０には、チップ関連部品１０２０、ネットワーク関連部品１０３０、及びその他の部品１０４０などが物理的及び／又は電気的に連結されている。これらは、後述する他の電子部品とも結合されて、様々な信号ライン１０９０を形成する。
チップ関連部品１０２０としては、揮発性メモリ（例えば、ＤＲＡＭ）、不揮発性メモリ（例えば、ＲＯＭ）、フラッシュメモリなどのメモリチップと、セントラルプロセッサ（例えば、ＣＰＵ）、グラフィックプロセッサ（例えば、ＧＰＵ）、デジタル信号プロセッサ、暗号化プロセッサ、マイクロプロセッサ、マイクロコントローラなどのアプリケーションプロセッサチップと、アナログ－デジタルコンバータ、ＡＳＩＣ（ａｐｐｌｉｃａｔｉｏｎ－ｓｐｅｃｉｆｉｃ ＩＣ）などのロジックチップと、などが含まれるが、これらに限定されるものではなく、これ以外にもその他の形態のチップ関連の電子部品が含まれることもできる。さらに、これらのチップ関連部品１０２０を互いに組み合わせることもできる。チップ関連部品１０２０は、上述したチップや電子部品を含むパッケージ形態であることもできる。
ネットワーク関連部品１０３０としては、Ｗｉ－Ｆｉ（ＩＥＥＥ ８０２．１１ファミリなど）、ＷｉＭＡＸ（ＩＥＥＥ ８０２．１６ファミリなど）、ＩＥＥＥ ８０２．２０、ＬＴＥ（ｌｏｎｇ ｔｅｒｍ ｅｖｏｌｕｔｉｏｎ）、Ｅｖ－ＤＯ、ＨＳＰＡ＋、ＨＳＤＰＡ＋、ＨＳＵＰＡ＋、ＥＤＧＥ、ＧＳＭ、ＧＰＳ、ＧＰＲＳ、ＣＤＭＡ、ＴＤＭＡ、ＤＥＣＴ、Ｂｌｕｅｔｏｏｔｈ、３Ｇ、４Ｇ、５Ｇ、及びそれ以降のものとして指定された任意の他の無線及び有線プロトコルが含まれるが、これらに限定されず、これ以外にもその他の多数の無線または有線標準やプロトコルのいずれかが含まれ得る。また、ネットワーク関連部品１０３０がチップ関連部品１０２０とともに互いに組み合わされることもできる。
その他の部品１０４０としては、高周波インダクタ、フェライトインダクタ、パワーインダクタ、フェライトビーズ、ＬＴＣＣ（ｌｏｗ Ｔｅｍｐｅｒａｔｕｒｅ Ｃｏ－Ｆｉｒｉｎｇ Ｃｅｒａｍｉｃｓ）、ＥＭＩ（Ｅｌｅｃｔｒｏ Ｍａｇｎｅｔｉｃ Ｉｎｔｅｒｆｅｒｅｎｃｅ）ｆｉｌｔｅｒ、ＭＬＣＣ（Ｍｕｌｔｉ－Ｌａｙｅｒ Ｃｅｒａｍｉｃ Ｃｏｎｄｅｎｓｅｒ）などが含まれる。但し、これらに限定されるものではなく、これ以外にもその他の様々な用途のために用いられるチップ部品の形態の受動素子などが含まれ得る。また、その他の部品１０４０をチップ関連部品１０２０及び／又はネットワーク関連部品１０３０と互いに組み合わせることもできる。
電子機器１０００の種類に応じて、電子機器１０００は、メインボード１０１０に物理的及び／又は電気的に連結されるか、または連結されない他の電子部品を含むことができる。他の電子部品の例を挙げると、カメラモジュール１０５０、アンテナモジュール１０６０、ディスプレイ１０７０、バッテリー１０８０などがある。但し、これらに限定されるものではなく、オーディオコーデック、ビデオコーデック、電力増幅器、羅針盤、加速度計、ジャイロスコープ、スピーカー、大容量記憶装置（例えば、ハードディスクドライブ）、ＣＤ（ｃｏｍｐａｃｔ ｄｉｓｋ）、ＤＶＤ（ｄｉｇｉｔａｌ ｖｅｒｓａｔｉｌｅ ｄｉｓｋ）などが挙げられる。これ以外にも、電子機器１０００の種類に応じて様々な用途のために用いられるその他の電子部品などが含まれることもできる。
電子機器１０００は、スマートフォン（ｓｍａｒｔ ｐｈｏｎｅ）、個人用情報端末機（ｐｅｒｓｏｎａｌ ｄｉｇｉｔａｌ ａｓｓｉｓｔａｎｔ）、デジタルビデオカメラ（ｄｉｇｉｔａｌ ｖｉｄｅｏ ｃａｍｅｒａ）、デジタルスチルカメラ（ｄｉｇｉｔａｌ ｓｔｉｌｌ ｃａｍｅｒａ）、ネットワークシステム（ｎｅｔｗｏｒｋ ｓｙｓｔｅｍ）、コンピュータ（ｃｏｍｐｕｔｅｒ）、モニター（ｍｏｎｉｔｏｒ）、タブレット（ｔａｂｌｅｔ）、ラップトップ（ｌａｐｔｏｐ）、ネットブック（ｎｅｔｂｏｏｋ）、テレビジョン（ｔｅｌｅｖｉｓｉｏｎ）、ビデオゲーム（ｖｉｄｅｏ ｇａｍｅ）、スマートウォッチ（ｓｍａｒｔ ｗａｔｃｈ）、オートモーティブ（Ａｕｔｏｍｏｔｉｖｅ）などであることができる。但し、これらに限定されず、これ以外にもデータを処理する任意の他の電子機器であることもできる。
図２は、電子機器の一例を概略的に示した斜視図である。
図面を参照すると、電子機器は例えば、スマートフォン１１００であることができる。スマートフォン１１００の内部には、マザーボード１１１０が収容されており、このようなマザーボード１１１０には様々な部品１１２０が物理的及び／又は電気的に連結されている。さらに、カメラモジュール１１３０及び／又はスピーカー１１４０のように、マザーボード１１１０に物理的及び／又は電気的に連結されるか、または連結されないこともできる他の部品が内部に収容されている。部品１１２０の一部は、上述したチップ関連部品であることができ、例えば、部品パッケージ１１２１であることができるが、これに限定されるものではない。部品パッケージ１１２１は、能動部品及び／又は受動部品を含む電子部品が表面に実装配置されたプリント回路基板の形態であることができる。または、部品パッケージ１１２１は、能動部品及び／又は受動部品が内蔵されたプリント回路基板の形態であることもできる。一方、電子機器は必ずスマートフォン１１００に限定されるものではなく、上述したように他の電子機器であることもできる。
インターポーザを含む半導体パッケージ
一般的に、半導体チップは多数の微細電気回路が集積されているが、それ自体としては半導体完成品としての役割を果たすことはできず、外部からの物理的または化学的衝撃によって損傷する可能性が存在する。そして、半導体チップ自体をそのまま用いずに、半導体チップをパッケージングしてパッケージ状態で電子機器などに用いている。
一般的に、半導体チップは多数の微細電気回路が集積されているが、それ自体としては半導体完成品としての役割を果たすことはできず、外部からの物理的または化学的衝撃によって損傷する可能性が存在する。そして、半導体チップ自体をそのまま用いずに、半導体チップをパッケージングしてパッケージ状態で電子機器などに用いている。
半導体パッケージングが必要な理由は、電気的連結という観点から、半導体チップと電子機器のメインボードの回路幅に差があるだめである。具体的には、半導体チップの場合、パッドのサイズとパッドとの間の間隔が非常に微細であるのに対し、電子機器に用いられるメインボードの場合、部品実装パッドのサイズ及び部品実装パッドの間隔が半導体チップのスケールよりも著しく大きい。したがって、半導体チップをこのようなメインボード上に直接装着することは困難であり、相互間の回路幅の差を緩和させることができるパッケージング技術が要求される。
以下では、図面を参照して、このようなパッケージング技術で製造されるインターポーザを含む半導体パッケージについてより詳細に述べる。
図３は、ＢＧＡパッケージが電子機器のメインボードに実装された場合を概略的に示した断面図である。
半導体チップのうち、グラフィックスプロセッシングユニット（ＧＰＵ：Ｇｒａｐｈｉｃｓ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）などの特定用途向け集積回路（ＡＳＩＣ：Ａｐｐｌｉｃａｔｉｏｎ Ｓｐｅｃｉｆｉｃ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）は、一つのチップの価格が非常に高いため、高い歩留まりでパッケージングを行うことが非常に重要である。この目的のために、半導体チップの実装前に数千から数十万個のパッドを再配線することができるボールグリッドアレイ（ＢＧＡ：Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）基板２２１０などを先に用意し、ＧＰＵ２２２０などの高価の半導体チップを後続的にＢＧＡ基板２２１０上に表面実装技術（ＳＭＴ：Ｓｕｒｆａｃｅ Ｍｏｕｎｔｉｎｇ Ｔｅｃｈｎｏｌｏｇｙ）などで実装及びパッケージングし、その後、最終的にメインボード２１１０上に実装している。
一方、ＧＰＵ２２２０の場合、高帯域幅メモリ（ＨＢＭ：Ｈｉｇｈ Ｂａｎｄｗｉｄｔｈ Ｍｅｍｏｒｙ）などのメモリ（Ｍｅｍｏｒｙ）との信号経路を最小化することが必要であり、このために、ＨＢＭ２２４０などの半導体チップをインターポーザ２２３０上に実装した後にパッケージングし、これをＧＰＵ２２２０が実装されたパッケージ上にパッケージオンパッケージ（ＰＯＰ：Ｐａｃｋａｇｅ ｏｎ Ｐａｃｋａｇｅ）形態で積層して用いられている。但し、この場合、装置の厚さが非常に厚くなるという問題があり、信号経路も最小化するには限界がある。
図４は、シリコンインターポーザパッケージがメインボードに実装された場合を概略的に示した断面図である。
上述した問題点を解決するための方案として、シリコンインターポーザ２２５０上にＧＰＵ２２２０などの第１半導体チップとＨＢＭ２２４０などの第２半導体チップを並んで（Ｓｉｄｅ－ｂｙ－Ｓｉｄｅ）表面実装した後にパッケージングするインターポーザ技術を用いて有機インターポーザを含む半導体パッケージ２３１０を製造することを考慮することができる。この場合、インターポーザ２２５０を介して数千から数十万個のパッドを有するＧＰＵ２２２０及びＨＢＭ２２４０を再配線することもでき、これらを最小限の経路で電気的に連結することができる。また、このような有機インターポーザを含む半導体パッケージ２３１０を再びＢＧＡ基板２２１０などに実装して再配線すると、最終的にメインボード２１１０に実装することができる。
但し、シリコンインターポーザ２２５０の場合、シリコン貫通ビア（ＴＳＶ：Ｔｈｒｏｕｇｈ Ｓｉｌｉｃｏｎ Ｖｉａ）などの形成が非常に厳しいだけでなく、製造費用もかなり高いため、大面積化及び低コスト化に不利である。
図５は、有機インターポーザパッケージがメインボードに実装された場合を概略的に示した断面図である。
上述した問題点を解決するための方案として、シリコンインターポーザ２２５０の代わりに有機インターポーザ２２６０を用いることを考慮することができる。例えば、有機インターポーザ２２６０上にＧＰＵ２２２０などの第１半導体チップとＨＢＭ２２４０などの第２半導体チップを並んで表面実装した後にパッケージングするインターポーザ技術を用いて有機インターポーザを含む半導体パッケージ２３２０を製造することを考慮することができる。この場合、インターポーザ２２６０を介して数千から数十万個のパッドを有するＧＰＵ２２２０及びＨＢＭ２２４０を再配線することもでき、これらを最小限の経路で電気的に連結することができる。また、このような有機インターポーザを含む半導体パッケージ２３２０を再びＢＧＡ基板２２１０などに実装して再配線すると、最終的にメインボード２１１０に実装することができる。また、大面積化及び低コスト化に有利である。
但し、有機インターポーザ２２６０を用いる場合にも、有機インターポーザ２２６０に半導体チップ２２２０、２２４０を実装し、これを再びＢＧＡ基板２２１０に実装する必要があるため、工程が多少複雑である可能性があり、パッケージングの歩留まりが低下するおそれがある。
ソケットが内蔵されたプリント回路基板
図６は、プリント回路基板の一例を概略的に示した断面図であり、図７は、図６のプリント回路基板の概略的な透視平面図である。
図６は、プリント回路基板の一例を概略的に示した断面図であり、図７は、図６のプリント回路基板の概略的な透視平面図である。
図面を参照すると、一例に係るプリント回路基板１００Ａは、基板１１０、基板１１０の上側にそれぞれ配置される第１及び第２パッドＰ１、Ｐ２、基板１１０内に配置され、回路１４１を含むソケット１４０、及び基板１１０内に配置され、積層方向を基準に第１及び第２パッドＰ１、Ｐ２とソケット１４０との間に配置される第１トレースＴ１を含む。ソケット１４０は、エレクトリカルソケット（ｅｌｅｃｔｒｉｃａｌ ｓｏｃｋｅｔ）、ソケットアウトレット（ｓｏｃｋｅｔ ｏｕｔｌｅｔ）、及び／またはアウトレット（ｏｕｔｌｅｔ）であることができる。
回路１４１の少なくとも一部は、第１及び第２パッドＰ１、Ｐ２とそれぞれ基板１１０内の第１及び第２経路Ｗ１、Ｗ２を介して電気的に連結されるが、第２パッドＰ２とは少なくとも第１トレースＴ１を経由する第２経路Ｗ２を介して電気的に連結される。第１及び第２経路Ｗ１、Ｗ２はそれぞれトレース、パッド、ビアなどを含むことができ、トレース、パッド、ビアなどは金属物質を含むことができる。例えば、第１経路Ｗ１はパッドとビアで構成されることができ、第２経路Ｗ２はトレース、パッド、及びビアから構成されることができるが、これに限定されるものではない。
基板１１０上には、第１及び第２パッドＰ１、Ｐ２とそれぞれ電気的に連結される第１及び第２半導体チップ１９１、１９２が配置されることができる。第１及び第２半導体チップ１９１、１９２は、それぞれ半田ボールＳを介して第１及び第２パッドＰ１、Ｐ２と連結されることができるが、これに限定されるものではない。結果的に、第１及び第２半導体チップ１９１、１９２は、第１及び第２経路Ｗ１、Ｗ２とソケット１４０を介して互いに電気的に連結されることができる。第１及び第２半導体チップ１９１、１９２が実装される場合、プリント回路基板１００Ａは半導体パッケージ構造を有することができる。積層方向を基準にソケット１４０は、第１パッドＰ１及び第１半導体チップ１９１と少なくとも一部が重なり合うことができ、第２パッドＰ２及び第２半導体チップ１９２とは離隔することができる。すなわち、第２半導体チップ１９２は、ソケット１４０と離隔して配置されることができるなど、配置自由度が高いことがある。
第１及び第２半導体チップ１９１、１９２は、基板１１０の上側に配置される第５及び第６パッドＰ５、Ｐ６ともそれぞれ電気的に連結されることができ、基板１１０内の第６及び第７経路Ｗ６、Ｗ７を介して基板１１０の下側に配置される第７及び第８パッドＰ７、Ｐ８とそれぞれ電気的に連結されることができる。第６及び第７経路Ｗ６、Ｗ７はそれぞれトレース、パッド、ビアなどを含むことができ、トレース、パッド、ビアなどは金属物質を含むことができる。例えば、第６及び第７経路Ｗ６、Ｗ７は、それぞれパッドとビアで構成されることができるが、これに限定されるものではない。第５～第８パッドＰ５、Ｐ６、Ｐ７、Ｐ８には、それぞれ半田ボールＳが付着されることができるが、これに限定されるものではない。
図８～図１０は、図６のプリント回路基板の様々な配線構造を概略的に示した断面図である。
図面を参照すると、様々な実施形態によるプリント回路基板１００Ａ－１、１００Ａ－２、１００Ａ－３は、絶縁層１１１、１１２、１１３、１１４と配線層１２１、１２２、１２３、１２４とビア層１３１、１３２、１３３、１３４を含む基板１１０と、基板１１０内に内蔵され、第１及び第２連結パッドｐ１、ｐ２を含むソケット１４０を含む。必要に応じて、絶縁層１１１、１１２、１１３、１１４上に配置されるレジスト層１８０をさらに含むことができる。必要に応じて、半田ボールＳを介して基板１１０上にそれぞれ実装される第１及び第２半導体チップ１９１、１９２をさらに含むことができる。
プリント回路基板１００Ａ－１、１００Ａ－２、１００Ａ－３は、コア層の両側に絶縁層１１１、１１２、１１３、１１４、配線層１２１、１２２、１２３、１２４、ビア層１３１、１３２、１３３、１３４がそれぞれビルドアップされたコア基板の形態であることができ、図面に示されたものは上側の一部であることができるが、これに限定されず、必要に応じてコアレス基板の形態であることもできる。
配線層１２１、１２２、１２３、１２４はトレースＴを含む。ビア層１３１、１３２、１３３、１３４は、第１及び第２連結パッドｐ１、ｐ２とそれぞれ接触する第１及び第２ビアＶ１、Ｖ２を含む。第２連結パッドｐ２は、少なくとも第２ビアＶ２を経由する経路を介してトレースＴと電気的に連結される。第１連結パッドｐ１は、少なくとも第１ビアＶ１を経由する経路を介して第１半導体チップ１９１と電気的に連結される。トレースＴは、基板１１０内の配線層１２１、１２２、１２３、１２４の少なくとも一部及びビア層１３１、１３２、１３３、１３４の少なくとも一部を経由して第２半導体チップ１９２と電気的に連結される。
ビア層１３１、１３２、１３３、１３４は様々な形態で形成されることができる。例えば、プリント回路基板１００Ａ－１と同様に、ビア層１３１、１３２、１３３、１３４のそれぞれが絶縁層１１１、１１２、１１３、１１４のそれぞれを貫通して形成されることができる。または、プリント回路基板１００Ａ－２と同様に、第１ビア層１３１が省略され、第２ビア層１３２の一部は第１及び第２絶縁層１１１、１１２を一括して貫通して形成されることができる。または、プリント回路基板１００Ａ－３と同様に、第１及び第２ビア層１３１、１３２の一部は、それぞれ第１及び第２絶縁層１１１、１１２を貫通して形成され、第２ビア層１３２の他の一部は、第１及び第２絶縁層１１１、１１２を一括して貫通して形成されることができる。
第１及び第２ビアＶ１、Ｖ２と第１及び第２連結パッドｐ１、ｐ２は、それぞれ複数個であることができる。積層方向を基準に複数の第１連結パッドｐ１の少なくとも一部は第１半導体チップ１９１と重なるが、第２半導体チップ１９２とは離隔することができる。後述するように、複数の第１連結パッドｐ１は基板の複数の第１パッドと対応されるように配置されるが、複数の第２連結パッドｐ２は基板の複数の第２パッドとは対応されないように配置されることができる。
以下では、図面を参照して様々な実施形態によるプリント回路基板１００Ａ－１、１００Ａ－２、１００Ａ－３の構成要素についてより詳細に説明する。
絶縁層１１１、１１２、１１３、１１４はそれぞれ絶縁物質を含むことができる。絶縁物質としては、エポキシ樹脂などの熱硬化性樹脂、ポリイミドなどの熱可塑性樹脂、またはこれらの樹脂がシリカなどの無機フィラーと混合された材料、または無機フィラーと共にガラス繊維（Ｇｌａｓｓ Ｆｉｂｅｒ、Ｇｌａｓｓ Ｃｌｏｔｈ、Ｇｌａｓｓ Ｆａｂｒｉｃ）などの芯材に含浸された樹脂、例えば、ＡＢＦ（Ａｊｉｎｏｍｏｔｏ Ｂｕｉｌｄ－ｕｐ Ｆｉｌｍ）、プリプレグ（Ｐｒｅｐｒｅｇ）などが用いられることができるが、これらに限定されない。制限されない一例として、絶縁層１１１、１１２、１１３、１１４は、互いに実質的に同じ絶縁物質、例えばＡＢＦを含むことができるが、これらに限定されるものではない。実質的に同じ絶縁材料は、同じ商品名の絶縁材料を用いる場合であることができる。絶縁層１１１、１１２、１１３、１１４の層数は特に限定されず、図面に示したものより多いこともでき、または少ないこともできる。
配線層１２１、１２２、１２３、１２４はそれぞれ金属物質を含むことができる。金属物質としては、銅（Ｃｕ）、アルミニウム（Ａｌ）、銀（Ａｇ）、スズ（Ｓｎ）、金（Ａｕ）、ニッケル（Ｎｉ）、鉛（Ｐｂ）、チタン（Ｔｉ）、またはこれらの合金などを用いることができる。配線層１２１、１２２、１２３、１２４は、それぞれ無電解めっき層（または化学銅）及び電解めっき層（または電気銅）を含むことができるが、これらに限定されるものではない。必要に応じて、銅箔をさらに含むことができる。配線層１２１、１２２、１２３、１２４の層数は特に限定されず、図面に示したものより多いこともでき、少ないこともできる。配線層１２１、１２２、１２３、１２４は、それぞれ該当層の設計デザインに応じて様々な機能を行うことができる。例えば、グランドパターン、パワーパターン、信号パターンなどを含むことができる。ここで、信号パターンは、グランドパターン、パワーパターンなどを除いた各種信号、例えばデータ信号などを含むことができる。これらのパターンは、それぞれトレース（ｔｒａｃｅ）、パッド（ｐａｄ）、プレーン（Ｐｌａｎｅ）などを含むことができる。例えば、第１配線層１２１は、複数のパッドＰを含むことができる。また、第２配線層１２２は、トレースＴを含むことができる。
ビア層１３１、１３２、１３３、１３４はそれぞれ金属物質を含むことができる。金属物質としては、銅（Ｃｕ）、アルミニウム（Ａｌ）、銀（Ａｇ）、スズ（Ｓｎ）、金（Ａｕ）、ニッケル（Ｎｉ）、鉛（Ｐｂ）、チタン（Ｔｉ）、またはこれらの合金などを用いることができる。ビア層１３１、１３２、１３３、１３４は、それぞれ無電解めっき層（または化学銅）及び電解めっき層（または電気銅）を含むことができるが、これらに限定されるものではない。ビア層１３１、１３２、１３３、１３４は、それぞれビアホールが金属物質で充填されたフィールドタイプであることができるが、これに限定されるものではなく、ビアホールの壁面に沿って金属物質が配置されたコンフォーマルタイプであることもできる。ビア層１３１、１３２、１３３、１３４は、それぞれ断面上で上面の幅が下面の幅よりも広いテーパー状を有することができ、いずれも同一方向のテーパー状であることができるが、これに限定されるものではない。ビア層１３１、１３２、１３３、１３４は、それぞれ該当層の設計デザインに応じて様々な機能を行うことができる。例えば、グランドビア、パワービア、信号ビアなどを含むことができる。ここで、信号ビアは、グランドビア、パワービアなどを除いた各種信号、例えばデータ信号などを伝達するためのビアを含むことができる。
ソケット１４０は、二酸化ケイ素を絶縁本体とし、蒸着工程などを介して配線を形成して製造されるシリコンソケット、または有機絶縁物質を絶縁本体とし、めっき工程などを介して配線を形成して製造される有機ソケットなどであることができる。好ましくは、ソケット１４０は有機ソケットであることができ、この場合、ＣＴＥミスマッチによる信頼性の問題がほとんど発生しない可能性がある。また、ソケット１４０を製造するための工程難易度及び原価も下げることができる。さらに、ＥＴＳ構造を有することができる。有機絶縁物質としては、感光性絶縁物質（ＰＩＤ：Ｐｈｏｔｏ Ｉｍａｇｅ－ａｂｌｅ Ｄｉｅｌｅｃｔｒｉｃ）を用いることができるが、これに限定されるものではなく、ＡＢＦが用いられることもできる。
ソケット１４０は、ダイツーダイのインターコネクション経路を提供することができる。このために、ソケット１４０の内部には回路が配置されることができる。回路は回路層とビア層で構成されることができ、それぞれは複数の層で構成されることもできる。回路は、該当層の設計に応じて様々な機能を行うことができ、少なくとも信号パターンを含むことができる。回路は、銅（Ｃｕ）、アルミニウム（Ａｌ）、銀（Ａｇ）、スズ（Ｓｎ）、金（Ａｕ）、ニッケル（Ｎｉ）、鉛（Ｐｂ）、チタン（Ｔｉ）、またはこれらの合金などの金属物質を含むことができる。回路は微細ピッチを有する回路を含むことができ、例えば、回路は配線層１２１、１２２、１２３、１２４と比較して回路密度がさらに高いことができる。すなわち、より高密度回路を含むことができる。例えば、平均ピッチがより小さいことができる。また、層間の平均絶縁距離がさらに小さいことができる。
ソケット１４０は、厚さが厚い場合には、絶縁層１１１、１１２、１１３、１１４にキャビティを形成して配置した後に内蔵することができ、厚さが薄い場合には、絶縁層１１１、１１２、１１３、１１４にキャビティ形成なしに内蔵することができる。
レジスト層１８０は、プリント回路基板１００Ａ－１、１００Ａ－２、１００Ａ－３の最外側に配置され、内部構成要素を保護することができる。レジスト層１８０の材料は特に限定されるものではない。例えば、絶縁物質が用いられることができるが、このとき、絶縁物質としてはソルダーレジスト（Ｓｏｌｄｅｒ Ｒｅｓｉｓｔ）が用いられることができる。但し、これに限定されるものではない。レジスト層１８０は、パッドＰをそれぞれ露出させる複数の開口を有することができる。
半導体チップ１９１、１９２は、それぞれ素子が数百～数百万個以上が１つのチップ内に集積化している集積回路（ＩＣ：Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）ダイ（Ｄｉｅ）を含むことができる。このとき、集積回路は、例えば、セントラルプロセッサ（例えば、ＣＰＵ）、グラフィックプロセッサ（例えば、ＧＰＵ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）、デジタル信号プロセッサ、暗号化プロセッサ、マイクロプロセッサ、マイクロコントローラ、アプリケーションプロセッサ（例えば、ＡＰ）、アナログ－デジタルコンバータ、ＡＳＩＣ（ａｐｐｌｉｃａｔｉｏｎ－ｓｐｅｃｉｆｉｃ ＩＣ）などのロジックチップであることができるが、これらに限定されるものではなく、揮発性メモリ（例えば、ＤＲＡＭ）、不揮発性メモリ（例えば、ＲＯＭ）、フラッシュメモリ、ＨＢＭ（Ｈｉｇｈ Ｂａｎｄｗｉｄｔｈ Ｍｅｍｏｒｙ）などのメモリチップ、またはＰＭＩＣ（Ｐｏｗｅｒ Ｍａｎａｇｅｍｅｎｔ ＩＣ）などのように異なる種類であることもできる。例えば、第１半導体チップ１９１はＧＰＵなどのロジックチップを含むことができ、第２半導体チップ１９２はＨＢＭなどのメモリチップを含むことができる。第１及び第２半導体チップ１９１、１９２は、ダイスプリットによって分割されて互いに異なるコアを有する分割されたロジックチップであることもできる。
半導体チップ１９１、１９２は、それぞれアクティブウェハーをベースに形成されたものであることができ、この場合、それぞれの本体をなす母材としては、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、ガリウムヒ素（ＧａＡｓ）などが用いられることができる。本体には、様々な回路が形成されていることができる。各本体には、接続パッドが形成されることができ、接続パッドはアルミニウム（Ａｌ）、銅（Ｃｕ）などの導電性物質を含むことができる。半導体チップ１９１、１９２はベアダイ（ｂａｒｅ ｄｉｅ）であることができ、この場合、パッド上には金属バンプが配置されることができる。半導体チップ１９１、１９２は、パッケージングダイ（ｐａｃｋａｇｅｄ ｄｉｅ）であることもでき、この場合、パッド上にさらに再配線層が形成され、再配線層上に金属バンプが配置されることができる。
半田ボールＳは、それぞれ低融点金属、例えば、スズ（Ｓｎ）－アルミニウム（Ａｌ）－銅（Ｃｕ）などのはんだなどで形成されることができるが、これは一例に過ぎず、材質が特にこれに限定されるものではない。半田ボールＳは、それぞれ多重層または単一層で形成されることができる。多重層で形成される場合には、銅ピラー（ｐｉｌｌａｒ）及びはんだを含むことができ、単一層で形成される場合には、スズ－銀はんだ又は銅を含むことができるが、これにも限定されるものではない。
図１１は、図６のプリント回路基板の変形例を概略的に示した断面図であり、図１２は、図１１のプリント回路基板の概略的な透視平面図である。
図面を参照すると、変形例に係るプリント回路基板１００Ｂは、基板１１０、基板１１０の上側にそれぞれ配置される第１～第３パッドＰ１、Ｐ２、Ｐ３、基板１１０の下側に配置される第４パッドＰ４、基板１１０内に配置され、回路１４１、１４２を含むソケット１４０、及び基板１１０内に配置され、積層方向を基準に第１～第３パッドＰ１、Ｐ２、Ｐ３とソケット１４０との間に配置される第１及び第２トレースＴ１、Ｔ２を含む。第２トレースＴ２は、積層方向を基準にソケット１４０より上側に配置されることができ、また第３及び第４パッドＰ３、Ｐ４間に配置されることができる。
回路１４１、１４２の少なくとも一部１４１は、第１及び第２パッドＰ１、Ｐ２とそれぞれ基板１１０内の第１及び第２経路Ｗ１、Ｗ２を介して電気的に連結されるが、第２パッドＰ２とは少なくとも第１トレースＴ１を経由する第２経路Ｗ２を介して電気的に連結される。回路１４１、１４２の少なくとも他の一部１４２は、第３及び第４パッドＰ３、Ｐ４とそれぞれ基板１１０内の第４及び第５経路Ｗ４、Ｗ５を介して電気的に連結されるが、第４パッドＰ４とは少なくとも第２トレースＴ２を経由する第５経路Ｗ５を介して電気的に連結される。第１、２、４、５経路Ｗ１、Ｗ２、Ｗ４、Ｗ５はそれぞれトレース、パッド、ビアなどを含むことができ、トレース、パッド、ビアなどは金属物質を含むことができる。例えば、第１及び第４経路Ｗ１、Ｗ４はパッドとビアから構成されることができ、第２及び第５経路Ｗ２、Ｗ５はトレース、パッド、及びビアから構成されることができるが、これに限定されるものではない。
基板１１０上には、第１及び第３パッドＰ１、Ｐ３と電気的に連結される第１半導体チップ１９１と第２パッドＰ２と電気的に連結される第２半導体チップ１９２が配置されることができる。第１及び第２半導体チップ１９１、１９２は、半田ボールＳを介して第１～第３パッドＰ１、Ｐ２、Ｐ３と連結されることができるが、これに限定されるものではない。第４パッドＰ４上には、半田ボールＳが付着されることができるが、これに限定されるものではない。結果的に、第１及び第２半導体チップ１９１、１９２は、第１及び第２経路Ｗ１、Ｗ２とソケット１４０を介して互いに電気的に連結されることができる。また、第１半導体チップ１９１は、第４及び第５経路Ｗ４、Ｗ５とソケット１４０を介して基板１１０の下側と電気的に連結されることができる。第１及び第２半導体チップ１９１、１９２が実装される場合、プリント回路基板１００Ｂは半導体パッケージ構造を有することができる。積層方向を基準に、ソケット１４０は、第１及び第３パッドＰ１、Ｐ３、そして第１半導体チップ１９１と少なくとも一部が重なり合うことができ、第２パッドＰ２及び第２半導体チップ１９２とは離隔することができる。すなわち、第２半導体チップ１９２は、ソケット１４０と離隔して配置されることができるなど、配置自由度が高いことができる。
第１及び第２半導体チップ１９１、１９２は、基板１１０の上側に配置される第５及び第６パッドＰ５、Ｐ６ともそれぞれ電気的に連結されることができ、基板１１０内の第６及び第７経路Ｗ６、Ｗ７を介して基板１１０の下側に配置される第７及び第８パッドＰ７、Ｐ８とそれぞれ電気的に連結されることができる。第６及び第７経路Ｗ６、Ｗ７はそれぞれトレース、パッド、ビアなどを含むことができ、トレース、パッド、ビアなどは金属物質を含むことができる。例えば、第６及び第７経路Ｗ６、Ｗ７はそれぞれパッドとビアで構成されることができるが、これに限定されるものではない。第５～第８パッドＰ５、Ｐ６、Ｐ７、Ｐ８には、それぞれ半田ボールＳが付着されることができるが、これに限定されるものではない。
それ以外にも、プリント回路基板１００Ａ、１００Ａ－１、１００Ａ－２、１００Ａ－３で説明した内容のうち矛盾しない内容は、プリント回路基板１００Ｂにも適用されることもできる。
図１３は、プリント回路基板の他の一例を概略的に示した断面図であり、図１４は、図１３のプリント回路基板の概略的な透視平面図である。
図面を参照すると、他の一例に係るプリント回路基板１００Ｃは、基板１１０、基板１１０の上側にそれぞれ配置される第１及び第２パッドＰ１、Ｐ２、基板１１０内に配置され、第１回路１４１を含む第１ソケット１４０、基板１１０内に配置され、第２回路１５１を含む第２ソケット１５０、及び基板１１０内に配置され、積層方向を基準に第１及び第２パッドＰ１、Ｐ２と第１及び第２ソケット１４０、１５０との間に配置される第１トレースＴ１を含む。積層方向を基準に、第１及び第２ソケット１４０、１５０は、互いに実質的に同じレベル、例えば実質的に同じ層に配置されることができる。
第１回路１４１の少なくとも一部は、第１及び第２パッドＰ１、Ｐ２とそれぞれ基板１１０内の第１～第３経路Ｗ１、Ｗ２、Ｗ３を介して電気的に連結されるが、第２パッドＰ２とは少なくとも一部は、少なくとも第１トレースＴ１を経由する第２及び第３経路Ｗ２、Ｗ３を介して第２パッドＰ２と電気的に連結される。第２回路１５１の少なくとも一部は、第１及び第２パッドＰ１、Ｐ２とそれぞれ基板１１０内の第１～第３経路Ｗ１、Ｗ２、Ｗ３を介して電気的に連結されるが、第１パッドＰ１とは少なくとも一部は、少なくとも第１トレースＴ１を経由する第１及び第２経路Ｗ１、Ｗ２を介して第１パッドＰ１と電気的に連結される。第１トレースＴ１は、第１及び第２回路１４１、１５１のそれぞれの少なくとも一部を互いに電気的に連結する。第１～第３経路Ｗ１、Ｗ２、Ｗ３はそれぞれトレース、パッド、ビアなどを含むことができ、トレース、パッド、ビアなどは金属物質を含むことができる。例えば、第１及び第３経路Ｗ１、Ｗ３はパッドとビアで構成されることができ、第２経路Ｗ２はトレース、パッド、及びビアから構成されることができるが、これに限定されるものではない。
基板１１０上には、第１及び第２パッドＰ１、Ｐ２とそれぞれ電気的に連結される第１及び第２半導体チップ１９１、１９２が配置されることができる。第１及び第２半導体チップ１９１、１９２は、それぞれ半田ボールＳを介して第１及び第２パッドＰ１、Ｐ２と連結されることができるが、これに限定されるものではない。結果的に、第１及び第２半導体チップ１９１、１９２は、第１～第３経路Ｗ１、Ｗ２、Ｗ３と第１及び第２ソケット１４０、１５０を介して互いに電気的に連結されることができる。第１及び第２半導体チップ１９１、１９２が実装される場合、プリント回路基板１００Ｃは半導体パッケージ構造を有することができる。積層方向を基準に、第１ソケット１４０は、第１パッドＰ１及び第１半導体チップ１９１と少なくとも一部が重なり合うことができ、第２パッドＰ２及び第２半導体チップ１９２とは離隔することができる。また、第２ソケット１５０は、第２パッドＰ２及び第２半導体チップ１９２と少なくとも一部が重なり合うことができ、第１パッドＰ１及び第１半導体チップ１９１とは離隔することができる。すなわち、第１及び第２半導体チップ１９１、１９２は、それぞれ第１及び第２ソケット１４０、１５０とのみ選択的に隣接して配置されることができるなど、配置自由度により優れることができる。
第１及び第２半導体チップ１９１、１９２は、基板１１０の上側に配置される第５及び第６パッドＰ５、Ｐ６ともそれぞれ電気的に連結されることができ、基板１１０内の第６及び第７経路Ｗ６、Ｗ７を介して基板１１０の下側に配置される第７及び第８パッドＰ７、Ｐ８とそれぞれ電気的に連結されることができる。第６及び第７経路Ｗ６、Ｗ７はそれぞれトレース、パッド、ビアなどを含むことができ、トレース、パッド、ビアなどは金属物質を含むことができる。例えば、第６及び第７経路Ｗ６、Ｗ７はそれぞれパッドとビアで構成されることができるが、これに限定されるものではない。第５～第８パッドＰ５、Ｐ６、Ｐ７、Ｐ８にはそれぞれ半田ボールＳが付着されることができるが、これに限定されるものではない。
図１５～図１７は、図１３のプリント回路基板の様々な配線構造を概略的に示した断面図である。
図面を参照すると、様々な実施形態によるプリント回路基板１００Ｃ－１、１００Ｃ－２、１００Ｃ－３は、絶縁層１１１、１１２、１１３、１１４と配線層１２１、１２２、１２３、１２４とビア層１３１、１３２、１３３、１３４を含む基板１１０と、基板１１０内に内蔵され、第１及び第２連結パッドｐ１、ｐ２を含む第１ソケット１４０と、基板１１０内に内蔵され、第３及び第４連結パッドｐ３、ｐ４を含む第２ソケット１５０を含む。必要に応じて、絶縁層１１１、１１２、１１３、１１４上に配置されるレジスト層１８０をさらに含むことができる。必要に応じて、半田ボールＳを介して基板１１０上にそれぞれ実装される第１及び第２半導体チップ１９１、１９２をさらに含むことができる。
配線層１２１、１２２、１２３、１２４はトレースＴを含む。ビア層１３１、１３２、１３３、１３４は、第１及び第２連結パッドｐ１、ｐ２とそれぞれ接触する第１及び第２ビアＶ１、Ｖ２と第３及び第４連結パッドｐ３、ｐ４とそれぞれ接触する第３及び第４ビアＶ３、Ｖ４を含む。第２及び第４連結パッドｐ２、ｐ４は、それぞれ少なくとも第２及び第４ビアＶ２、Ｖ４を経由する経路を介してトレースＴと電気的に連結される。第１及び第３連結パッドｐ１、ｐ３は、それぞれ少なくとも第１及び第３ビアＶ１、Ｖ３を経由する経路を介して第１及び第２半導体チップ１９１、１９２と電気的に連結される。
ビア層１３１、１３２、１３３、１３４は、様々な形態で形成されることができる。例えば、プリント回路基板１００Ｃ－１と同様に、ビア層１３１、１３２、１３３、１３４のそれぞれが絶縁層１１１、１１２、１１３、１１４のそれぞれを貫通して形成されることができる。または、プリント回路基板１００Ｃ－２と同様に、第１ビア層１３１が省略され、第２ビア層１３２の一部は第１及び第２絶縁層１１１、１１２を一括して貫通して形成されることができる。または、プリント回路基板１００Ｃ－３と同様に、第１及び第２ビア層１３１、１３２の一部は、それぞれ第１及び第２絶縁層１１１、１１２を貫通して形成され、第２ビア層１３２の他の一部は、第１及び第２絶縁層１１１、１１２を一括して貫通して形成されることができる。
第１～第４ビアＶ１、Ｖ２、Ｖ３、Ｖ４及び第１～第４連結パッドｐ１、ｐ２、ｐ３、ｐ４は、それぞれ複数個であることができる。積層方向を基準に複数の第１連結パッドｐ１の少なくとも一部は第１半導体チップ１９１と重なるが、第２半導体チップ１９２とは離隔することができ、複数の第３連結パッドｐ３の少なくとも一部は第２半導体チップ１９２と重なるが、第１半導体チップ１９１とは離隔することができる。後述するように、複数の第１連結パッドｐ１は基板の複数の第１パッドと対応されるように配置されるが、複数の第２連結パッドｐ２は基板の複数の第２パッドとは対応されないように配置されることができる。また、複数の第２連結パッドｐ３は、基板の複数の第２パッドと対応されるように配置されるが、複数の第４連結パッドｐ４は、基板の複数の第１パッドとは対応されないように配置されることができる。
第２ソケット１５０に対する内容は、上述した第１ソケット１４０に対する内容が実質的に同様に適用されることができる。それ以外にもプリント回路基板１００Ａ－１、１００Ａ－２、１００Ａ－３で説明した内容のうち矛盾しない内容は、プリント回路基板１００Ｃ－１、１００Ｃ－２、１００Ｃ－３にも適用できる。
図１８は、図１３のプリント回路基板の変形例を概略的に示した断面図であり、図１９は、図１８のプリント回路基板の概略的な透視平面図である。
図面を参照すると、変形例に係るプリント回路基板１００Ｄは、基板１１０、基板１１０の上側にそれぞれ配置される第１～第３パッドＰ１、Ｐ２、Ｐ３、基板１１０の下側に配置される第４パッドＰ４、基板１１０内に配置され、第１回路１４１、１４２を含む第１ソケット１４０、基板１１０内に配置され、第２回路１５１を含む第２ソケット１５０、及び基板１１０内に配置され、積層方向を基準に第１～第３パッドＰ１、Ｐ２、Ｐ３と第１及び第２ソケット１４０、１５０との間に配置される第１及び第２トレースＴ１、Ｔ２を含む。第２トレースＴ２は、積層方向を基準に第１及び第２ソケット１４０、１５０より上側に配置されることができ、また第３及び第４パッドＰ３、Ｐ４の間に配置されることができる。
第１回路１４１、１４２の少なくとも一部１４１は、第１及び第２パッドＰ１、Ｐ２とそれぞれ基板１１０内の第１～第３経路Ｗ１、Ｗ２、Ｗ３を介して電気的に連結されるが、第２パッドＰ２とは少なくとも第１トレースＴ１を経由する第２及び第３経路Ｗ２、Ｗ３を介して電気的に連結される。第１回路１４１、１４２の少なくとも他の一部１４２は、第３及び第４パッドＰ３、Ｐ４とそれぞれ基板１１０内の第４及び第５経路Ｗ４、Ｗ５を介して電気的に連結されるが、第４パッドＰ４とは少なくとも第２トレースＴ２を経由する第５経路Ｗ５を介して電気的に連結される。第２回路１５１の少なくとも一部は、第１及び第２パッドＰ１、Ｐ２とそれぞれ基板１１０内の第１～第３経路Ｗ１、Ｗ２、Ｗ３を介して電気的に連結されるが、第１パッドＰ１とは、少なくとも第１トレースＴ１を経由する第１及び第２経路Ｗ１、Ｗ２を介して電気的に連結される。第１～第５経路Ｗ１、Ｗ２、Ｗ３、Ｗ４、Ｗ５はそれぞれトレース、パッド、ビアなどを含むことができ、トレース、パッド、ビアなどは金属物質を含むことができる。例えば、第１、３及び第４経路Ｗ１、Ｗ３、Ｗ４はパッドとビアで構成されることができ、第２及び第５経路Ｗ２、Ｗ５はトレース、パッド、及びビアから構成されることができるが、これに限定されるものではない。
基板１１０上には、第１及び第３パッドＰ１、Ｐ３と電気的に連結される第１半導体チップ１９１と第２パッドＰ２と電気的に連結される第２半導体チップ１９２が配置されることができる。第１及び第２半導体チップ１９１、１９２は、半田ボールＳを介して第１～第３パッドＰ１、Ｐ２、Ｐ３と連結されることができるが、これに限定されるものではない。第４パッドＰ４上には半田ボールＳが付着されることができるが、これに限定されるものではない。結果的に、第１及び第２半導体チップ１９１、１９２は、第１～第３経路Ｗ１、Ｗ２、Ｗ３と第１及び第２ソケット１４０、１５０を介して互いに電気的に連結されることができる。また、第１半導体チップ１９１は、第４及び第５経路Ｗ４、Ｗ５と第１ソケット１４０を介して基板１１０の下側と電気的に連結されることができる。第１及び第２半導体チップ１９１、１９２が実装される場合、プリント回路基板１００Ｄは半導体パッケージ構造を有することができる。積層方向を基準に第１ソケット１４０は、第１及び第３パッドＰ１、Ｐ３、そして第１半導体チップ１９１と少なくとも一部が重なり合うことができ、第２パッドＰ２及び第２半導体チップ１９２とは離隔することができる。また、第２ソケット１５０は、第２パッドＰ２及び第２半導体チップ１９２と少なくとも一部が重なることができ、第１及び第３パッドＰ１、Ｐ３、そして第１半導体チップ１９１とは離隔することができる。すなわち、第１及び第２半導体チップ１９１、１９２は、それぞれ第１及び第２ソケット１４０、１５０とのみ選択的に隣接して配置されることができるなど、配置自由度により優れることができる。
第１及び第２半導体チップ１９１、１９２は、基板１１０の上側に配置される第５及び第６パッドＰ５、Ｐ６ともそれぞれ電気的に連結されることができ、基板１１０内の第６及び第７経路Ｗ６、Ｗ７を介して基板１１０の下側に配置される第７及び第８パッドＰ７、Ｐ８とそれぞれ電気的に連結されることができる。第６及び第７経路Ｗ６、Ｗ７はそれぞれトレース、パッド、ビアなどを含むことができ、トレース、パッド、ビアなどは金属物質を含むことができる。例えば、第６及び第７経路Ｗ６、Ｗ７はそれぞれパッドとビアで構成されることができるが、これに限定されるものではない。第５～第８パッドＰ５、Ｐ６、Ｐ７、Ｐ８にはそれぞれ半田ボールＳが付着されることができるが、これに限定されるものではない。
それ以外にも、プリント回路基板１００Ａ、１００Ａ－１、１００Ａ－２、１００Ａ－３、１００Ｂ、１００Ｃ、１００Ｃ－１、１００Ｃ－２、１００Ｃ－３で説明した内容のうち矛盾しない内容は、プリント回路基板１００Ｄにも適用できる。
図２０～図２３は、プリント回路基板のまた他の一例を概略的に示した透視平面図である。
図面を参照すると、また他の一例に係るプリント回路基板１００Ｅ、１００Ｆ、１００Ｇ、１００Ｈは、基板１１０上に第３半導体チップ１９３がさらに配置され、このとき、第１及び第３半導体チップ１９１、１９３は、上述した連結経路を介して互いに電気的に連結されることができる。
例えば、図２０に示すように、また他の一例に係るプリント回路基板１００Ｅは、第１及び第２半導体チップ１９１、１９２がプリント回路基板１００Ａと同様に、基板１１０内の第１ソケット１４０と第１トレースＴ１を介して互いに電気的に連結されるが、第１半導体チップ１９１に隣接して第３ソケット１６０がさらに配置されることができ、第１及び第３半導体チップ１９１、１９３は、基板１１０内の第３ソケット１６０と第３トレースＴ３を介して互いに電気的に連結されることができる。第３ソケット１６０及び第３トレースＴ３に対する具体的な内容は、上述した第１ソケット１４０及び第１トレースＴ１の内容が適用されることができる。第３半導体チップ１９３に対する具体的な内容は、上述した第２半導体チップ１９２の内容が適用されることができる。
または、図２１に示すように、また他の一例に係るプリント回路基板１００Ｆは、第１及び第２半導体チップ１９１、１９２がプリント回路基板１００Ｃと同様に、基板１１０内の第１及び第２ソケット１４０、１５０と第１トレースＴ１を介して互いに電気的に連結されるが、第１及び第３半導体チップ１９１、１９３にそれぞれ隣接して第３及び第４ソケット１６０、１７０がさらに配置されることができ、第１及び第３半導体チップ１９１、１９３は、基板１１０内の第３及び第４ソケット１６０、１７０と第３トレースＴ３を介して互いに電気的に連結されることができる。第３及び第４ソケット１６０、１７０と第３トレースＴ３に対する具体的な内容は、上述した第１及び第２ソケット１４０、１５０と第１トレースＴ１の内容が適用されることができる。第３半導体チップ１９３に対する具体的な内容は、上述した第２半導体チップ１９２の内容が適用されることができる。
または、図２２に示すように、また他の一例に係るプリント回路基板１００Ｇは、第１及び第２半導体チップ１９１、１９２がプリント回路基板１００Ａと同様に、基板１１０内の第１ソケット１４０と第１トレースＴ１を介して互いに電気的に連結されるが、第１及び第３半導体チップ１９１、１９３が基板１１０内の第１ソケット１４０と第３トレースＴ３を介して互いに電気的に連結されることができる。第１ソケット１４０は複数の回路を含むことができ、第１及び第３トレースＴ１、Ｔ３はそれぞれこれらのうち互いに異なる回路と電気的に連結されることができる。第３トレースＴ３に対する具体的な内容は、上述した第１トレースＴ１の内容が適用されることができる。第３半導体チップ１９３に対する具体的な内容は、上述した第２半導体チップ１９２の内容が適用されることができる。
または、図２３に示すように、また他の一例に係るプリント回路基板１００Ｈは、第１及び第２半導体チップ１９１、１９２がプリント回路基板１００Ｃと同様に、基板１１０内の第１及び第２ソケット１４０、１５０と第１トレースＴ１を介して互いに電気的に連結されるが、第３半導体チップ１９３に隣接して第４ソケット１７０がさらに配置されることができ、第１及び第３半導体チップ１９１、１９３は、基板１１０内の第１及び第４ソケット１４０、１７０と第３トレースＴ３を介して互いに電気的に連結されることができる。第１ソケット１４０は複数の回路を含むことができ、第１及び第３トレースＴ１、Ｔ３はそれぞれこれらのうち互いに異なる回路と電気的に連結されることができる。第４ソケット１７０と第３トレースＴ３に対する具体的な内容は、上述した第２ソケット１５０と第１トレースＴ１の内容が適用されることができる。第３半導体チップ１９３に対する具体的な内容は、上述した第２半導体チップ１９２の内容が適用されることができる。
それ以外にも、プリント回路基板１００Ａ、１００Ａ－１、１００Ａ－２、１００Ａ－３、１００Ｂ、１００Ｃ、１００Ｃ－１、１００Ｃ－２、１００Ｃ－３、１００Ｄで説明した内容のうち矛盾しない内容は、プリント回路基板１００Ｅ、１００Ｆ、１００Ｇ、１００Ｈにも適用できる。
図２４は、ソケットの連結パッドの配置を概略的に示した平面図であり、図２５は、図２４のソケットの連結パッドの少なくとも一部間の電気的連結を概略的に示した透視平面図である。
図面を参照すると、ソケット１４０は、複数の第１連結パッドｐ１及び複数の第２連結パッドｐ２を含む。複数の第１連結パッドｐ１は半導体チップに連結されるパッドであり、複数の第２連結パッドｐ２は基板のトレースに連結されるパッドであることができる。したがって、これらのデザインルールは相違することがあり、例えば、複数の第１連結パッドｐ１は、複数の第２連結パッドｐ２よりも密度が高い場合がある。この観点から、平面上で第２連結パッドｐ２のそれぞれが第１連結パッドｐ１のそれぞれよりも面積がさらに大きいことがある。さらに、複数の第１連結パッドｐ２間の平均ピッチは、複数の第１連結パッドｐ１間の平均ピッチよりもさらに大きいことがある。複数の第１連結パッドｐ１と複数の第２連結パッドｐ２は、ソケット１４０内のトレースｔを介してそれぞれ互いに電気的に連結されることができる。
複数の第１連結パッドｐ１は、これと連結される基板の複数の第１パッド及び第１半導体チップの複数の第１連結パッドと対応されるように配置されることができる。ここで、対応されるように配置されることは、パッドの配列、ピッチ、順序などが実質的に同じであることができる。一方、複数の第２連結パッドｐ２は、これと連結される基板の複数の第２パッド及び第２半導体チップの複数の第２連結パッドと対応されないように配置されることができる。ここで、対応されないように配置されることは、パッドの配列、ピッチ、順序などが互いに相違したものであることができる。
このようなソケット１４０の内容は、上述したプリント回路基板１００Ａ、１００Ａ－１、１００Ａ－２、１００Ａ－３、１００Ｂ、１００Ｃ、１００Ｃ－１、１００Ｃ－２、１００Ｃ－３、１００Ｄ、１００Ｅ、１００Ｆ、１００Ｇにも適用されることができ、このとき、上述したソケット１４０の内容は、上述したソケット１５０、１６０、１７０にも実質的に同様に適用できる。
必要に応じて、ソケット１４０の半導体チップと連結される複数の連結パッドの平均ピッチは、ソケット１５０、１６０、１７０の各半導体チップと連結される複数の連結パッドの平均ピッチと異なり得るが、これに限定されるものではない。
本開示において、断面上での意味は、対象物を垂直に切断したときの断面形状、または対象物をサイドビューで見たときの断面形状を意味することができる。また、平面上での意味は、対象物を水平に切断したときの形状、または対象物をトップビューまたはボトムビューで見たときの平面形状であることができる。また、積層方向の意味は、断面上で上側または下側方向を意味することができる。
本開示におけるピッチは、断面上または平面上で走査顕微鏡または光学顕微鏡などで撮影して測定することができ、平均ピッチは任意の５個の地点で測定した配線、回路またはパッド間のピッチの平均値であることができる。層間絶縁距離も断面上または平面上で走査顕微鏡または光学顕微鏡などで撮影して測定することができ、層間平均絶縁距離は任意の５個の地点で測定した隣接する配線、回路またはパッド間の絶縁距離の平均値であることができる。
本開示における面積は、平面上で走査顕微鏡または光学顕微鏡などで撮影して測定することができる。このとき、面積の差が大きい場合には目で観察して大小関係を判断することができ、差が僅かである場合には直径などの数値によって面積を計算して大小関係を判断することができる。比較対象がそれぞれ複数個である場合には、面積は比較対象のそれぞれの平均面積で大小関係を判断することができ、例えば、比較対象のそれぞれの任意の５個の面積の平均値を計算して判断することができる。
本開示における実質的という意味は、工程誤差による微細な差異を含む概念であることができる。例えば、実質的に同一であることは、全く同じ場合だけでなく、工程誤差によって大略的に発生する微細な差が存在する場合も含むことができる。さらに、実質的に同じレベルに配置されるということは、断面上で左右に少なくとも半分以上が互いに重なり合うことを意味することができる。
本開示において、下側、下部、下面などは、便宜上図面の断面を基準に有機インターポーザを含む半導体パッケージの実装面に向かう方向を意味するものとして用い、上側、上部、上面などはその逆方向に用いた。但し、これは説明の便宜上の方向を定義したものであって、特許請求の範囲の権利範囲がこの方向に対する記載によって特に限定されるものではない。
本開示において、連結されるという意味は、直接連結された場合だけでなく、接着剤層などを介して間接的に連結された場合を含む概念である。また、電気的に連結されるという意味は、物理的に連結された場合と、連結されていない場合をともに含む概念である。さらに、第１、第２などの表現は、ある構成要素と他の構成要素を区分するために用いられるものであって、該当構成要素の順序及び／又は重要度などを限定しない。場合によっては、権利範囲から逸脱することなく、第１構成要素は第２構成要素と命名されることもでき、同様に第２構成要素は第１構成要素と命名されることもできる。
本開示で用いられた一例という表現は、互いに同一の実施例を意味するものではなく、それぞれ互いに異なる固有の特徴を強調して説明するために提供されたものである。しかしながら、上記提示された一例は、他の一例の特徴と組み合わせて実現されることを排除しない。例えば、特定の一例で説明された事項が他の一例で説明されていなくても、他の一例でその事項と反対または矛盾する説明がない限り、他の一例に関連した説明であると理解することができる。
本開示で用いられた用語は、単に一例を説明するために用いられたものであり、本開示を限定する意図ではない。このとき、単数の表現は、文脈上明らかに異なるものを意味しない限り、複数の表現を含む。
１０００ 電子機器
１０１０ メインボード
１０２０ チップ関連部品
１０３０ ネットワーク関連部品
１０４０ その他の部品
１０５０ カメラ
１０６０ アンテナ
１０７０ ディスプレイ
１０８０ バッテリー
１０９０ 信号ライン
１１００ スマートフォン
１１１０ マザーボード
１１２０ 部品
１１２１ 部品パッケージ
１１３０ カメラモジュール
１１４０ スピーカー
２１１０ メインボード
２２１０ ＢＧＡ基板
２２２０、２２４０ 半導体チップ
２２３０ インターポーザ
２２５０ シリコンインターポーザ
２２６０ 有機インターポーザ
２３１０、２３２０ インターポーザを含む半導体パッケージ
１００Ａ、１００Ａ－１、１００Ａ－２、１００Ａ－３、１００Ｂ、１００Ｃ、１００Ｃ－１、１００Ｃ－２、１００Ｃ－３、１００Ｄ、１００Ｅ、１００Ｆ、１００Ｇ、１００Ｈ プリント回路基板
１１０ 基板
１１１、１１２、１１３、１１４ 絶縁層
１２１、１２２、１２３、１２４ 配線層
１３１、１３２、１３３、１３４ ビア層
１４０、１５０、１６０、１７０ ソケット
１８０ レジスト層
１９１、１９２、１９３ 半導体チップ
１４１、１４２、１５１ 回路
Ｖ１、Ｖ２、Ｖ３、Ｖ４ ビア
Ｔ、Ｔ１、Ｔ２、Ｔ３ トレース
Ｐ、Ｐ１、Ｐ２、Ｐ３、Ｐ４、Ｐ５、Ｐ６、Ｐ７、Ｐ８ パッド
ｐ１、ｐ２、ｐ３、ｐ４ 連結パッド
Ｗ１、Ｗ２、Ｗ３、Ｗ４、Ｗ５、Ｗ６、Ｗ７ 経路
Ｓ 半田ボール
１０１０ メインボード
１０２０ チップ関連部品
１０３０ ネットワーク関連部品
１０４０ その他の部品
１０５０ カメラ
１０６０ アンテナ
１０７０ ディスプレイ
１０８０ バッテリー
１０９０ 信号ライン
１１００ スマートフォン
１１１０ マザーボード
１１２０ 部品
１１２１ 部品パッケージ
１１３０ カメラモジュール
１１４０ スピーカー
２１１０ メインボード
２２１０ ＢＧＡ基板
２２２０、２２４０ 半導体チップ
２２３０ インターポーザ
２２５０ シリコンインターポーザ
２２６０ 有機インターポーザ
２３１０、２３２０ インターポーザを含む半導体パッケージ
１００Ａ、１００Ａ－１、１００Ａ－２、１００Ａ－３、１００Ｂ、１００Ｃ、１００Ｃ－１、１００Ｃ－２、１００Ｃ－３、１００Ｄ、１００Ｅ、１００Ｆ、１００Ｇ、１００Ｈ プリント回路基板
１１０ 基板
１１１、１１２、１１３、１１４ 絶縁層
１２１、１２２、１２３、１２４ 配線層
１３１、１３２、１３３、１３４ ビア層
１４０、１５０、１６０、１７０ ソケット
１８０ レジスト層
１９１、１９２、１９３ 半導体チップ
１４１、１４２、１５１ 回路
Ｖ１、Ｖ２、Ｖ３、Ｖ４ ビア
Ｔ、Ｔ１、Ｔ２、Ｔ３ トレース
Ｐ、Ｐ１、Ｐ２、Ｐ３、Ｐ４、Ｐ５、Ｐ６、Ｐ７、Ｐ８ パッド
ｐ１、ｐ２、ｐ３、ｐ４ 連結パッド
Ｗ１、Ｗ２、Ｗ３、Ｗ４、Ｗ５、Ｗ６、Ｗ７ 経路
Ｓ 半田ボール
Claims (20)
- 基板と、
前記基板の上側にそれぞれ配置される第１及び第２パッドと、
前記基板内に配置され、第１回路を含む第１ソケットと、
前記基板内に配置され、積層方向を基準に前記第１及び第２パッドと前記第１ソケットとの間に配置される第１トレースと、を含み、
前記第１回路の少なくとも一部は、前記第１及び第２パッドとそれぞれ電気的に連結されるが、前記第２パッドとは少なくとも前記第１トレースを経由する経路を介して電気的に連結される、プリント回路基板。 - 積層方向を基準に前記第１ソケットは、少なくとも一部が前記第１パッドと重なるが、前記第２パッドとは離隔する、請求項１に記載のプリント回路基板。
- 前記基板上にそれぞれ配置され、前記第１及び第２パッドとそれぞれ電気的に連結される第１及び第２半導体チップと、をさらに含み、
積層方向を基準に前記第１ソケットは、少なくとも一部が前記第１半導体チップと重なるが、前記第２半導体チップとは離隔する、請求項１に記載のプリント回路基板。 - 前記基板の上側に配置される第３パッドと、
前記基板の下側に配置される第４パッドと、
前記基板内に配置され、積層方向を基準に前記第３及び第４パッドの間に配置される第２トレースと、をさらに含み、
前記第１回路のうち他の少なくとも一部は、前記第３及び第４パッドとそれぞれ電気的に連結されるが、前記第４パッドとは少なくとも前記第２トレースを経由する経路を介して電気的に連結される、請求項１に記載のプリント回路基板。 - 前記基板に内蔵され、第２回路を含む第２ソケットと、をさらに含み、
前記第２回路の少なくとも一部は、前記第１及び第２パッドとそれぞれ電気的に連結されるが、前記第１パッドとは少なくとも前記第１トレースを経由する経路を介して電気的に連結される、請求項１に記載のプリント回路基板。 - 前記第１トレースは、前記第１及び第２回路のそれぞれの少なくとも一部を互いに電気的に連結する、請求項５に記載のプリント回路基板。
- 積層方向を基準に前記第１及び第２ソケットは互いに実質的に同じレベルに配置される、請求項５に記載のプリント回路基板。
- 前記基板上にそれぞれ配置され、前記第１及び第２パッドとそれぞれ電気的に連結される第１及び第２半導体チップと、をさらに含み、
積層方向を基準に前記第１ソケットは、少なくとも一部が前記第１半導体チップと重なるが、前記第２半導体チップとは離隔し、
積層方向を基準に前記第２ソケットは、少なくとも一部が前記第２半導体チップと重なるが、前記第１半導体チップとは離隔する、請求項５に記載のプリント回路基板。 - 前記基板の上側に配置される第３パッドと、
前記基板の下側に配置される第４パッドと、
前記基板内に配置され、積層方向を基準に前記第３及び第４パッドの間に配置される第２トレースと、をさらに含み、
前記第１回路のうち他の少なくとも一部は、前記第３及び第４パッドとそれぞれ電気的に連結されるが、前記第４パッドとは少なくとも前記第２トレースを経由する経路を介して電気的に連結される、請求項５に記載のプリント回路基板。 - 絶縁層、配線層及びビア層を含む基板と、
前記基板に内蔵され、第１回路を含む第１ソケットと、を含み、
前記ビア層は複数の第１及び第２ビアを含み、
前記第１ソケットは複数の第１及び第２連結パッドを含み、
前記複数の第１及び第２ビアは、前記複数の第１及び第２連結パッドとそれぞれ接触し、
平面上において、前記複数の第２連結パッド間の平均ピッチは、前記複数の第１連結パッド間の平均ピッチよりも大きい、プリント回路基板。 - 前記複数の第１及び第２連結パッドのそれぞれの少なくとも一つは、前記第１回路の少なくとも一部を介して互いに電気的に連結される、請求項１０に記載のプリント回路基板。
- 平面上において、前記複数の第２連結パッドのそれぞれは、前記複数の第１連結パッドのそれぞれよりも面積が大きい、請求項１０に記載のプリント回路基板。
- 前記基板上にそれぞれ実装される第１及び第２半導体チップと、をさらに含み、
前記配線層はトレースを含み、
前記複数の第１連結パッドの少なくとも１つは、少なくとも前記複数の第１ビアを経由する経路を介して前記第１半導体チップと電気的に連結され、
前記複数の第２連結パッドの少なくとも１つは、少なくとも前記複数の第２ビアを経由する経路を介して前記トレースと電気的に連結され、
前記トレースは前記第２半導体チップと電気的に連結される、請求項１０に記載のプリント回路基板。 - 前記配線層は複数の第１及び第２パッドを含み、
前記第１及び第２半導体チップは、それぞれ前記複数の第１及び第２パッドと連結され、
前記複数の第１連結パッドは前記複数の第１パッドに対応されるように配置されるが、前記複数の第２連結パッドは前記複数の第２パッドに対応されないように配置される、請求項１３に記載のプリント回路基板。 - 積層方向を基準に前記複数の第１連結パッドの少なくとも一部は前記第１半導体チップと重なるが、前記第２半導体チップとは離隔する、請求項１３に記載のプリント回路基板。
- 前記基板に内蔵され、第２回路を含む第２ソケットと、をさらに含み、
前記ビア層は、複数の第３及び第４ビアをさらに含み、
前記第２ソケットは複数の第３及び第４連結パッドを含み、
前記複数の第３及び第４ビアは前記複数の第３及び第４連結パッドとそれぞれ接触し、
平面上において、前記複数の第４連結パッド間の平均ピッチは、前記複数の第３連結パッド間の平均ピッチよりもさらに大きい、請求項１０に記載のプリント回路基板。 - 前記複数の第３及び第４連結パッドのそれぞれの少なくとも一つは、前記第２回路の少なくとも一部を介して互いに電気的に連結される、請求項１６に記載のプリント回路基板。
- 前記基板上にそれぞれ実装される第１及び第２半導体チップと、をさらに含み、
前記配線層はトレースを含み、
前記複数の第１連結パッドの少なくとも１つは、少なくとも前記第１ビアを経由する経路を介して前記第１半導体チップと電気的に連結され、
前記複数の第２連結パッドの少なくとも１つは、少なくとも前記第２ビアを経由する経路を介して前記トレースと電気的に連結され、
前記複数の第３連結パッドの少なくとも１つは、少なくとも前記第３ビアを経由する経路を介して前記第２半導体チップと電気的に連結され、
前記複数の第４連結パッドの少なくとも１つは、少なくとも前記第４ビアを経由する経路を介して前記トレースと電気的に連結される、請求項１６に記載のプリント回路基板。 - 前記配線層は複数の第１及び第２パッドを含み、
前記第１及び第２半導体チップは、それぞれ前記複数の第１及び第２パッドと連結され、
前記複数の第１及び第３連結パッドは、前記複数の第１及び第２パッドとそれぞれ対応されるように配置されるが、前記複数の第２及び第４連結パッドは、前記複数の第２及び第１パッドとそれぞれ対応されないように配置される、請求項１８に記載のプリント回路基板。 - 積層方向を基準に前記複数の第１連結パッドの少なくとも一部は前記第１半導体チップと重なるが、前記第２半導体チップとは離隔し、前記複数の第３連結パッドの少なくとも一部は前記第２半導体チップと重なるが、前記第１半導体チップとは離隔する、請求項１８に記載のプリント回路基板。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2022-0099857 | 2022-08-10 | ||
| KR1020220099857A KR20240021483A (ko) | 2022-08-10 | 2022-08-10 | 인쇄회로기판 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2024025627A true JP2024025627A (ja) | 2024-02-26 |
Family
ID=89845920
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2023008822A Pending JP2024025627A (ja) | 2022-08-10 | 2023-01-24 | プリント回路基板 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US20240057254A1 (ja) |
| JP (1) | JP2024025627A (ja) |
| KR (1) | KR20240021483A (ja) |
| CN (1) | CN117596774A (ja) |
-
2022
- 2022-08-10 KR KR1020220099857A patent/KR20240021483A/ko unknown
-
2023
- 2023-01-20 US US18/099,333 patent/US20240057254A1/en active Pending
- 2023-01-24 JP JP2023008822A patent/JP2024025627A/ja active Pending
- 2023-03-24 CN CN202310300455.4A patent/CN117596774A/zh active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| KR20240021483A (ko) | 2024-02-19 |
| CN117596774A (zh) | 2024-02-23 |
| US20240057254A1 (en) | 2024-02-15 |
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