CN117558714A - 混合键合封装结构、偏移量测试方法、贴片机 - Google Patents
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- 238000012360 testing method Methods 0.000 title claims abstract description 212
- 238000004806 packaging method and process Methods 0.000 title abstract description 13
- 239000004065 semiconductor Substances 0.000 claims abstract description 124
- 238000010998 test method Methods 0.000 claims abstract description 11
- 230000005684 electric field Effects 0.000 claims description 63
- 230000007246 mechanism Effects 0.000 claims description 17
- 238000001514 detection method Methods 0.000 claims description 8
- 238000012937 correction Methods 0.000 claims description 4
- 238000000691 measurement method Methods 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 11
- 230000008859 change Effects 0.000 description 9
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 7
- 229910052802 copper Inorganic materials 0.000 description 7
- 239000010949 copper Substances 0.000 description 7
- 239000004020 conductor Substances 0.000 description 6
- 239000000463 material Substances 0.000 description 6
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 description 5
- 235000012431 wafers Nutrition 0.000 description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- 238000005516 engineering process Methods 0.000 description 4
- 238000005259 measurement Methods 0.000 description 4
- 229910052715 tantalum Inorganic materials 0.000 description 3
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- 239000003989 dielectric material Substances 0.000 description 2
- WABPQHHGFIMREM-UHFFFAOYSA-N lead(0) Chemical compound [Pb] WABPQHHGFIMREM-UHFFFAOYSA-N 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 230000008569 process Effects 0.000 description 2
- 238000011897 real-time detection Methods 0.000 description 2
- 235000012239 silicon dioxide Nutrition 0.000 description 2
- 239000000377 silicon dioxide Substances 0.000 description 2
- 238000004891 communication Methods 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005685 electric field effect Effects 0.000 description 1
- 230000005611 electricity Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
- H01L22/30—Structural arrangements specially adapted for testing or measuring during manufacture or treatment, or specially adapted for reliability measurements
- H01L22/32—Additional lead-in metallisation on a device or substrate, e.g. additional pads or pad portions, lines in the scribe line, sacrificed conductors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
- H01L22/10—Measuring as part of the manufacturing process
- H01L22/12—Measuring as part of the manufacturing process for structural parameters, e.g. thickness, line width, refractive index, temperature, warp, bond strength, defects, optical inspection, electrical measurement of structural dimensions, metallurgic measurement of diffusions
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
- H01L22/10—Measuring as part of the manufacturing process
- H01L22/14—Measuring as part of the manufacturing process for electrical parameters, e.g. resistance, deep-levels, CV, diffusions by electrical means
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
- H01L22/20—Sequence of activities consisting of a plurality of measurements, corrections, marking or sorting steps
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/07—Structure, shape, material or disposition of the bonding areas after the connecting process
- H01L24/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/10—Bump connectors ; Manufacturing methods related thereto
- H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/74—Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies
- H01L24/741—Apparatus for manufacturing means for bonding, e.g. connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/74—Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies
- H01L24/75—Apparatus for connecting with bump connectors or layer connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/74—Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies and for methods related thereto
- H01L2224/75—Apparatus for connecting with bump connectors or layer connectors
- H01L2224/757—Means for aligning
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
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- Power Engineering (AREA)
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Abstract
本发明提供一种混合键合封装结构、偏移量测试方法、贴片机，该封装结构包括：第一半导体结构、第二半导体结构及第五测试焊盘，其中第一半导体结构包括设有间隔排列的第一测试焊盘、第二测试焊盘的第一测试区及设有第一信号焊盘的第一器件区；第一半导体结构键合于第二半导体结构上方，第二半导体结构包括设有间隔排列的第三测试焊盘、第四测试焊盘的第二测试区以及设有第二信号焊盘的第二器件区，第一测试焊盘与第三测试焊盘对应连接构成第一微极板，第二测试焊盘与第四测试焊盘对应连接构成第二微极板；第五测试焊盘位于第一微极板及第二微极板之间。本发明的混合键合封装结构、偏移量测试方法、贴片机可实时测量贴片位置偏移量，测量及时。
Description
技术领域
本发明涉及半导体封装领域，特别是涉及一种混合键合封装结构、偏移量测试方法、贴片机。
背景技术
由于高效能运算芯片（HPC）对效能、封装密度要求持续提升，微凸块技术虽可实现HPC芯片的3D封装需求，但其愈发无法满足更高I/O数、更低功耗的需求。
混合键合(hybrid bonding)技术因可进一步缩小键合间距(bond pitch)，提高I/O密度、带宽密度(band width density)、降低功耗等优点，可望成为未来HPC芯片互连的新方案，吸引包含英特尔、台积电与格芯(Global Foundries)等业者投入混合键合技术开发。
混合键合(hybrid bonding)的制程方式主要有两种，晶圆对晶圆接合技术(Wafer-to-Wafer Hybrid Bonding)及裸晶对晶圆的混合键合(Chip-to-Wafer HybridBonding)以形成混合键合封装结构，如图1至图3所示，分别为第一半导体结构的结构示意图、第二半导体结构与第一半导体结构混合键合后的结构示意图以及第一信号焊盘与第二信号焊盘的结构示意图，包括第一半导体结构01、第一器件层011、第一介质层012、第一信号焊盘013、第二半导体结构02、第二器件层021 、第二介质层022、第二信号焊盘023，即混合键合封装结构在混合键合后会产生一定的位置偏移。
在高密度和高精度技术的要求下，目前键合后的位置测试方法是通过电性量测判定，也即通过晶圆（晶粒）与晶圆之间的电学连通特性进行判定是否对位准确。但是这样的测试不能得到晶圆（晶粒）与晶圆之间的键合偏移量，如果需要检测键合偏移量还需要使用X-ray进行检测，首先，X-ray检测需要额外的设备，无法实现实时检测，并且，有一些特殊芯片，譬如高频存储芯片，X-ray照射会照成芯片受损。
鉴于此，急需一种可对混合键合封装中的键合偏移量进行实时检测且不导致芯片受损的偏移量测试方法。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种混合键合封装结构、偏移量测试方法、贴片机，用于解决现有混合键合封装中采用X-ray检测键合偏移量，导致无法实时检测、芯片受损的问题。
为实现上述目的及其他相关目的，本发明提供一种混合键合封装结构，包括：
第一半导体结构，包括第一测试区及第一器件区，所述第一测试区中包括至少一第一测试焊盘、至少一与所述第一测试焊盘间隔设置的第二测试焊盘，所述第一器件区包括至少一第一信号焊盘；
第二半导体结构，所述第一半导体结构键合于所述第二半导体结构上方，所述第二半导体结构包括第二测试区以及第二器件区，所述第二器件区位于所述第一器件区下方且包括至少一第二信号焊盘，所述第二测试区位于所述第一测试区下方，且所述第二测试区包括至少一第三测试焊盘、至少一与所述第三测试焊盘间隔设置的第四测试焊盘，所述第一测试焊盘与所述第三测试焊盘对应连接构成第一微极板，所述第二测试焊盘与所述第四测试焊盘对应连接构成第二微极板；
第五测试焊盘，位于所述第一微极板及所述第二微极板之间。
可选地，所述第二半导体结构中还包括间隔排列的第一引出焊盘、第二引出焊盘、电连接所述第一引出焊盘与所述第三测试焊盘的第一引线以及电连接所述第二引出焊盘与所述第四测试焊盘的第二引线，所述第一引线与所述第二引线相互间隔设置。
可选地，所述第五测试焊盘位于所述第二半导体结构中，且所述第五测试焊盘位于所述第三测试焊盘与所述第四测试焊盘之间。
可选地，所述第二半导体结构中还包括与第一引出焊盘和第二引出焊盘相互间隔设置的第三引出焊盘及电连接所述第三引出焊盘与所述第五测试焊盘的第三引线，所述第三引线与所述第一引线、所述第二引线相互间隔设置。
可选地，所述第五测试焊盘位于所述第一半导体结构中，且所述第五测试焊盘位于所述第一测试焊盘与所述第二测试焊盘之间。
可选地，所述第一半导体结构中还包括外露于所述第一半导体结构外表面的第四引出焊盘和第四引线，所述第四引出焊盘与所述第五测试焊盘通过所述第四引线电连接。
可选地，所述第一测试焊盘与所述第三测试焊盘的位置偏移方向与所述第一信号焊盘与所述第二信号焊盘的相对位置偏移方向相同；所述第二测试焊盘与所述第四测试焊盘的相对位置偏移方向与所述第一信号焊盘与所述第二信号焊盘的相对位置偏移方向相同。
可选地，所述第一测试焊盘与所述第三测试焊盘的相对位置偏移量与所述第一信号焊盘与所述第二信号焊盘的相对位置偏移量相同；所述第二测试焊盘与所述第四测试焊盘的相对位置偏移量与所述第一信号焊盘与所述第二信号焊盘的相对位置偏移量相同。
本发明还提供一种混合键合偏移量测试方法，包括以下步骤：
提供一如上述所述的混合键合封装结构；
于所述第一微极板及所述第二微极板上分别施加不同的电压；
检测所述第一微极板及所述第二微极板之间的电场强度，通过所述电场强度计算得到所述第一信号焊盘与所述第二信号焊盘之间的相对位置偏移量。
本发明还提供一种混合键合贴片机，包括：
贴片机构，包括对位模块以及固定模块，所述固定模块用于将如上述所述的混合键合封装结构中的所述第二半导体结构的固定至预设位置，所述对位模块用于拾取上述所述的混合键合封装结构中的所述第一半导体结构并将所述第一半导体结构与所述第二半导体结构对位贴合；
电场检测机构，用于测量所述第一半导体结构与所述第二半导体结构贴合后所述第一微极板及所述第二微极板之间的电场强度，并通过所述电场强度计算得到所述第一信号焊盘与所述第二信号焊盘之间的相对位置偏移量；
补偿机构，基于所述第一信号焊盘与所述第二信号焊盘之间的相对位置偏移量对所述第一半导体结构及所述第二半导体结构进行位置修正。
如上所述，本发明的混合键合封装结构、偏移量测试方法、贴片机，通过于所述第一半导体结构中设置所述第一测试区，通过于所述第二半导体结构中设置所述第二测试区，所述第一测试区中的第一测试焊盘与所述第二测试区中的第三测试焊盘构成一第一微极板，所述第一测试区中的第二测试焊盘与所述第二测试区中的第四测试焊盘构成一第二微极板，通过于平行间隔设置的所述第一微极板与所述第二微极板上施加电压，所述第一微极板与所述第二微极板周边形成有电场，再通过于所述第一微极板与所述第二微极板之间设置所述第五测试焊盘，所述第五测试焊盘作为一测试点，通过测量所述第五测试焊盘处的电场强度的大小及电场方向，即可间接测得所述第一信号焊盘与所述第二信号焊盘的相对位置偏移量，即通过测量电场变化即可测得所述第一信号焊盘与所述第二信号焊盘之间的偏移量，且测量时无需借助X-ray，不会损坏芯片，且能够在贴片时通过所述贴片机实时测量位置偏移量，测量及时，成本低。
附图说明
图1显示为现有技术中第一半导体结构的结构示意图。
图2显示为现有技术中第二半导体结构与第一半导体结构混合键合后的结构示意图。
图3显示为现有技术中第一信号焊盘与第二信号焊盘的结构示意图。
图4显示为本发明的混合键合封装结构的一种状态示意图。
图5显示为本发明的混合键合封装结构的另一种状态示意图。
图6显示为本发明的混合键合封装结构的第一半导体结构与第二半导体结构的结构示意图。
图7显示为本发明的混合键合封装结构的第一测试区与第二测试区的等效结构示意图。
元件标号说明：01 第一半导体结构；011 第一器件层；012 第一介质层；013 第一信号焊盘；02 第二半导体结构；021 第二器件层；022 第二介质层；023 第二信号焊盘；1第一半导体结构；11 第一测试区；111 第一测试焊盘；112 第二测试焊盘；12 第一器件区；121 第一信号焊盘；13 第一器件层；14 第一介质层；2 第二半导体结构；21 第二测试区；211 第三测试焊盘；212 第四测试焊盘；22 第二器件区；221 第二信号焊盘；23 第二器件层；24 第二介质层；25 第一引出焊盘；26 第二引出焊盘；27 第三引出焊盘；3 第五测试焊盘；4 第一引线；5 第二引线；6 第三引线。
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
请参阅图1至图7。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
实施例一
本实施例提供一种混合键合封装结构，如图4及图5所示，分别为所述混合键合封装结构的一种状态示意图以及另一种状态示意图，即图4为正常混合键合的封装结构的状态示意图，图5为偏移状态的混合键合封装结构的状态示意图。所述混合键合封装结构包括第一半导体结构1、第二半导体结构2和第五测试焊盘3，其中，所述第一半导体结构1包括第一测试区11及第一器件区12，所述第一测试区11中包括至少一第一测试焊盘111、至少一与所述第一测试焊盘111间隔设置的第二测试焊盘112，所述第一器件区12包括至少一第一信号焊盘121；所述第一半导体结构1键合于所述第二半导体结构2上方，所述第二半导体结构2包括第二测试区21以及第二器件区22，所述第二器件区22位于所述第一器件区12下方且包括至少一第二信号焊盘221，所述第二测试区21位于所述第一测试区11下方，且所述第二测试区21包括至少一第三测试焊盘211、至少一与所述第三测试焊盘211间隔设置的第四测试焊盘212，所述第一测试焊盘111与所述第三测试焊盘211对应连接构成第一微极板，所述第二测试焊盘112与所述第四测试焊盘212对应连接构成第二微极板；所述第五测试焊盘3位于所述第一微极板及所述第二微极板之间。
具体的，所述第一半导体结构1还包括依次层叠的第一器件层13、第一介质层14；所述第二半导体结构2还包括依次层叠的第二器件层23、第二介质层24，所述第一介质层14的下表面与所述第二介质层24的上表面相接触。
具体的，所述第一半导体结构1包括半导体芯片或晶圆；所述第二半导体结构2包括半导体芯片或晶圆。在本实施例中，如图6所示，为所述第一半导体结构1与所述第二半导体结构2的结构示意图，所述第一半导体结构1为半导体芯片，所述第二半导体结构2为晶圆。
具体的，在满足所述混合键合封装结构的性能的情况下，所述第一器件层13的形状、宽度可根据实际情况进行选择，在此不作限制；所述第二器件层23的形状、宽度可根据实际情况进行选择，在此不作限制。在本实施例中，所述第二器件层23的宽度大于所述第一器件层13的宽度。
具体的，在满足所述混合键合封装结构的性能的情况下，所述第一介质层14的形状、宽度可根据实际情况进行选择，在此不作限制；所述第二介质层24的形状、宽度可根据实际情况进行选择，在此不作限制。在本实施例中，所述第二介质层24的宽度大于所述第一介质层的宽度。
具体的，所述第一介质层14的材质包括二氧化硅或者其他适合的介质材料；所述第二介质层24的材质包括二氧化硅或者其他适合的介质材料。
具体的，所述第一测试焊盘111的材质包括钽、氮化钽、铜或者其他适合的导电材质；所述第二测试焊盘112的材质包括钽、氮化钽、铜或者其他适合的导电材质；所述第三测试焊盘211的材质包括铜、钽、氮化钽中的至少一种或者其他适合的材质；所述第四测试焊盘212的材质包括钽、氮化钽、铜或者其他适合的导电材质；所述第五测试焊盘3的材质包括铜、钽、氮化钽中的至少一种或者其他适合的导电材质。
具体的，所述第三测试焊盘211的横向截面尺寸小于所述第一测试焊盘111；所述第四测试焊盘212的横向截面尺寸小于所述第二测试焊盘112。
具体的，所述第一信号焊盘121的材质包括铜、铝或者其他适合的导电材料；所述第二信号焊盘221的材质包括铜、铝或者其他适合的导电材料。
作为示例，所述第五测试焊盘3位于所述第二半导体结构2中，且所述第五测试焊盘3位于所述第三测试焊盘211与所述第四测试焊盘212之间。
作为示例，所述第二半导体结构2中还包括间隔排列的第一引出焊盘25、第二引出焊盘26、电连接所述第一引出焊盘25和所述第三测试焊盘211的第一引线4以及电连接所述第二引出焊盘26与所述第四测试焊盘212的第二引线5，所述第一引线4与所述第二引线5相互间隔设置。
作为示例，所述第二半导体结构2中还包括与第一引出焊盘25和第二引出焊盘26相互间隔设置的第三引出焊盘27及电连接所述第三引出焊盘27和与所述第五测试焊盘3的第三引线6，所述第三引线6与所述第一引线4、所述第二引线5相互间隔设置。
具体的，所述第一引出焊盘25露出于所述第二介质层24上表面；所述第二引出焊盘26露出于所述第二介质层24上表面；所述第三引出焊盘27露出于所述第二介质层24上表面。
具体的，所述第一微极板与所述第二微极板构成一对平行电场板，两者相互隔离，分别于所述第一引出焊盘25及所述第二引出焊盘26上施加电压后，所述第一微极板与所述第二微极板周边形成电场。
作为示例，所述第一测试焊盘111与所述第三测试焊盘211的相对位置偏移方向与所述第一信号焊盘121与所述第二信号焊盘221的相对位置偏移方向相同；所述第二测试焊盘112与所述第四测试焊盘212的相对位置偏移方向与所述第一信号焊盘121与所述第二信号焊盘221的相对位置偏移方向相同。
作为示例，所述第一测试焊盘111与所述第三测试焊盘211的相对位置偏移量与所述第一信号焊盘121与所述第二信号焊盘221的相对位置偏移量相同；所述第二测试焊盘112与所述第四测试焊盘212的相对位置偏移量与所述第一信号焊盘121与所述第二信号焊盘221的相对位置偏移量相同。
具体的，如图4及图5所示，当所述第一信号焊盘121的上表面与所述第二信号焊盘221的下表面部分接触，即所述第一信号焊盘121与所述第二信号焊盘221出现位置偏差，相较于所述第一信号焊盘121的上表面与所述第二信号焊盘221的下表面完全接触，未出现位置偏差的情况，所述第一测试焊盘111与所述第三测试焊盘211的相对位置，所述第二测试焊盘112与所述第四测试焊盘212的相对位置都发生变化，进而所述第一微极板与所述第二微极板之间的电场的大小及方向都发生变化，且所述电场的大小及方向与所述第一信号焊盘121与所述第二信号焊盘221无位置偏差时的所述电场的大小和方向都不相同。
具体的，如图7所示，为所述混合键合封装结构中所述第一测试区11与第二测试区21的等效结构示意图，在所述第一微极板与所述第二微极板之间的预设位置处通过测量电场强度大小及电场方向即可测量得到混合键合位置偏移量，即在本实施例中通过于所述第三测试焊盘211与所述第四测试焊盘212之间设置所述第五测试焊盘3，所述第五测试焊盘3作为一测试点，通过测量所述第五测试焊盘3处的电场的强度的大小及电场方向，就能够间接测得所述第二微极板与所述第一微极板之间的位置变化，也即间接测得所述第一信号焊盘121与所述第二信号焊盘221的位置偏移量，即利用电场效应去换算量测出位置偏移量，在平行设置的所述第一微极板与所述第二微极板中，假设电极面积为A，电极间距为，平行的微极板上施加的电压为V，则间隙电场E可以表示为/>，且从公式可以看出，间隙电场与电极间距成反比，当电极间距增大时，间隙电场会减小；反之，当电极间距缩小时，间隙电场会增大，所述第一信号焊盘121与所述第二信号焊盘221之间的偏移距离即为所述第一微极板与所述第二微极板之间的变化距离，基于输入的所述第一微极板与所述第二微极板上的电压V以及测量得到的电场E，即可推得所述第一微极板与所述第二微极板之间的距离的变化量，从而推出所述第一信号焊盘121与所述第二信号焊盘221之间的偏移距离。
作为示例，在其他实施例中，所述第五测试焊盘3位于所述第一半导体结构1中，且所述第五测试焊盘3位于所述第一测试焊盘111与所述第二测试焊盘112之间。
具体的，所述第五测试焊盘3位于所述第一半导体结构1的所述第一测试区11中。
作为示例，所述第一半导体结构1中还包括外露于所述第一半导体结构1外表面的第四引出焊盘（未图示）和第四引线（未图示），所述第四引出焊盘（未图示）与所述第五测试焊盘3通过所述第四引线（未图示）电连接，其他的结构均与上述保持一致，在此不再赘述。
具体的，所述第四引出焊盘（未图示）可暴露于第一半导体结构1的侧壁或是上表面。
具体的，所述第一信号焊盘121与所述第二信号焊盘221混合键合，以将所述第一半导体结构1中的半导体器件或电路与所述第二半导体结构2中的半导体器件或电路电连接，其中，由于贴片精度误差的影响，在贴片时，所述第一信号焊盘121与所述第二信号焊盘221会出现位置偏差，该位置偏差也会导致所述内测试区中的所述第一微极板与所述第二微极板的位置发生变化；此时，于所述第一微极板与所述第二微极板上施加电压，由于所述第一微极板与所述第二微极板之间平行间隔设置，构成一组电场结构，所述电场结构周边形成有电场，在预设位置处测量电场，电场强度的大小及电场方向会随相邻所述电极之间的位置变化有所改变，因此，通过于所述第一微极板与所述第二微极板之间设置所述第五测试焊盘3，所述第五测试焊盘3作为一测试点，通过测量所述第五测试焊盘3处形成的电场的强度的大小及电场方向，就能够间接测得所述第一微极板与所述第二微极板之间的位置变化量，也即间接测得所述第一信号焊盘121与所述第二信号焊盘221之间的相对位置偏移量，且测量时效高，也不会对芯片产生损伤。
本实施例的混合键合封装结构通过于所述第一半导体结构1中设置所述第一测试区11，通过于所述第二半导体结构2中设置所述第二测试区21，所述第一测试区11中的第一测试焊盘111与所述第二测试区21中的第三测试焊盘211构成第一微极板，所述第一测试区11中的第二测试焊盘112与所述第二测试区21中的第四测试焊盘212构成第二微极板，通过于平行间隔设置的所述第一微极板与所述第二微极板上施加电压，所述第一微极板与所述第二微极板周边形成有电场，再通过于所述第一微极板与所述第二微极板之间设置所述第五测试焊盘3，所述第五测试焊盘3作为一测试点，通过测量所述第五测试焊盘3测量处的电场的强度的大小及电场方向，即可间接测得所述第一信号焊盘121与所述第二信号焊盘221的相对位置偏移量，即通过本实施例提供的混合键合封装结构能够有效的在所述第一半导体结构1及所述第二半导体结构2贴片时即测量得到相对位置偏移量，测量时效高，测量准确，且不会对芯片造成损伤。
实施例二
本实施例提供一种混合键合偏移量测试方法，包括以下步骤：
S1：提供如实施例一中所述的混合键合封装结构；
S2：于所述第一微极板及所述第二微极板上分别施加不同的电压；
S3：检测所述第一微极板及所述第二微极板周边的电场大小，通过所述电场大小计算得到所述第一信号焊盘与所述第二信号焊盘之间的相对位置偏移量。
具体的，执行所述步骤S1-S2，提供如实施例一中所述的混合键合封装结构；于所述第一微极板及所述第二微极板上分别施加不同的电压。
具体的，于所述第一微极板与所述第二微极板上施加电压，由于所述第一微极板与所述第二微极板之间平行间隔设置，即可构成一组电场结构，且所述电场结构周边形成有电场，在预设位置处测量电场，电场强度的大小及电场方向会随所述第一信号焊盘121及所述第二信号焊盘221之间的位置变化有所改变。
具体的，执行所述步骤S3，检测所述第一微极板及所述第二微极板周边的电场大小，通过所述电场大小计算得到所述第一信号焊盘121与所述第二信号焊盘221之间的相对位置偏移量。
具体的，通过于所述第一微极板与所述第二微极板之间设置所述第五测试焊盘3，所述第五测试焊盘3作为一测试点，通过所述第五测试焊盘3测量所述第一微极板与所述第二微极板之间形成的电场的强度的大小及电场方向，就能够间接测得所述第五测试焊盘3与所述第一测试焊盘111之间的位置变化，也即间接测得所述第一信号焊盘121与所述第二信号焊盘221之间的相对位置偏移量。
本实施例的混合键合偏移量测试方法，通过于施加不同电压的所述第一微极板与所述第二微极板之间设置第五测试焊盘3，通过测量所述第五测试焊盘3处形成的电场的强度的大小及电场方向，就能够得到所述第一信号焊盘121与所述第二信号焊盘221之间的相对位置偏移量，测量及时有效，且不会造成芯片损伤。
实施例三
本实施例提供一种混合键合贴片机，包括：贴片机构、电场检测机构及补偿机构，其中，所述贴片机构包括对位模块以及固定模块，所述固定模块用于将如实施例一所述的混合键合封装结构中的所述第二半导体结构的固定至预设位置，所述对位模块用于拾取如实施例一所述的混合键合封装结构中的所述第一半导体结构并将所述第一半导体结构与所述第二半导体结构对位贴合；所述电场检测机构用于测量所述第一半导体结构1与所述第二半导体结构2贴合后所述第一微极板与所述第二微极板之间的电场强度，并通过所述电场强度计算得到所述第一信号焊盘121与所述第二信号焊盘221之间的相对位置偏移量；所述补偿机构基于所述第一信号焊盘121与所述第二信号焊盘221之间的相对位置偏移量对所述第一半导体结构1及所述第二半导体结构进行位置修正。
具体的，所述补偿机构能够调节贴合补偿量，以使贴合补偿量能够抵消所述第一信号焊盘121与所述第二信号焊盘221之间的相对位置偏移量，继而对所述第一半导体结构1及所述第二半导体结构进行位置修正。
具体的，在实际作业时，所述固定模块将实施例一中所述的第二半导体结构2固定至预设位置，所述对位模块拾取任意一实施例一中所述的第一半导体结构1，按照预设程序识别对位基准点，将所述第一半导体结构1与所述第二半导体结构2对位贴合，所述电场检测机构为所述第一微极板及所述第二微极板上施加不同的电压，并在所述第五测试焊盘3位置处测量电场大小及电场方向，以此计算得到所述第一信号焊盘121及所述第二信号焊盘221的相对位置偏移量，得到位置偏移量后，所述补偿机构自动计算（或者人工输入贴合补偿量）贴合补偿量，使其抵消所述第一信号焊盘121及所述第二信号焊盘221的相对位置偏移量，对偏移的所述第一半导体结构1及所述第二半导体结构2进行位置修正。
本实施例的贴片机通过所述固定模块将如实施例一中所述的混合键合封装结构中的所述第二半导体结构2固定至预设位置，所述对位模块拾取如实施例一中所述的混合键合封装结构中的所述第一半导体结构1并将所述第一半导体结构1与所述第二半导体结构2对位贴合，通过所述电场检测机构测量所述第一半导体结构1与所述第二半导体结构2贴合后的所述第一微极板与所述第二微极板之间的电场强度，并通过所述电场强度计算得到所述第一信号焊盘121与所述第二信号焊盘221之间的相对位置偏移量；所述补偿机构基于所述第一信号焊盘121与所述第二信号焊盘221之间的相对位置偏移量对所述第一半导体结构1及所述第二半导体结构2进行位置修正，采用本实施例的贴片机对于所述第一信号焊盘121与所述第二信号焊盘221的位置偏移量的测量及位置修正及时有效，且不会造成芯片损伤。
综上所述，本发明的混合键合封装结构、偏移量测试方法、贴片机，通过于第一半导体结构中设置第一测试区，通过于第二半导体结构中设置第二测试区，第一测试区中的第一测试焊盘与第二测试区中的第三测试焊盘构成一第一微极板，第一测试区中的第二测试焊盘与第二测试区中的第四测试焊盘构成一第二微极板，通过于平行间隔设置的第一微极板与第二微极板上施加电压，第一微极板与第二微极板周边形成有电场，再通过于第一微极板与第二微极板之间设置第五测试焊盘，第五测试焊盘作为一测试点，通过第五测试焊盘测量形成的电场的强度的大小及电场方向，即可间接测得第一信号焊盘与第二信号焊盘的相对位置偏移量，即通过测量电场变化即可测得第一半导体结构与第二半导体结构之间的相对位置偏移量，且测量时无需借助X-ray，不会损坏芯片，且能够在贴片时通过所述贴片机实时测量相对位置偏移量，测量及时，成本低。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。
Claims (10)
1.一种混合键合封装结构，其特征在于，包括：
第一半导体结构，包括第一测试区及第一器件区，所述第一测试区中包括至少一第一测试焊盘、至少一与所述第一测试焊盘间隔设置的第二测试焊盘，所述第一器件区包括至少一第一信号焊盘；
第二半导体结构，所述第一半导体结构键合于所述第二半导体结构上方，所述第二半导体结构包括第二测试区以及第二器件区，所述第二器件区位于所述第一器件区下方且包括至少一第二信号焊盘，所述第二测试区位于所述第一测试区下方，所述第二测试区包括至少一第三测试焊盘、至少一与所述第三测试焊盘间隔设置的第四测试焊盘，所述第一测试焊盘与所述第三测试焊盘对应连接构成第一微极板，所述第二测试焊盘与所述第四测试焊盘对应连接构成第二微极板；
第五测试焊盘，位于所述第一微极板及所述第二微极板之间。
2.根据权利要求1所述的混合键合封装结构，其特征在于：所述第二半导体结构中还包括间隔排列的第一引出焊盘、第二引出焊盘、电连接所述第一引出焊盘与所述第三测试焊盘的第一引线以及电连接所述第二引出焊盘与所述第四测试焊盘的第二引线，所述第一引线与所述第二引线相互间隔设置。
3.根据权利要求2所述的混合键合封装结构，其特征在于：所述第五测试焊盘位于所述第二半导体结构中，且所述第五测试焊盘位于所述第三测试焊盘与所述第四测试焊盘之间。
4.根据权利要求3所述的混合键合封装结构，其特征在于：所述第二半导体结构中还包括与第一引出焊盘和第二引出焊盘相互间隔设置的第三引出焊盘及电连接所述第三引出焊盘与所述第五测试焊盘的第三引线，所述第三引线与所述第一引线、所述第二引线相互间隔设置。
5.根据权利要求2所述的混合键合封装结构，其特征在于：所述第五测试焊盘位于所述第一半导体结构中，且所述第五测试焊盘位于所述第一测试焊盘与所述第二测试焊盘之间。
6.根据权利要求5所述的混合键合封装结构，其特征在于：所述第一半导体结构中还包括外露于所述第一半导体结构外表面的第四引出焊盘和第四引线，所述第四引出焊盘与所述第五测试焊盘通过所述第四引线电连接。
7.根据权利要求1至6任意一项所述的混合键合封装结构，其特征在于：所述第一测试焊盘与所述第三测试焊盘的相对位置偏移方向与所述第一信号焊盘与所述第二信号焊盘的相对位置偏移方向相同；所述第二测试焊盘与所述第四测试焊盘的相对位置偏移方向与所述第一信号焊盘与所述第二信号焊盘的相对位置偏移方向相同。
8.根据权利要求1至6任意一项所述的混合键合封装结构，其特征在于：所述第一测试焊盘与所述第三测试焊盘的位置偏移量与所述第一信号焊盘与所述第二信号焊盘的相对位置偏移量相同；所述第二测试焊盘与所述第四测试焊盘的相对位置偏移量与所述第一信号焊盘与所述第二信号焊盘的相对位置偏移量相同。
9.一种混合键合偏移量测试方法，其特征在于，包括以下步骤：
提供一如权利要求1-8任一项所述的混合键合封装结构；
于所述第一微极板及所述第二微极板上分别施加不同的电压；
检测所述第一微极板及所述第二微极板之间的电场强度，通过所述电场强度计算得到所述第一信号焊盘与所述第二信号焊盘之间的相对位置偏移量。
10.一种混合键合贴片机，其特征在于，包括：
贴片机构，包括对位模块以及固定模块，所述固定模块用于将如权利要求1-8任一项所述的混合键合封装结构中的所述第二半导体结构的固定至预设位置，所述对位模块用于拾取如权利要求1-8任一项所述的混合键合封装结构中的所述第一半导体结构并将所述第一半导体结构与所述第二半导体结构对位贴合；
电场检测机构，用于测量所述第一半导体结构与所述第二半导体结构贴合后所述第一微极板及所述第二微极板之间的电场强度，并通过所述电场强度计算得到所述第一信号焊盘与所述第二信号焊盘之间的相对位置偏移量；
补偿机构，基于所述第一信号焊盘与所述第二信号焊盘之间的相对位置偏移量对所述第一半导体结构及所述第二半导体结构进行位置修正。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202410026947.3A CN117558714B (zh) | 2024-01-09 | 2024-01-09 | 混合键合封装结构、偏移量测试方法、贴片机 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202410026947.3A CN117558714B (zh) | 2024-01-09 | 2024-01-09 | 混合键合封装结构、偏移量测试方法、贴片机 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN117558714A true CN117558714A (zh) | 2024-02-13 |
| CN117558714B CN117558714B (zh) | 2024-03-22 |
Family
ID=89811438
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202410026947.3A Active CN117558714B (zh) | 2024-01-09 | 2024-01-09 | 混合键合封装结构、偏移量测试方法、贴片机 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN117558714B (zh) |
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| CN117558714B (zh) | 2024-03-22 |
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