CN117526924A - 用于产生激光驱动脉冲信号的低延时分频器结构 - Google Patents

Abstract

本申请提出了一种用于产生激光驱动脉冲信号的低延时分频器结构，包括D触发器，数量为N，2的N次方为分频器的分频次数；D延时单元，基于D触发器进行改造得到，通过将D触发器的时钟控制反相器I1短路，以断开反相器I2和反相器I3的反馈电路，并将D触发器的输入端D接入反相器I3的输入端，以将时钟控制反相器I1作为dummy。本申请每一级分频信号之间的边沿延时会更小，抗工艺失配的能力更强，且该特征不局限于某种工艺，能适应不同工艺条件，具有较好的工艺迁移能力。

Description

用于产生激光驱动脉冲信号的低延时分频器结构

技术领域

本申请涉及激光技术领域，特别是一种涉及用于产生激光驱动脉冲信号的低延时分频器结构。

背景技术

在产生激光驱动脉冲信号时，为了保证产生的信号受工艺，温度及电源电压影响尽可能小，通常会使用锁相环PLL产生的时钟信号进行分频来得到激光驱动脉冲信号。

如图5所示，现有的方案大多是直接使用级联的D触发器来实现分频（图中以16分频为例），根据输入的时钟源能够分频至任意2的N次分之一，N为D触发器的个数。然而，由于从时钟源开始到2分频的输出和16分频的输出经过的D触发器数目不同，分别为1个和4个。随着分频的次数越多，级联的D触发器的数目越大，第一级和最后一级的D触发器的输出的边沿的延时就越大。这对边沿延时敏感的激光驱动脉冲信号而言是个影响巨大的现象。

因此，亟待一种新的用于产生激光驱动脉冲信号的低延时分频器结构，可解决现有技术存在的问题。

发明内容

本申请实施例提供了一种用于产生激光驱动脉冲信号的低延时分频器结构，针对目前技术存在的延迟较大等问题。

本发明核心技术主要是利用经过D触发器改造成的D延时单元，在对输入时钟信号分频时保证各路分频输出信号的边沿之间的延时差尽可能地小，在后续的逻辑运算中尽量不产生或者产生极窄的毛刺。使得其对激光驱动器的整体性能影响更小，更有利于后续的激光驱动脉冲信号的产生。

第一方面，本申请提供了用于产生激光驱动脉冲信号的低延时分频器结构，包括：

D触发器，数量为N，2的N次方为分频器的分频次数；

D延时单元，基于D触发器进行改造得到，通过将D触发器的时钟控制反相器I1短路，以断开反相器I2和反相器I3的反馈电路，并将D触发器的输入端D接入反相器I3的输入端，以将时钟控制反相器I1作为dummy；

其中，D延时单元的CLK端始终为高电平，输出端Q随输入端D的输入的改变而改变；

D触发器与D延时单元组成低延时分频器结构，并在第一级之后的每一级的D触发器中加入D延时单元作为dummy。

进一步地，通过D延时单元补齐每一级的分频输出之间相差的D触发器级数，以使得每一路的输出一致。其中，2分频的输出和2的N次分频的输出之间相差了N-1级的D触发器延时。

进一步地，D触发器的CLK端为高电平时，数据分别经过4级或5级反相器，D延时单元的数据从D端进入同样分别经过4级或5级反相器，以不影响电路工作且实现数据延时匹配。

进一步地，随着级数增加，作为dummy的D延时单元逐个增加。

进一步地，N为4时，共有四级D触发器，第一级的D触发器依次连接三个D延时单元，第二级的D触发器之前连接一个D延时单元，后续依次连接两个D延时单元，第三级的D触发器之前连接两个D延时单元，后续连接一个D延时单元，第四级的D触发器之前依次连接三个D延时单元。

进一步地，第二级的第一个D延时单元作为dummy，第三级的第一个和第二个D延时单元作为dummy，第四级的所有D延时单元作为dummy。

进一步地，D触发器的输入端D和QN输出端均接入下一个D延时单元的输入端D，D延时单元的QN输出端接入下一个D延时单元的输入端D，上一级D触发器的Q输出端接入下一级D触发器的CLK端。

本发明的主要贡献和创新点如下：1、与现有技术相比，本申请通过对现有的D触发器进行改造得到D延时单元，使得D延时单元的CLK端始终为高电平时，输出Q可以随着输入端D的输入的改变而改变，而且D延时单元的数据与D触发器上的数据经过的反相器数量是一致的，因此不会影响电路工作且能够实现数据延时匹配的效果；

2、与现有技术相比，本申请每一级分频信号之间的边沿延时会更小，抗工艺失配的能力更强，且该特征不局限于某种工艺，能适应不同工艺条件，具有较好的工艺迁移能力。

本申请的一个或多个实施例的细节在以下附图和描述中提出，以使本申请的其他特征、目的和优点更加简明易懂。

附图说明

此处所说明的附图用来提供对本申请的进一步理解，构成本申请的一部分，本申请的示意性实施例及其说明用于解释本申请，并不构成对本申请的不当限定。在附图中：

图1是根据本申请实施例的用于产生激光驱动脉冲信号的低延时分频器结构图；

图2是D延时单元的结构图；

图3是本申请实施例的低延时分频器与现有的16分频器的时序对比图；

图4是现有D触发器的结构图；

图5是现有16分频器的结构图。

具体实施方式

这里将详细地对示例性实施例进行说明，其示例表示在附图中。下面的描述涉及附图时，除非另有表示，不同附图中的相同数字表示相同或相似的要素。以下示例性实施例中所描述的实施方式并不代表与本说明书一个或多个实施例相一致的所有实施方式。相反，它们仅是与如所附权利要求书中所详述的、本说明书一个或多个实施例的一些方面相一致的装置和方法的例子。

需要说明的是：在其他实施例中并不一定按照本说明书示出和描述的顺序来执行相应方法的步骤。在一些其他实施例中，其方法所包括的步骤可以比本说明书所描述的更多或更少。此外，本说明书中所描述的单个步骤，在其他实施例中可能被分解为多个步骤进行描述；而本说明书中所描述的多个步骤，在其他实施例中也可能被合并为单个步骤进行描述。

实施例一

本申请旨在提出一种用于产生激光驱动脉冲信号的低延时分频器结构，具体地，参考图1，包括：

D触发器，数量为N，2的N次方为分频器的分频次数；

在本实施例中，如图4所示，现有的D触发器工作时，CLK为低电平时，数据将从D触发器的D端输入并经过反相器I1和反相器I2，当CLK从低电平切换至高电平时，数据将再经过反相器I4、反相器I5和反相器I7后输出到QN，或者经过反相器I4和反相器I8后输出到QN（即D触发器中的输出端），此过程数据分别经过了5级和4级反相器。

D延时单元，基于D触发器进行改造得到，通过将D触发器的时钟控制反相器I1短路，以断开反相器I2和反相器I3的反馈电路，并将D触发器的输入端D接入反相器I3的输入端，以将时钟控制反相器I1作为dummy；其中，D延时单元的CLK端始终为高电平，输出端Q随输入端D的输入的改变而改变；

在本实施例中，如图2所示，为了使得D触发器的输出Q不受输入时钟边沿CLK的影响，将输入级的时钟控制反相器I1给短路，断开了I2到I3的反馈回路，将D触发器的输入端D直接接入I3的输入端，并将断开的反相器I1作为dummy，而dummy的作用是保证各个MOS管周围的环境相同，减小阱偏效应。使得D延时单元中其他正常工作的MOS管具有和D触发器接近的工作环境。

如此，由于D延时单元的CLK端始终为高电平，数据将从D端经过I3、I2、I4、I5和I7到QN，或者经过I3、I2、I4和I8到Q，同D触发器一样也分别对应经过5级和4级反相器，从而达到不影响电路工作且实现数据延时匹配的效果。其中，I3是受控制的反相器。当I3的cn为低电平，c为高电平时，信号才会传递，此时的效果是和反相器一致的。当cn为高电平，c为低电平时，信号不会传递，相当于断路。还有如其他的I4、I6也是受控制的反相器。

在本实施例中，D触发器与D延时单元组成低延时分频器，并在第一级之后的每一级的D触发器中加入D延时单元作为dummy（这里的dummy和前面的意思差不多，就是为了使得每个D触发器的工作环境一致，从而减少工艺失配带来的影响）。具体地，如图1所示，以16分频器(N=4)为例，由于2分频的输出和2的N次分频的输出之间相差了N-1级的D触发器延时，对于每一级的分频输出之间相差的D触发器级数都使用改造后的D延时单元来补齐，使得每一路的输出DQ<N:0>一致。由于第一级的输入端D为D触发器的反向输出，后续的D延时单元也采用了类似的反接方式以尽可能保证每一路输出DQ<N:0>的匹配。

此外，为了减小失配和工艺偏差，对每一级的D触发器都加入了dummy。因为用D触发器实现分频器时，会将D触发器的反向输出QN端接入到数据输入D端，如图5所示。D端到Q端和QN端的延时是不一样的（一者为4个反相器，一者为5个反相器），因此后续的D延时单元为了匹配延时，也需要将D延时单元的反向输出端QN接入下一级D延时单元的输入端，如图1所示。

其中，D触发器的symbol和D延时单元的symbol是有区别的。如图1中，D延时单元会在中间标注DLY以表示延时的含义。因此，第一行中只有第一个是D触发器，紧接着这行的后三个都D延时单元，第二行中仅第二个是D触发器，其前一个和后两个都是D延时单元，以此类推。但是，D触发器的总数依旧不变，为N=4个，且连接关系依旧保持现有技术16分频的图5显示的那样，只不过采用标签的形式来表示连接关系。即参见图1和图5，图1中第一排的第一个D触发器的D端和QN端仍旧连接，Q端仍旧是连接了第二排的第二个D触发器的CLK端，连接方式与图5中前后两个D触发器的连接方式是一致的，只不过区别在于D触发器的D端和QN端还会连接D延时单元的D端，如此做的目的是为了匹配每一路的输出Q<0>,Q<1>,Q<2>,Q<3>的边沿延时，使得它们经过DLY后的边沿延时差很小，这也是改进后的方案想要达到的效果和目的。

具体地，图1中一共包含着两种电路单元，一者为D触发器（图中未标注DLY字样的单元），另一者为DLY延时单元（图中标注了DLY字样的单元）。这两者仅在传递信号时产生的延时相似，功能上并不相同。D触发器的CLK端（即图中的三角形端口）每当有检测到上升沿，都会根据输入端D而改变输出Q与QN。而DLY延时单元的CLK端（即图中的三角形端口）在接入VDD后，其在功能上就相当与一根导线。图1中第一行第一个D触发器的输出QN是CLK信号二分频的输出，再经过三级的DLY延时单元后能得到信号DQN<0>和DQ<0>。第二行第二个D触发器的CLK端接入的是第一行触发器的输出Q<0>,其输出为Q<1>是Q<0>的二分频，也即CLK信号的四分频的输出。在经过两级DLY延时单元就能得到DQ<1>和DQN<1>，并且与DQN<0>和DQ<0>的边沿延时一致。而之所以两级就可以，是因为第二行的D触发器的CLK输入端接的是Q<0>，它已经经过一级D触发器的延时（第一行第一个）了。同理剩下的3行与4行也是一样的。

如此，如图3所示，上述16分频器的4级触发器每一级分频的输出之间的延时差ΔDT小于ΔT传统16分频器的延时差，且总延时4ΔDT也要小于传统16分频器的总延时4ΔT，可见本申请分频的每一路信号之间经过的延时都是十分接近的，使得最终每一路分频输出DQ<3:0>的信号边沿延时差都非常小。其中，Q表示图5那种传统的16分频器，DQ表示本申请的图2的低延时16分频器。

需要说明的是，本实施例中的具体示例可以参考上述实施例及可选实施方式中所描述的示例，本实施例在此不再赘述。

本领域的技术人员应该明白，以上实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。

以上实施例仅表达了本申请的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对本申请范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本申请构思的前提下，还可以作出若干变形和改进，这些都属于本申请的保护范围。因此，本申请的保护范围应以所附权利要求为准。

Claims (7)

1.用于产生激光驱动脉冲信号的低延时分频器结构，其特征在于，包括：

D触发器，数量为N，2的N次方为分频器的分频次数；

D延时单元，基于所述D触发器进行改造得到，通过将所述D触发器的时钟控制反相器I1短路，以断开反相器I2和反相器I3的反馈电路，并将所述D触发器的输入端D接入反相器I3的输入端，以将所述时钟控制反相器I1作为dummy；

其中，所述D延时单元的CLK端始终为高电平，输出端Q随输入端D的输入的改变而改变；

所述D触发器与所述D延时单元组成低延时分频器结构，并在第一级之后的每一级的D触发器中加入所述D延时单元作为dummy。

2.如权利要求1所述的用于产生激光驱动脉冲信号的低延时分频器结构，其特征在于，通过所述D延时单元补齐每一级的分频输出之间相差的D触发器级数，以使得每一路的输出一致；

其中，2分频的输出和2的N次分频的输出之间相差了N-1级的D触发器延时。

3.如权利要求1所述的用于产生激光驱动脉冲信号的低延时分频器结构，其特征在于，所述D触发器的CLK端为高电平时，数据分别经过4级或5级反相器，所述D延时单元的数据从D端进入同样分别经过4级或5级反相器，以不影响电路工作且实现数据延时匹配。

4.如权利要求1所述的用于产生激光驱动脉冲信号的低延时分频器结构，其特征在于，随着级数增加，作为dummy的所述D延时单元逐个增加。

5.如权利要求1-4任意一项所述的用于产生激光驱动脉冲信号的低延时分频器结构，其特征在于，所述N为4时，共有四级D触发器，第一级的D触发器依次连接三个D延时单元，第二级的D触发器之前连接一个D延时单元，后续依次连接两个D延时单元，第三级的D触发器之前连接两个D延时单元，后续连接一个D延时单元，第四级的D触发器之前依次连接三个D延时单元。

6.如权利要求5所述的用于产生激光驱动脉冲信号的低延时分频器结构，其特征在于，第二级的第一个D延时单元作为dummy，第三级的第一个和第二个D延时单元作为dummy，第四级的所有D延时单元作为dummy。

7.如权利要求6所述的用于产生激光驱动脉冲信号的低延时分频器结构，其特征在于，D触发器的输入端D和QN输出端均接入下一个D延时单元的输入端D，D延时单元的QN输出端接入下一个D延时单元的输入端D，上一级D触发器的Q输出端接入下一级D触发器的CLK端。