CN117460247A - 半导体结构及其制作方法 - Google Patents

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Abstract

本公开实施例涉及半导体领域，提供一种半导体结构及其制作方法，其中，半导体结构包括：基底；有源区，有源区沿第一方向及第二方向间隔排布，且有源区包括沿第三方向排布的第一掺杂区、沟道区及第二掺杂区；沿第三方向层叠设置的电容、字线以及位线，电容、字线以及位线均沿第二方向延伸且相互绝缘，且电容、字线以及位线位于同一有源区的同一侧，电容与第一掺杂区接触连接，字线与沟道区正对，位线与第二掺杂区接触连接。可以提高半导体结构的空间利用率。

Description

半导体结构及其制作方法
技术领域
本公开实施例涉及半导体领域，特别涉及一种半导体结构及其制作方法。
背景技术
随着半导体结构的不断发展，其关键尺寸不断减小，但由于光刻机的限制，其关键尺寸的缩小存在极限，因此如何在一片晶圆上做出更高存储密度的芯片，是众多科研工作者和半导体从业人员的研究方向。
二维或平面半导体器件中，存储单元均是水平方向上排列，因此，二维或平面半导体器件的集成密度可以由单位存储单元所占据的面积决定，则二维或平面半导体器件的集成密度极大地受到形成精细图案的技术影响，使得二维或平面半导体器件的集成密度的持续增大存在极限。因而，急需设计一种可以三维方向上堆叠设置存储单元的半导体结构。
发明内容
本公开实施例提供一种半导体结构及其制作方法，至少可以提供一种在三维方向上堆叠的半导体结构，有利于提高半导体结构的空间利用率。
根据本公开一些实施例，本公开实施例一方面提供一种半导体结构，包括：基底；有源区，所述有源区沿第一方向及第二方向间隔排布，且所述有源区包括沿第三方向排布的第一掺杂区、沟道区及第二掺杂区；沿所述第三方向层叠设置的电容、字线以及位线，所述电容、所述字线以及所述位线均沿所述第二方向延伸且相互绝缘，且所述电容、所述字线以及所述位线位于同一所述有源区的同一侧，所述电容与所述第一掺杂区接触连接，所述字线与所述沟道区正对，所述位线与所述第二掺杂区接触连接。
在一些实施例中，一所述有源区、与该所述有源区接触连接的一所述电容、与该所述有源区正对的一所述字线及与该所述有源区接触连接的一所述位线构成一存储单元，在沿第三方向上，所述存储单元与第一隔离结构交替堆叠。
在一些实施例中，与所述有源区接触连接的所述第一隔离结构的厚度大于位于所述位线顶面的所述第一隔离结构的厚度。
在一些实施例中，还包括：层间介质层，所述层间介质层位于所述电容的底面，所述层间介质层还位于所述字线与所述电容之间，所述层间介质层还位于所述字线与所述位线之间，所述层间介质层还位于所述位线的顶面。
在一些实施例中，在沿所述第二方向上，所述层间介质层的长度大于所述字线的长度，且所述层间介质层的长度大于所述位线的长度。
在一些实施例中，所述电容包括：下极板，所述下极板包括与所述第一掺杂区接触的底面，及环绕所述底面边缘并沿所述第二方向延伸的侧面，所述底面与所述侧面围成有容纳空间；电容介质层，所述电容介质层覆盖所述容纳空间的内壁；上极板，所述上极板覆盖所述电容介质层的内壁，且所述上极板填充满所述容纳空间。
在一些实施例中，沿所述第三方向上，所述电容共用所述电容介质层及所述上极板。
在一些实施例中，还包括：第二隔离结构，所述第二隔离结构与所述字线侧壁接触连接，且所述第二隔离结构位于所述字线远离所述有源区的一侧。根据本公开一些实施例，本公开实施例另一方面还提供一种半导体结构的制作方法，包括：提供基底；形成有源区和沿第三方向层叠设置的电容、字线以及位线，所述有源区沿第一方向及第二方向间隔排布，且所述有源区包括沿第三方向排布的第一掺杂区、沟道区及第二掺杂区，所述电容、所述字线以及所述位线均沿所述第二方向延伸且相互绝缘，且所述电容、所述字线以及所述位线位于同一所述有源区的同一侧，所述电容与所述第一掺杂区接触连接，所述字线与所述沟道区正对，所述位线与所述第二掺杂区接触连接。
在一些实施例中，形成位线的方法包括：在所述基底表面形成堆叠结构，所述堆叠结构包括沿所述第三方向上依次排布的层间介质层、第一牺牲层、层间介质层、第二牺牲层、层间介质层、初始位线、层间介质层、第三牺牲层及层间介质层；刻蚀所述初始位线，以形成沿所述第一方向及所述第二方向间隔排布的所述位线，且所述位线沿所述第二方向延伸。
在一些实施例中，刻蚀所述初始位线的步骤包括：形成所述有源区之前，刻蚀所述堆叠结构，以形成沿所述第一方向及所述第二方向间隔排布的所述初始位线；形成有源区之后，刻蚀所述初始位线远离所述有源区的部分所述初始位线，剩余所述初始位线作为所述位线。
在一些实施例中，形成所述有源区的步骤包括：图形化所述堆叠结构，以形成沿所述第一方向及所述第二方向间隔排布的所述层间介质层、所述第一牺牲层、所述第二牺牲层、所述初始位线及所述第三牺牲层；形成初始有源区，所述初始有源区与所述堆叠结构沿所述第二方向排布的侧壁接触连接；刻蚀所述第三牺牲层，以在所述堆叠结构内形成第一凹槽；以所述第一凹槽为掩膜刻蚀所述初始有源区，以形成所述有源区。
在一些实施例中，形成所述初始有源区的步骤包括：图形化所述堆叠结构后，形成填充层，所述填充层位于间隔的所述层间介质层、所述第一牺牲层、所述第二牺牲层、所述初始位线及所述第三牺牲层之间；图形化所述填充层，以形成第二凹槽，所述第二凹槽暴露所述堆叠结构沿所述第二方向排布的侧壁；形成所述初始有源区，所述初始有源区填充满所述第二凹槽。
在一些实施例中，形成所述字线的步骤包括：刻蚀所述第二牺牲层，以在所述堆叠结构内形成第三凹槽，所述第三凹槽暴露所述有源区的表面；形成初始字线，所述初始字线填充满所述第三凹槽；刻蚀所述初始字线，以去除部分远离所述有源区一侧的部分所述初始字线，剩余所述初始字线作为所述字线。在一些实施例中，形成所述电容的步骤包括：刻蚀所述堆叠结构，以形成第四凹槽；形成下极板，所述下极板覆盖所述第四凹槽的侧壁；形成电容介质层，所述电容介质层覆盖所述下极板的表面；形成上极板，所述上极板覆盖所述电容介质层的表面，且填充满所述第四凹槽。
在一些实施例中，形成所述电容之前还包括：形成第二隔离结构，所述第二隔离结构与所述字线侧壁接触连接，所述第二隔离结构位于所述字线远离所述有源区的一侧，所述第二隔离结构还与所述位线侧壁接触连接，所述第二隔离结构位于所述位线远离所述有源区的一侧。
本公开实施例提供的技术方案至少具有以下优点：通过设置电容、字线以及位线位于同一有源区的同一侧，且电容与第一掺杂区接触连接，字线与沟道区正对，位线与第二掺杂区接触连接，可以使电容、字线以及位线沿第三方向堆叠，且通过将电容、字线以及位线设置在有源区的同一侧可以提高半导体结构的空间利用率，进而提高半导体结构的堆叠密度。
附图说明
一个或多个实施例通过与之对应的附图中的图片进行示例性说明，这些示例性说明并不构成对实施例的限定，除非有特别申明，附图中的图不构成比例限制；为了更清楚地说明本公开实施例或传统技术中的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本公开一实施例提供的一种半导体结构的结构示意图；
图2为本公开一实施例提供的另一种一种半导体结构的结构示意图；
图3为本公开一实施例提供的一种半导体结构的剖面示意图；
图4至图17为本公开一实施例提供的一种半导体结构的制作方法各步骤对应的结构示意图。
具体实施方式
由背景技术可知，半导体结构中存储单元的集成密度有待提高。
本公开实施提供一种半导体结构，通过设置电容、字线以及位线沿第三方向堆叠设置，且将电容、字线以及位线设置在有源区的同一侧，从而可以提高半导体结构的空间利用率，且通过设置电容与第一掺杂区接触连接，字线与沟道区正对，位线与第二掺杂区接触连接以实现半导体结构的功能。
下面将结合附图对本公开的各实施例进行详细的阐述。然而，本领域的普通技术人员可以理解，在本公开各实施例中，为了使读者更好地理解本公开实施例而提出了许多技术细节。但是，即使没有这些技术细节和基于以下各实施例的种种变化和修改，也可以实现本公开实施例所要求保护的技术方案。
参考图1至图3，图1为本公开实施例提供的一种半导体结构示意；图2为本公开实施例提供的一种半导体结构内部结构的示意图；图3为图1沿虚线方向的一种剖面结构示意图。
具体的，半导体结构包括：基底100；有源区110，有源区110沿第一方向X及第二方向Y间隔排布，且有源区110包括沿第三方向Z排布的第一掺杂区111、沟道区112及第二掺杂区113；沿第三方向Z层叠设置的电容120、字线130以及位线140，电容120、字线130以及位线140均沿第二方向X延伸且相互绝缘，且电容120、字线130以及位线140位于同一有源区110的同一侧，电容120与第一掺杂区111接触连接，字线130与沟道区112正对，位线140与第二掺杂区113接触连接。
通过设置沿第三方向Z层叠设置的电容120、字线130及位线140，且电容120、字线130及位线140位于同一有源区110的同一侧可以提高半导体结构的空间利用率，从而可以提高半导体结构的堆叠密度。
在一些实施例中，沿第二方向Y上，基底100可以包括依次堆叠的衬底101和隔离层102，隔离层102用于实现衬底101与存储单元之间的绝缘，避存储单元中的有源区110与衬底101之间产生漏电，有利于提高半导体结构的电学性能。
在一些实施例中，有源区110的第一掺杂区111可以作为源极或者漏极，沟道区112作为沟道，第二掺杂区113作为漏极或者源极，通过与沟道区112正对的字线130接收到的电信号的电平值控制沟道区112的导通与关断。
在一些实施例中，字线130与沟道区112之间还包括：栅介质层200，通过栅介质层200可以避免字线130与沟道区112直接导通，从而可以提高半导体结构的可靠性。
在一些实施例中，栅介质层200的材料可以是氧化硅、氧化铪、氧化钛、氮化硅或氮氧化硅中的至少一者。
在一些实施例中，有源区110的材料可以包括硅、碳、锗、砷、镓、铟中的至少一种。
在一些实施例中，一有源区110、与该有源区110接触连接的一电容120、与该有源区110正对的一字线130及与该有源区110接触连接的一位线140构成一存储单元，在沿第三方向Z上，存储单元与第一隔离结构160交替堆叠。
在一些实施例中，第一隔离结构160用于间隔相邻的存储单元，从而避免相邻的存储单元之间发生电信号干扰，从而避免相邻的存储单元之间出现电信号异常，且通过将存储单元沿第三方向Z上堆叠设置，可以形成一种在三维方向上堆叠的半导体结构，从而可以提高半导体结构的空间利用率，提高半导体结构的结构密度。
在一些实施例中，存储单元在第一方向X上及第二方向Y上也可以是间隔排布的，以进一步提高半导体结构中的有源区110、电容120、字线130及位线140的集成密度，从而可以提高半导体结构的空间利用率。
在另一些实施例中，为满足不同半导体结构对存储单元数量的要求以及半导体结构本身尺寸的限制，存储单元还可以仅沿第一方向、第二方向及第三方向中的任一方向间隔排布，或者沿第一方向、第二方向及第三方向中任意两个方向间隔排布。
在一些实施例中，与有源区110接触连接的第一隔离结构160的厚度大于位于位线140顶面的第一隔离结构160的厚度，通过设置在第三方向Z上相邻的有源区110之间的第一隔离结构160的厚度较厚，可以提高相邻有源区110之间绝缘性能，从而可以避免相邻有源区110之间出现电信号干扰，提高半导体结构的可靠性。
在另一些实施例中，与有源区接触连接的第一隔离结构的厚度还可以小于或者等于位于位线顶面的第一隔离结构的厚度，可以根据实际的生产过程及生产需求进行调整。
在一些实施例中，电容120可以包括：下极板121，下极板121包括与第一掺杂区111接触的底面，及环绕底面边缘并沿第二方向Y延伸的侧面，底面与侧面围成有容纳空间；电容介质层122，电容介质层122覆盖容纳空间的内壁；上极板123，上极板123覆盖电容介质层122的内壁，且上极板123填充满容纳空间。换句话说，有源区110及位于与电容120相邻的层间介质层170及填充层180围成有凹槽，下极板121覆盖该凹槽的侧壁及底面。
下极板121的材料可以包括氮化钛、氮化钽、铜或钨等金属材料中的任一种或任意组合；电容介质层122的材料可以包括：ZrO，AlO，ZrNbO，ZrHfO，ZrAlO中的任一种或其任一组合；上极板123的材料包括金属氮化物及金属硅化物中的一种或两种所形成的化合物，如氮化钛、硅化钛、硅化镍、硅氮化钛或者其他导电材料，或者，上极板123的材料也可以为导电的半导体材料，如多晶硅，锗硅等。
可以理解的是，电容120的下极板121与上极板123之间的相对面积、下极板121及上极板123之间的距离及电容介质层122的材料都可能影响电容120的容量的大小，故可以根据实际的需求设置电容120的下极板121与上极板123之间的相对面积、下极板121及上极板123之间的距离及电容介质层122的材料。
在一些实施例中，沿第三方向Z上，电容120共用电容介质层122及上极板123，共用电容介质层122及上极板123的电容通过不共用的下极板121决定电容120的容量，通过设置共用电容介质层122及上极板123的电容120可以便于生产。
在一些实施例中，沿第一方向X、第二方向及第三方向Z上分布的电容120共用上极板123，参考图2，沿第一方向X及第三方向Z上分布的电容120共用电容介质层122，图2中沿第一方向X排布的两个电容120共用电容介质层122及上极板123，沿第二方向Y上排布的两个电容120共用上极板123并不共用电容介质层122，(其中一个电容120与有源区110的连接示意出，另一个电容与有源区110的连接并未示意出)及沿第三方向Z上排布的两个电容120共用电容介质层122及上极板123，也就是说沿第二方向Y排布的八个电容120共用同一上极板123，沿第二方向Y上排布的四个电容120共用同一电容介质层122。
在另一些实施例中，还可以将上极板及电容介质层设置为沿第一方向上间隔，也就是说沿第二方向排布的四个电容共用同一上极板，沿第二方向上排布的两个电容共用同一电容介质层；在又一些实施例中，还可以将上极板及电容介质层设置为沿第一方向上及第三方向上均间隔，也就是说电容之间并不共用上极板及电容介质层。
需要说明的是，上述共用上极板123及电容介质层122的电容120的数量是取决于沿第一方向X、第二方向Y及第三方向Z上排布的电容120的数量，换句话说，可以通过控制在不同方向排布的电容120的数量以控制共用上极板123及电容介质层122的电容数量，本公开实施例不对电容120的数量及排布方式进行限制，可以根据实际的需求进行调整。
在一些实施例中，上极板123和电容介质层122之间还包括扩散阻挡层(图中未示出)，扩散阻挡层覆盖电容介质层122远离下极板121的表面，也就是说，上极板123覆盖扩散阻挡层远离电容介质层122的表面，通过扩散阻挡层阻挡上极板123中的导电元素向电容介质层122中扩散，避免降低上极板123的导电性能，且可以避免上极板影响电容介质层122的绝缘性能。
在一些实施例中，扩散阻挡层的材料可以是氮化钛等金属化合物。
在一些实施例中，电容120的下极板121的长度小于或者等于层间介质层170的长度，通过设置下极板121的长度小于或者等于层间介质层170的长度可以避免相邻的电容120的下极板121之间出现接触，避免相邻的电容120之间出现电连接，从而可以提高半导体结构的可靠性。
在另一些实施例中，沿第三方向上，电容不共用电容介质层及上极板，如此，也可以将电容的下极板的长度设置为大于层间介质层的长度，可以根据实际的生产工艺及生产需求调整下极板的长度。
在一些实施例中，半导体结构还包括：层间介质层170，层间介质层170位于电容120的底面，层间介质层170还位于字线130与电容120之间，层间介质层170还位于字线130与位线140之间，层间介质层170还位于位线140的顶面。
通过设置层间介质层170将电容120与字线130进行隔离，通过设置层间介质层170将字线130与位线140进行隔离，可以避免相邻的电容120与字线130直接接触，避免半导体结构异常，且可以避免相邻的字线130与位线140直接接触，且层间介质层170还可以作为支撑结构，可以避免电容120、字线130及位线140在半导体结构内有部分悬空，通过设置层间介质层170可以避免电容120、字线130及位线140出现断裂或者变形，从而可以提高半导体结构的可靠性。
在另一些实施例中，还可以在相邻电容与字线之间以及相邻的字线与位线之间设置不同的膜层，仅需要实现可以将电容、字线及位线之间在电学上隔离即可。
在一些实施例中，层间介质层170可以是单层结构，在另一些实施例中，层间介质层还可以是多层结构的堆叠。
在一些实施例中，层间介质层170的材料可以是氮化硅、氮氧化硅等绝缘材料。
在一些实施例中，在沿第二方向Y上，层间介质层170的长度大于字线130的长度，且层间介质层170的长度大于位线140的长度。可以理解的是，在一些实施例中，沿第三方向Z分布的电容120共用电容介质层122，通过设置字线130的长度及位线140的长度均小于层间介质层170可以避免电容120与字线130及位线140直接接触连接，从而可以提高半导体结构的可靠性。
在另一些实施例中，在沿第二方向上，层间介质层的长度还可以等于或者小于字线的长度和/或层间介质层的长度也可以小于或者等于位线的长度；在又一些实施例中，层间介质层的长度大于字线的长度且层间介质层的长度小于或者等于位线的长度等等。可以根据实际需求及实际的生产过程调整层间介质层、字线及位线的长度。
在一些实施例中，半导体结构还包括：第二隔离结构190，第二隔离结构190与字线130侧壁接触连接，且第二隔离结构190位于字线130远离有源区110的一侧。通过设置第二隔离结构190可以避免字线130与电容120之间直接接触，从而可以提高半导体结构的可靠性。
在一些实施例中，第二隔离结构190还可以位于位线140远离有源区110的一侧且与位线140的侧壁接触连接，通过设置第二隔离结构190与位线140的侧壁接触连接可以避免位线140与电容120直接接触，从而可以提高半导体结构的可靠性。
在另一些实施例中，设置在位线远离有源区一侧的膜层还可以与第二隔离结构不同，仅需要实现避免位线与电容直接接触即可。
在一些实施例中，第二隔离结构190的材料可以是氧化硅、氮化硅等，在另一些实施例中，第二隔离结构还可以是多种绝缘材料的混合或者多个绝缘膜层的堆叠，在又一些实施例中，第二隔离结构还可以是空气间隙。
在一些实施例中，还可以包括：保护层220，保护层220位于填充层180的顶面，通过设置保护层220可以保护半导体结构，且可以避免空气或灰尘等杂物进入到半导体结构的内部，提高半导体结构的可靠性。
本公开实施例通过设置电容120、字线130及位线140沿第三方向Z堆叠设置，且将电容120、字线130及位线140设置在有源区110的同一侧，从而可以提高半导体结构的空间利用率，并通过设置电容120与有源区110的第一掺杂区111接触连接，设置字线130与沟道区112正对，设置位线140与第二掺杂区113接触连接以构成一个存储单元，通过设置沿第一方向X及第二方向Y及第三方向Z排布的存储单元以提高存储单元的堆叠密度。
本公开另一实施例还提供一种半导体的制作方法，可以用于形成上述半导体结构，以下将结合附图对本公开另一实施例提供的半导体结构的制作方法进行说明，需要说明的是前述实施例相同或相应的部分，可参考前述实施例的相应说明，以下将不做赘述。
参考图4至图17、图1及图3，其中图8为图7中沿虚线方向的剖视图，图9至图17为在图8的基础上进行后续步骤对应的结构示意图。
参考图4至图17、图1及图3，半导体及结构的制作方法包括：提供基底100；形成有源区110和沿第三方向Z层叠设置的电容120、字线130以及位线140，部分有源区110位于基底100表面，部分有源区110与基底100表面间隔，有源区110沿第一方向X及第二方向Y间隔排布，且有源区110包括沿第三方向Z排布的第一掺杂区111、沟道区112及第二掺杂区113，电容120、字线130以及位线140均沿第二方向Y延伸且相互绝缘，且电容120、字线130以及位线140位于同一有源区110的同一侧，电容120与第一掺杂区111接触连接，字线130与沟道区112正对，位线140与第二掺杂区113接触连接。
通过形成沿第二方向Y延伸的电容120、字线130及位线140，且电容120、字线130及位线140沿第三方向Z堆叠，可以形成空间利用率更高的半导体结构，从而提高半导体结构度堆叠密度，通过形成电容120与有源区110的第一掺杂区111接触连接，字线130与沟道区112正对，位线140与第二掺杂区113接触连接以实现半导体结构的电学性能。
具体的，参考图4、图5及图15，形成位线140的方法包括：在基底100表面形成堆叠结构230，堆叠结构230包括沿第三方向Z上依次排布的层间介质层170、第一牺牲层240、层间介质层170、第二牺牲层250、层间介质层170、初始位线141、层间介质层170及第三牺牲层260；刻蚀初始位线141，以形成沿第一方向X及第二方向Y间隔排布的位线140，且位线140沿第二方向Y延伸。
通过形成第一牺牲层240为后续形成电容提供工艺基础，通过形成第二牺牲层250为后续形成字线提供工艺基础，通过形成第三牺牲层为后续形成第一隔离结构及形成在第三方向Z间隔的有源区提供工艺基础。通过形成层间介质层170可以作为后续刻蚀过程中起到支撑的作用，且可以在后续刻蚀液流动时固定刻蚀液的流动路径，从而可以固定刻蚀方向，避免出现过刻蚀或者刻蚀偏移的情况。从而可以提高半导体结构的可靠性。
在一些实施例中，第一牺牲层240的材料可以是多晶硅，第二牺牲层250的材料可以是无定型碳，初始位线的材料可以是锗，第三牺牲层260的材料可以是锗化硅。在另一些实施例中，第一牺牲层、第二牺牲层、第三牺牲层的材料还可以是其他，仅需保证第一牺牲层、第二牺牲层、第三牺牲层之间的材料有一定的刻蚀选择比，从而避免后续在刻蚀第一牺牲层、第二牺牲层、第三牺牲层中的一层的时候过刻蚀其他膜层，影响半导体结构的可靠性。
在一些实施例中，参考图4及图15，刻蚀位线140的步骤包括：形成有源区110之前，刻蚀堆叠结构230，以形成沿第一方向X及第二方向Y间隔排布的初始位线141；形成有源区110之后，刻蚀初始位线141远离有源区110的部分初始位线141，剩余初始位线141作为位线140。通过在形成有源区110之前刻蚀初始位线141可以为后续形成沿第一方向X及第二方向Y间隔排布的位线140提供工艺基础，通过在形成有源区110之后刻蚀初始位线141可以避免位线140与后续形成的电容120直接接触连接，从而可以提高半导体结构的可靠性。
参考图5至图10，在一些实施例中，形成有源区110的步骤包括：图形化堆叠结构230，以形成沿第一方向X及第二方向Y间隔排布的层间介质层170、第一牺牲层240、第二牺牲层250、初始位线141及第三牺牲层260；形成初始有源区114，初始有源区114与堆叠结构230沿第二方向Y排布的侧壁接触连接；刻蚀第三牺牲层260，以在堆叠结构230内形成第一凹槽270；以第一凹槽270为掩膜刻蚀初始有源区114，以形成有源区110。
通过形成刻蚀初始有源区114可以形成在第三方向Z上间隔排布的有源区110，从而为后续形成在第三方向Z上间隔排布存储单元提供基础。
参考图5至图8，形成初始有源区114的步骤包括：图形化堆叠结构230后，形成填充层180，填充层180位于间隔的层间介质层170、第一牺牲层240、第二牺牲层250、初始位线141及第三牺牲层260之间；图形化填充层180，以形成第二凹槽330，第二凹槽330暴露堆叠结构230沿第二方向Y排布的侧壁；形成初始有源区114，初始有源区114填充满第二凹槽330。
具体的，参考图6，形成的填充层180还覆盖间隔的层间介质层170、第一牺牲层240、第二牺牲层250、初始位线141及第三牺牲层260的表面，以将间隔的层间介质层170、第一牺牲层240、第二牺牲层250、初始位线141及第三牺牲层260完全包裹起来，从而后续还可以作为后续形成的有源区、电容、字线及位线的保护结构，避免有源区、电容、字线及位线受到损伤。
参考图7，在一些实施例中，图形化填充层180的方法可以是通过掩膜刻蚀以形成第二凹槽330，在形成第二凹槽330之后还包括去除填充层180顶面的掩膜。
参考图8，在一些实施例中，形成初始有源区114的过程中还覆盖填充层180的表面，可以通过化学机械研磨的方式去除位于填充层180顶面的初始有源区114。
在一些实施例中，形成初始有源区114之后还包括在填充层180的顶面形成第一盖层280和第二盖层290，第一盖层280覆盖填充层180的顶面，第二盖层290覆盖第一盖层280的顶面。通过形成第一盖层280和第二盖层可以为后续形成图案更加精确的第五凹槽提供工艺基础。
在一些实施例中，第一盖层280的材料可以是无定形碳，第二盖层290的材料可以是氧化硅等绝缘材料。
参考图9，在一些实施例中，还包括：刻蚀堆叠结构230，以形成第五凹槽300；通过形成第五凹槽300可以为后续刻蚀第三牺牲层260、刻蚀第二牺牲层250及刻蚀第一牺牲层240提供工艺基础。
参考图10，刻蚀第三牺牲层以形成第一凹槽270，并通过以第一凹槽270为掩膜刻蚀初始有源区114(参考图8)，以形成沿第三方向Z间隔排布的有源区110。
在一些实施例中，在第三方向上，刻蚀形成的相邻有源区110之间间隙大于相邻层间介质层170之间的间距，从而可以增加相邻有源区110之间的间隙，从而提高相邻有源区110之间的绝缘性能。
参考图11，形成第一初始隔离结构161，第一初始隔离结构161填充满第一凹槽270及第五凹槽300，通过形成第一初始隔离结构161为后续形成第一隔离结构提供工艺基础，且通过第一初始隔离结构161还可以提高相邻有源区110之间的绝缘性能。
参考图12，刻蚀第一初始隔离结构161，以暴露第五凹槽300的表面，剩余第一初始隔离结构161作为第一隔离结构160，通过形成第一隔离结构160将相邻的存储单元进行隔离，且还可以作为支撑结构以支撑相邻的存储单元，从而可以避免存储单元出现变形，从而可以提高半导体结构的可靠性。
参考图13至图15，形成字线130的步骤可以包括：刻蚀第二牺牲层250，以在堆叠结构230内形成第三凹槽310，第三凹槽310暴露有源区110的表面；形成初始字线131，初始字线131填充满第三凹槽310；刻蚀初始字线131，以去除部分远离有源区110一侧的部分初始字线131，剩余初始字线131作为字线130。
参考图13，形成第三凹槽310，第三凹槽310暴露有源区110的沟道区112的表面。
参考图14，形成初始字线131，在一些实施例中，形成初始字线131之前还包括：形成栅介质层200，栅介质层200覆盖沟道区112的表面，且通过栅介质层200可以避免后续形成的字线与有源区110直接接触。
在一些实施例中，可以采用原子层沉积的方式形成栅介质层200，在另一些实施例中，还可以通过氧化的方式形成栅介质层。通过原子层沉积的方式形成栅介质层200的均匀性较好，通过氧化的方式形成的栅介质层200的致密性较好。
参考图15及图16，形成第二隔离结构190，第二隔离结构190与字线130侧壁接触连接，第二隔离结构190位于字线130远离有源区110的一侧，第二隔离结构190还与位线140侧壁接触连接，第二隔离结构190位于位线140远离有源区110的一侧，通过形成第二隔离结构190可以避免字线130与后续形成的电容之间直接接触，且可以避免位线140与后续形成的电容直接接触。
参考图15，形成第二初始隔离结构191，第二初始隔离结构191填充满第五凹槽300。
参考图16，图形化第二初始隔离结构191(参考图15)，以形成第二隔离结构190。
在一些实施例中，图形化第二初始隔离结构191的方式可以是通过以第一盖层280及第二盖层290为掩膜刻蚀第二初始隔离结构191，以形成第二隔离结构190。
参考图17及图3，形成电容120的步骤包括：刻蚀堆叠结构230，以形成第四凹槽320；形成下极板121，下极板121覆盖第四凹槽320的侧壁；形成电容介质层122，电容介质层122覆盖下极板121的表面；形成上极板123，上极板123覆盖电容介质层122的表面，且填充满第四凹槽320。
参考图17，刻蚀第一牺牲层240，以形成第四凹槽320，第四凹槽320暴露有源区110的第一掺杂区111。
参考图3，形成下极板121，下极板121覆盖第四凹槽320的整个侧壁及第四凹槽320靠近有源区110一侧表面；形成电容介质层122，电容介质层122覆盖下极板121的侧壁，且电容介质层122还覆盖第五凹槽300沿第二方向Y的侧壁；形成上极板123，上极板123填充满第四凹槽320及第五凹槽300，以形成在第三方向Z上共用上极板123及电容介质层122的电容。通过形成第三方向Z上共用上极板123及电容介质层122的电容可以降低半导体结构的制作方法的工艺难度，且可以减少半导体结构的制作方法的制作步骤，减少整个生产工艺的工艺时长。
在一些实施例中，还在上极板123与电容介质层122形成扩散阻挡层(图中未示出)，通过扩散阻挡层可以阻挡上极板123的金属离子扩散至电容介质层122内。
本公开实施例通过形成沿第三方向Z层叠设置的电容120、字线130以及位线140，且通过设置电容120、字线130以及位线140位于同一有源区110的同一侧，从而可以实现较高的存储密度，通过设置字线130位于位线140的下方，设置电容120位于字线130的下方，从而提高半导体结构的空间利用率，进而提高半导体结构的结构密度。
本领域的普通技术人员可以理解，上述各实施方式是实现本公开的具体实施例，而在实际应用中，可以在形式上和细节上对其作各种改变，而不偏离本公开实施例的精神和范围。任何本领域技术人员，在不脱离本公开实施例的精神和范围内，均可作各自更动与修改，因此本公开实施例的保护范围应当以权利要求限定的范围为准。

Claims (16)

1.一种半导体结构，其特征在于，包括：
基底；有源区，所述有源区沿第一方向及第二方向间隔排布，且所述有源区包括沿第三方向排布的第一掺杂区、沟道区及第二掺杂区；
沿所述第三方向层叠设置的电容、字线以及位线，所述电容、所述字线以及所述位线均沿所述第二方向延伸且相互绝缘，且所述电容、所述字线以及所述位线位于同一所述有源区的同一侧，所述电容与所述第一掺杂区接触连接，所述字线与所述沟道区正对，所述位线与所述第二掺杂区接触连接。
2.根据权利要求1所述的半导体结构，其特征在于，一所述有源区、与该所述有源区接触连接的一所述电容、与该所述有源区正对的一所述字线及与该所述有源区接触连接的一所述位线构成一存储单元，在沿第三方向上，所述存储单元与第一隔离结构交替堆叠。
3.根据权利要求2所述的半导体结构，其特征在于，与所述有源区接触连接的所述第一隔离结构的厚度大于位于所述位线顶面的所述第一隔离结构的厚度。
4.根据权利要求1所述的半导体结构，其特征在于，还包括：层间介质层，所述层间介质层位于所述电容的底面，所述层间介质层还位于所述字线与所述电容之间，所述层间介质层还位于所述字线与所述位线之间，所述层间介质层还位于所述位线的顶面。
5.根据权利要求4所述的半导体结构，其特征在于，在沿所述第二方向上，所述层间介质层的长度大于所述字线的长度，且所述层间介质层的长度大于所述位线的长度。
6.根据权利要求1所述的半导体结构，其特征在于，所述电容包括：
下极板，所述下极板包括与所述第一掺杂区接触的底面，及环绕所述底面边缘并沿所述第二方向延伸的侧面，所述底面与所述侧面围成有容纳空间；
电容介质层，所述电容介质层覆盖所述容纳空间的内壁；
上极板，所述上极板覆盖所述电容介质层的内壁，且所述上极板填充满所述容纳空间。
7.根据权利要求6所述的半导体结构，其特征在于，沿所述第三方向上，所述电容共用所述电容介质层及所述上极板。
8.根据权利要求1所述的半导体结构，其特征在于，还包括：第二隔离结构，所述第二隔离结构与所述字线侧壁接触连接，且所述第二隔离结构位于所述字线远离所述有源区的一侧。
9.一种半导体结构的制作方法，其特征在于，包括：
提供基底；
形成有源区和沿第三方向层叠设置的电容、字线以及位线，所述有源区沿第一方向及第二方向间隔排布，且所述有源区包括沿第三方向排布的第一掺杂区、沟道区及第二掺杂区，所述电容、所述字线以及所述位线均沿所述第二方向延伸且相互绝缘，且所述电容、所述字线以及所述位线位于同一所述有源区的同一侧，所述电容与所述第一掺杂区接触连接，所述字线与所述沟道区正对，所述位线与所述第二掺杂区接触连接。
10.根据权利要求9所述的半导体结构的制作方法，其特征在于，形成位线的方法包括：
在所述基底表面形成堆叠结构，所述堆叠结构包括沿所述第三方向上依次排布的层间介质层、第一牺牲层、层间介质层、第二牺牲层、层间介质层、初始位线、层间介质层及第三牺牲层；
刻蚀所述初始位线，以形成沿所述第一方向及所述第二方向间隔排布的所述位线，且所述位线沿所述第二方向延伸。
11.根据权利要求10所述的半导体结构的制作方法，其特征在于，刻蚀所述初始位线的步骤包括：形成所述有源区之前，刻蚀所述堆叠结构，以形成沿所述第一方向及所述第二方向间隔排布的所述初始位线；
形成有源区之后，刻蚀所述初始位线远离所述有源区的部分所述初始位线，剩余所述初始位线作为所述位线。
12.根据权利要求10所述的半导体结构的制作方法，其特征在于，形成所述有源区的步骤包括：
图形化所述堆叠结构，以形成沿所述第一方向及所述第二方向间隔排布的所述层间介质层、所述第一牺牲层、所述第二牺牲层、所述初始位线及所述第三牺牲层；
形成初始有源区，所述初始有源区与所述堆叠结构沿所述第二方向排布的侧壁接触连接；
刻蚀所述第三牺牲层，以在所述堆叠结构内形成第一凹槽；
以所述第一凹槽为掩膜刻蚀所述初始有源区，以形成所述有源区。
13.根据权利要求12所述的半导体结构的制作方法，其特征在于，形成所述初始有源区的步骤包括：
图形化所述堆叠结构后，形成填充层，所述填充层位于间隔的所述层间介质层、所述第一牺牲层、所述第二牺牲层、所述初始位线及所述第三牺牲层之间；
图形化所述填充层，以形成第二凹槽，所述第二凹槽暴露所述堆叠结构沿所述第二方向排布的侧壁；
形成所述初始有源区，所述初始有源区填充满所述第二凹槽。
14.根据权利要求10所述的半导体结构的制作方法，其特征在于，形成所述字线的步骤包括：刻蚀所述第二牺牲层，以在所述堆叠结构内形成第三凹槽，所述第三凹槽暴露所述有源区的表面；
形成初始字线，所述初始字线填充满所述第三凹槽；
刻蚀所述初始字线，以去除部分远离所述有源区一侧的部分所述初始字线，剩余所述初始字线作为所述字线。
15.根据权利要求10所述的半导体结构的制作方法，其特征在于，形成所述电容的步骤包括：刻蚀所述堆叠结构，以形成第四凹槽；
形成下极板，所述下极板覆盖所述第四凹槽的侧壁；
形成电容介质层，所述电容介质层覆盖所述下极板的表面；
形成上极板，所述上极板覆盖所述电容介质层的表面，且填充满所述第四凹槽。
16.根据权利要求9所述的半导体结构的制作方法，其特征在于，形成所述电容之前还包括：形成第二隔离结构，所述第二隔离结构与所述字线侧壁接触连接，所述第二隔离结构位于所述字线远离所述有源区的一侧，所述第二隔离结构还与所述位线侧壁接触连接，所述第二隔离结构位于所述位线远离所述有源区的一侧。
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