CN117425334A - 一种存储器、电子设备 - Google Patents

Abstract

一种存储器、电子设备，该存储器包括衬底以及设置在所述衬底上的至少一个晶体管，所述晶体管包括：设置在所述衬底上的凸墙，所述凸墙沿着第一方向延伸；设置在所述衬底上的半导体层，所述半导体层包括沟道区域，所述沟道区域沿着第二方向延伸，所述沟道区域覆盖至少部分所述凸墙，所述第一方向与所述第二方向交叉；设置在所述沟道区域远离所述衬底一侧的栅电极，所述栅电极与所述沟道区域互相绝。

Description

一种存储器、电子设备

技术领域

本公开实施例涉及但不限于半导体技术领域，具体涉及一种存储器、电子设备。

背景技术

动态随机存取存储器(Dynamic Random Access Memory，DRAM)是一种半导体存储器，和静态存储器相比，DRAM存储器具有结构较为简单、制造成本较低、容量密度较高的优点，随着技术的发展，DRAM存储器的应用日益广泛。

发明内容

以下是对本公开详细描述的主题的概述。本概述并非是为了限制权利要求的保护范围。

第一方面，本公开实施例提供了一种存储器，包括衬底以及设置在所述衬底上的至少一个晶体管，所述晶体管包括：

设置在所述衬底上的凸墙，所述凸墙沿着第一方向延伸；

设置在所述衬底上的半导体层，所述半导体层包括沟道区域，所述沟道区域沿着第二方向延伸，所述沟道区域覆盖至少部分所述凸墙，所述第一方向与所述第二方向交叉；

设置在所述沟道区域远离所述衬底一侧的栅电极，所述栅电极与所述沟道区域互相绝。

在示例性实施例中，所述凸墙包括顶壁以及在所述第二方向上相对设置的第一侧壁和第二侧壁，所述沟道区域覆盖至少部分顶壁、至少部分第一侧壁和至少部分第二侧壁。

在示例性实施例中，所述半导体层为氧化物半导体。

在示例性实施例中，所述半导体层包括层叠设置的第一氧化物半导体层、第二氧化物半导体层和第三氧化物半导体层，所述第二氧化物半导体层位于所述第一氧化物半导体层和所述第三氧化物半导体层之间，所述第二氧化物半导体层的导带均低于所述第一氧化物半导体层和所述第三氧化物半导体层的导带。

在示例性实施例中，所述晶体管还包括介质层，所述介质层设置在所述半导体层离所述衬底一侧，所述介质层中设置有第一沟槽，所述第一沟槽沿着所述第二方向延伸，所述第一沟槽将所述沟道区域暴露，所述栅电极设置在所述第一沟槽中。

在示例性实施例中，所述半导体层还包括第一接触区和第二接触区，所述第一接触区和所述第二接触区位于所述沟道区域在所述第一方向的相对两侧，且均与所述沟道区域连接，所述晶体管还包括第一接触导电层和第二接触导电层，所述第一接触导电层设置在所述第一接触区上，所述第二接触导电层设置在所述第二接触区上，所述第一接触导电层和第二接触导电层均与所述沟道区在所述衬底的正投影不交叠。

在示例性实施例中，所述晶体管还包括第一电极和第二电极，所述第一电极设置在所述第一接触导电层远离所述衬底一侧，并与至少部分所述第一接触导电层连接，所述第二电极设置在所述第二接触导电层远离所述衬底一侧，并与至少部分所述第二接触导电层连接。

在示例性实施例中，所述晶体管还包括介质层，所述介质层设置在所述第一接触导电层和第二接触导电层远离所述衬底一侧，所述介质层中设置有第二沟槽和第三沟槽，所述第二沟槽和第三沟槽均沿着所述第二方向延伸，所述第二沟槽将至少部分所述第一接触导电层暴露，所述第三沟槽将至少部分所述第二接触导电层暴露，所述第一电极设置在所述第二沟槽中，所述第二电极设置在所述第三沟槽中。

在示例性实施例中，所述存储器包括间隔设置的第一晶体管和第二晶体管，所述第一晶体管和所述第二晶体管中的栅电极同层设置。

第二方面，本公开实施例还提供了一种电子设备，包括前述的存储器。

在示例性实施例中，所述电子设备包括智能电话、计算机、平板电脑、人工智能、可穿戴设备或智能移动终端。

本申请实施例提供了一种存储器，包括衬底以及设置在衬底上的至少一个晶体管，该晶体管包括设置在衬底上的凸墙，通过将沟道区域覆盖至少部分凸墙，可以增加沟道区域在第二方向上的长度，进而可以提高器件驱动电流的强度，且不增加版图面积。

在阅读并理解了附图和详细描述后，可以明白其他方面。

附图说明

附图用来提供对本申请技术方案的理解，并且构成说明书的一部分，与本申请的实施例一起用于解释本申请的技术方案，并不构成对本申请技术方案的限制。

图1为本申请实施例存储器的俯视图一；

图2为本申请实施例存储器的剖视图一；

图3为本申请实施例存储器中半导体层的俯视图；

图4为本申请实施例存储器的俯视图二；

图5为本申请实施例存储器的俯视图三；

图6a为本申请实施例存储器形成凸墙材料层和台阶后的剖视图；

图6b为本申请实施例存储器形成第一硬掩膜层和第二硬掩膜层后的剖视图；

图6c为本申请实施例存储器形成第一凸墙和第二凸墙后的剖视图；

图6d为本申请实施例存储器形成半导体薄膜后的剖视图；

图6e为本申请实施例存储器形成绝缘介质后的剖视图；

图6f为本申请实施例存储器形成沟道区域后的俯视图；

图6g为本申请实施例存储器形成沟道区域后的剖视图；

图6h为本申请实施例存储器形成栅电极后的俯视图；

图6i为本申请实施例存储器形成栅电极后的剖视图；

图6j为本申请实施例存储器形成第一接触导电层和第二接触导电层后的俯视图。

具体实施方式

为使本公开的目的、技术方案和优点更加清楚明白，下文中将结合附图对本公开的实施例进行详细说明。注意，实施方式可以以多个不同形式来实施。所属技术领域的普通技术人员可以很容易地理解一个事实，就是方式和内容可以在不脱离本公开的宗旨及其范围的条件下被变换为各种各样的形式。因此，本公开不应该被解释为仅限定在下面的实施方式所记载的内容中。在不冲突的情况下，本公开中的实施例及实施例中的特征可以相互任意组合。

在附图中，有时为了明确起见，夸大表示了各构成要素的大小、层的厚度或区域。因此，本公开的一个方式并不一定限定于该尺寸，附图中各部件的形状和大小不反映真实比例。此外，附图示意性地示出了理想的例子，本公开的一个方式不局限于附图所示的形状或数值等。

本说明书中的“第一”、“第二”、“第三”等序数词是为了避免构成要素的混同而设置，而不是为了在数量方面上进行限定的。

在本说明书中，为了方便起见，使用“中部”、“上”、“下”、“前”、“后”、“竖直”、“水平”、“顶”、“底”、“内”、“外”等指示方位或位置关系的词句以参照附图说明构成要素的位置关系，仅是为了便于描述本说明书和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本公开的限制。构成要素的位置关系根据描述各构成要素的方向适当地改变。因此，不局限于在说明书中说明的词句，根据情况可以适当地更换。

在本说明书中，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解。例如，可以是固定连接，或可拆卸连接，或一体地连接；可以是机械连接，或电连接；可以是直接相连，或通过中间件间接相连，或两个元件内部的连通。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本公开中的具体含义。

在本说明书中，晶体管是指至少包括栅电极、漏电极以及源电极这三个端子的元件。晶体管在漏电极(也称为漏电极端子、漏区域或漏电极)与源电极(也称为源电极端子、源区域或源电极)之间具有沟道区域，并且电流能够流过漏电极、沟道区域以及源电极。注意，在本说明书中，沟道区域是指电流主要流过的区域。

在本说明书中，下面提及的第一导电层可以为漏电极、第二导电层可以为源电极，或者第一导电层可以为源电极、第二导电层可以为漏电极。实际应用中，第一导电层和第二导电层哪一个为源电极，哪一个为漏电极与电流的流向有关，一般的，电流从源极流向漏极。在使用极性相反的晶体管的情况或电路工作中的电流方向变化的情况等下，“源电极”及“漏电极”的功能有时互相调换。因此，在本说明书中，“源电极”和“漏电极”可以互相调换。

在本说明书中，“电连接”包括构成要素通过具有某种电作用的元件连接在一起的情况，比如实物连接关系，或信号连接关系。“具有某种电作用的元件”只要可以进行连接的构成要素间的电信号的授受，就对其没有特别的限制。“具有某种电作用的元件”的例子不仅包括电极和布线，而且还包括晶体管等开关元件、电阻器、电感器、电容器、其它具有各种功能的元件等。

在本说明书中，下述的平行或垂直是在误差范围内的大约平行和大约垂直。“平行”是指两个直线形成的角度为-10°以上且10°以下的状态，因此，也包括该角度为-5°以上且5°以下的状态。另外，“垂直”是指两个直线形成的角度为80°以上且100°以下的状态，因此，也包括85°以上且95°以下的角度的状态。

在本说明书中，“膜”和“层”可以相互调换。例如，有时可以将“导电层”换成为“导电膜”。与此同样，有时可以将“绝缘膜”换成为“绝缘层”。

本公开中的“约”，是指不严格限定界限，允许工艺和测量误差范围内的数值。

动态随机存取存储器(DRAM)和增强式或嵌入式动态随机存取存储器(eDRAM)可以用于高密度或高带宽存储装置。存储装置(例如DRAM或eDRAM)可以包括多个存储单元，其中存储单元可以包括晶体管，晶体管可以控制对存储单元的存取。

本申请实施例提供了一种存储器，包括衬底以及设置在所述衬底上的至少一个晶体管，所述晶体管包括：

设置在所述衬底上的凸墙，所述凸墙沿着第一方向延伸；

设置在所述衬底上的半导体层，所述半导体层包括沟道区域，所述沟道区域沿着第二方向延伸，所述沟道区域覆盖至少部分所述凸墙，所述第一方向与所述第二方向交叉；

设置在所述沟道区域远离所述衬底一侧的栅电极，所述栅电极与所述沟道区域互相绝。

图1为本申请实施例存储器的俯视图一；图2为本申请实施例存储器的剖视图一。图2可以为图1中A-A’方向的剖视图。以本申请实施例存储器中一个晶体管为例。在示例性实施例中，如图1和图2所示，本申请实施例存储器包括衬底10以及设置在衬底10上的至少一个晶体管，该晶体管包括设置在衬底10上的凸墙20，设置在凸墙20上的半导体层30，设置在半导体层30远离衬底10一侧的栅电极、第一接触导电层50和第二接触导电层60，以及设置在第一接触导电层50和第二接触导电层60上的介质层70。

在示例性实施例中，衬底10可以是本领域技术人员熟知的任何用以承载半导体集成电路组成元件的底材，例如绝缘体上硅(silicon-on-insulator，SOI)、体硅(bulksilicon)、碳化硅、锗、锗硅、砷化镓或者绝缘体上锗等，相应的顶层半导体材料为硅、锗、锗硅或砷化镓等。

在示例性实施例中，如图1和图2所示，凸墙20呈条状，凸墙20沿着第一方向(方向X)延伸。凸墙20远离衬底一侧的表面高于衬底的表面。凸墙20的竖截面可以采用多种形状，例如，凸墙20的竖截面可以为矩形、梯形或多边形等规则或不规则形状。其中，凸墙20与衬底10可以采用相同的材料。

图3为本申请实施例存储器中半导体层的俯视图。在示例性实施例中，如图3所示，半导体层30设置在衬底上，并覆盖凸墙20。半导体层30包括沟道区域100以及位于沟道区域100在第一方向(方向X)的相对两侧的第一接触区200和第二接触区300，第一接触区200和第二接触区300均与沟道区域连接。沟道区域100呈条状，沟道区域100沿着第二方向(方向Y)延伸，沟道区域100覆盖至少部分凸墙20。其中，第一方向与第二方向交叉，示例的，第一方向与第二方向垂直。

在示例性实施例中，以凸墙20的竖截面为矩形为例，如图1和图2所示，凸墙20包括在第二方向(方向Y)上相对设置的第一侧壁和第二侧壁，以及将第一侧壁和第二侧壁连接的顶壁。沟道区域100沿着第二方向(方向Y)延伸，与部分凸墙20在衬底10的正投影存在交叠。沟道区域100在交叠处覆盖凸墙20的至少部分顶壁、至少部分第一侧壁和至少部分第二侧壁，即沟道区域100沿着第二方向(方向Y)延伸，与沿着第一方向(方向X)延伸的凸墙20相交。

本申请实施例存储器通过沟道区域100覆盖至少部分凸墙20，可以增加沟道区域100在第二方向(方向Y)上的长度，提高器件驱动电流的强度，且不增加版图面积。

在示例性实施例中，如图3所示，第一接触区200和第二接触区300均沿着第二方向(方向Y)延伸，覆盖至少部分凸墙20。

在示例性实施例中，如图1和图3所示，第一接触导电层50设置在第一接触区200上，与第一接触区200连接，第一接触导电层50与沟道区域100在衬底的正投影不交叠，第一接触导电层50通过第一接触区200与沟道区域100实现电连接。第二接触导电层60设置在第二接触区300上，与第二接触区300连接，第二接触导电层60与沟道区域100在衬底的正投影不交叠，第二接触导电层60通过第二接触区300与沟道区域100实现电连接。

在示例性实施例中，如图1和图2所示，介质层70设置在第一接触导电层50和第二接触导电层60远离衬底一侧，介质层70中设置有第一沟槽701，第一沟槽701沿着第二方向(方向Y)延伸，与凸墙20在衬底的正投影存在交叠。第一沟槽701将沟道区域100暴露，沟道区域100与介质层70在衬底的正投影不交叠。示例的，第一沟槽701将凸墙20上的沟道区域100暴露。

在示例性实施例中，如图1所示，介质层70中还设置有第二沟槽702和第三沟槽703，第二沟槽702和第三沟槽703位于第一沟槽701在第一方向(方向X)的相对两侧，第二沟槽702和第三沟槽703均沿着第二方向(方向Y)延伸，第二沟槽702和第三沟槽703均与第一沟槽701在衬底的正投影不交叠。

在示例性实施例中，如图1所示，第二沟槽702与凸墙20在衬底的正投影存在交叠，第二沟槽702将至少部分第一接触导电层50暴露。示例的，第二沟槽702将凸墙20上的第一接触导电层50暴露。

在示例性实施例中，如图1所示，第三沟槽703与凸墙20在衬底的正投影存在交叠，第三沟槽703将至少部分第二接触导电层60暴露。示例的，第三沟槽703将凸墙20上的第二接触导电层60暴露。

本申请实施例存储器通过第二沟槽702和第三沟槽703，将第一接触导电层50和第二接触导电层60暴露，实现自对准接触工艺,降低了源电极和漏电极制备过程中的氢掺杂。

图4为本申请实施例存储器的俯视图二。在示例性实施例中，如图4所示，栅电极40设置在沟道区域100远离衬底一侧，栅电极40呈条状，沿着第二方向(方向Y)延伸，栅电极40设置在第一沟槽701中，栅电极40与沟道区域100在衬底的正投影存在交叠。栅电极40与沟道区域100之间设置有栅极绝缘层41，栅电极40通过栅极绝缘层41与沟道区域100绝缘。

在示例性实施例中，栅电极40可以采用多晶硅、金属、金属氮化物和氧化物中的至少一种。示例的，栅电极40材料可以采用氮化钛、金属钨或氧化铟锡。

在示例性实施例中，栅极绝缘层41可以选择宽带隙和高介电常数的材料，例如二氧化硅或二氧化铪。栅极绝缘层41可以采用单层介质材料，例如，氧化物或氮化物；或者，栅极绝缘层41可以采用多层介质材料，例如，氧化物和氮化物的组合。

在示例性实施例中，如图4所示，晶体管还包括第一电极81和第二电极82。第一电极810呈条状，沿着第二方向(方向Y)延伸，第一电极810设置在第二沟槽702中，第一电极810与第二沟槽702中的第一接触导电层50连接。第二电极82呈条状，沿着第二方向(方向Y)延伸，第二电极82设置在第三沟槽703中，第二电极82与第三沟槽703中的第二接触导电层60连接。

在示例性实施例中，如图2所示，半导体层30为氧化物半导体。例如，半导体层30的材料采用铟镓锌氧化物(IGZO)、铟铝锌氧化物(IAZO)、氧化铟、氧化锌等材质。

本申请实施例存储器中半导体层30为氧化物半导体，氧化物半导体呈现低迁移率，使晶体管具有低漏电电流，能够大幅提高存储器的数据保持时间和读出速度。

在示例性实施例中，如图2所示，半导体层30包括层叠设置的第一氧化物半导体层301、第二氧化物半导体层302和第三氧化物半导体层303，第二氧化物半导体层302位于第一氧化物半导体层301和第三氧化物半导体层303之间，第二氧化物半导体层302的导带均低于第一氧化物半导体层301和第三氧化物半导体层303的导带。示例的，第二氧化物半导体层302可以采用铟镓锌氧化物(IGZO)，第一氧化物半导体层301和第三氧化物半导体层303可以采用铟镓硅氧化物(InGaSiO)，第二氧化物半导体层302的导带均低于第一氧化物半导体层301和第三氧化物半导体层303的导带，第二氧化物半导体层302与第一氧化物半导体层301之间的导带存在约0.7eV的带隙差，第二氧化物半导体层302与第三氧化物半导体层303之间的导带存在约0.7eV的带隙差，从而形成电子势阱。

本申请实施例存储器通过半导体层30的三明治结构，在沟道区域形成电子势阱，抑制界面散射，提高沟道载流子迁移率。本申请实施例存储器通过半导体层30的三明治结构在氢氛围退火过程中对沟道区域中的第二氧化物半导体层起到保护作用，防止氧空位(Vo)的形成与扩散，提高沟道区域的稳定性，避免在氢氛围退火产生氧空位(Vo)导致器件阈值漂移。

图5为本申请实施例存储器的俯视图三。在示例性实施例中，如图5所示，存储器包括多个间隔设置的晶体管，多个间隔设置的晶体管包括第一晶体管101和第二晶体管102，第一晶体管101和第二晶体管102沿着第二方向(方向Y)间隔排列，第一晶体管101和第二晶体管102中的栅电极40、第一电极81以及第二电极82同层设置。

下面参照图6a至图6j对存储器的制备过程进行示例性说明。

本公开实施例所说的“图案化工艺”，对于金属材料、无机材料或透明导电材料，包括涂覆光刻胶、掩模曝光、显影、刻蚀、剥离光刻胶等处理，对于有机材料，包括涂覆有机材料、掩模曝光和显影等处理。沉积可以采用溅射、蒸镀、化学气相沉积中的任意一种或多种，涂覆可以采用喷涂、旋涂和喷墨打印中的任意一种或多种，刻蚀可以采用干刻和湿刻中的任意一种或多种，本公开不做限定。“薄膜”是指将某一种材料在衬底基板上利用沉积、涂覆或其它工艺制作出的一层薄膜。若在整个制作过程当中该“薄膜”无需图案化工艺，则该“薄膜”还可以称为“层”。若在整个制作过程当中该“薄膜”需图案化工艺，则在图案化工艺前称为“薄膜”，图案化工艺后称为“层”。经过图案化工艺后的“层”中包含至少一个“图案”。

在示例性实施方式中，以存储器包括第一晶体管101和第二晶体管102为例。存储器的制备过程可以包括：

(1)形成第一凸墙和第二凸墙。

在示例性实施例中，形成第一凸墙和第二凸墙包括：

先在衬底10上沉积半导体材料薄膜，通过图案化工艺对导体材料薄膜进行图案化，使半导体材料薄膜形成凸墙材料层2和设置在凸墙材料层2上的台阶1，如图6a所示；

随后，在形成前述图案的衬底上，沉积硬掩膜材料薄膜，通过图案化工艺对硬掩膜材料薄膜进行图案化，使硬掩膜材料薄膜形成第一硬掩膜层3和第二硬掩膜层4，第一硬掩膜层3和第二硬掩膜层4设置在台阶1两侧的侧壁上，如图6b所示；

最后，通过刻蚀工艺，对台阶1和凸墙材料层2进行刻蚀，凸墙材料层2被第一硬掩膜层3和第二硬掩膜层4遮挡的部分未被刻蚀，形成第一凸墙21和第二凸墙22，第一凸墙21和第二凸墙22沿着第一方向(方向X)延伸，如图6c所示。

(2)形成沟道区域。

在示例性实施例中，形成沟道区域包括：

在形成前述图案的衬底上，沉积覆盖第一凸墙21和第二凸墙22的半导体薄膜5，如图6d所示；其中，半导体薄膜5包括第一氧化物薄膜、第二氧化物薄膜和第三氧化物薄膜，第二氧化物薄膜位于第一氧化物薄膜和第三氧化物薄膜之间，第二氧化物薄膜的导带均低于第一氧化物薄膜和第三氧化物薄膜的导带。

在形成前述图案的衬底上，在第三氧化物薄膜上沉积导电薄膜6，通过刻蚀工艺，将第一凸墙21上的导电薄膜6和半导体薄膜5与第二凸墙22上的导电薄膜6和半导体薄膜5断开，沉积覆盖第一凸墙21和第二凸墙22上的导电薄膜6的介质层70，如图6e所示；

在形成前述图案的衬底上，通过刻蚀工艺，将部分介质层70和部分导电薄膜6去除，形成第一沟槽701，第一沟槽701沿着第二方向(方向Y)延伸，第一沟槽701将第一凸墙21和第二凸墙22上的半导体薄膜5暴露，使暴露的第一凸墙21上的半导体薄膜5形成第一晶体管的沟道区域100，使暴露的第二凸墙22上的半导体薄膜5形成第二晶体管的沟道区域100，如图6f和6g所示。

(3)形成栅电极。

在示例性实施例中，形成栅电极包括：在形成前述图案的衬底上，在第一沟槽701的内壁上沉积一层栅极绝缘层41，然后在第一沟槽701上的栅极绝缘层41上形成栅电极40，栅电极40通过栅极绝缘层41与沟道区域100绝缘，如图6h和图6i所示。

(4)形成第一接触导电层和第二接触导电层。

在示例性实施例中，形成第一接触导电层和第二接触导电层包括：在形成前述图案的衬底上，通过刻蚀工艺，将部分介质层70去除，形成第二沟槽702和第三沟槽703，第二沟槽702和第三沟槽703均沿着第二方向(方向Y)延伸，第二沟槽702和第三沟槽703位于第一沟槽701在第一方向(方向X)的相对两侧。第二沟槽702将第一凸墙21和第二凸墙22上的导电薄膜6暴露，使暴露的第一凸墙21上的导电薄膜6形成第一晶体管的第一接触导电层50，使暴露的第二凸墙22上的导电薄膜6形成第二晶体管的第一接触导电层50。第三沟槽703将第一凸墙21和第二凸墙22上的导电薄膜6暴露，使暴露的第一凸墙21上的导电薄膜6形成第一晶体管的第二接触导电层60，使暴露的第二凸墙22上的导电薄膜6形成第二晶体管的第二接触导电层60，如图6j所示。

(5)形成第一电极和第二电极。

在示例性实施例中，形成第一电极和第二电极包括：在形成前述图案的衬底上，在第二沟槽702中沉积第一导电层，在第三沟槽703中沉积第二导电层，通过图案化工艺对第一导电层和第二导电层图案化，使第一导电层形成第一晶体管101的第一电极81和第二体管102的第一电极81，使第二导电层形成第一晶体管101的第二电极82和第二体管102的第二电极82，如图5所示。

本申请实施例存储器的制备方法通过沟道区域100覆盖至少部分凸墙20，增加沟道区域100在第二方向上的长度，提高器件驱动电流的强度，且不增加版图面积。

本公开示例性实施例存储器的制备过程具有良好的工艺兼容性，工艺实现简单，易于实施，生产效率高，生产成本低，良品率高。

本公开示例性实施例存储器的结构及其制备过程仅仅是一种示例性说明。在示例性实施方式中，可以根据实际需要变更相应结构以及增加或减少图案化工艺。

本申请实施例还提供了一种电子设备，包括前面任一所述的存储器。该电子设备可以包括智能电话、计算机、平板电脑、人工智能、可穿戴设备或智能移动终端。本申请实施例对上述电子设备的具体形式不做特殊限制。

本公开中的附图只涉及本公开涉及到的结构，其他结构可参考通常设计。在不冲突的情况下，本公开的实施例即实施例中的特征可以相互组合以得到新的实施例。

本领域的普通技术人员应当理解，可以对本公开的技术方案进行修改或者等同替换，而不脱离本公开技术方案的精神和范围，均应涵盖在本公开的权利要求的范围当中。

Claims (11)

1.一种存储器，其特征在于，包括衬底以及设置在所述衬底上的至少一个晶体管，所述晶体管包括：

设置在所述衬底上的凸墙，所述凸墙沿着第一方向延伸；

设置在所述衬底上的半导体层，所述半导体层包括沟道区域，所述沟道区域沿着第二方向延伸，所述沟道区域覆盖至少部分所述凸墙，所述第一方向与所述第二方向交叉；

设置在所述沟道区域远离所述衬底一侧的栅电极，所述栅电极与所述沟道区域互相绝。

2.根据权利要求1所述的存储器，其特征在于，所述凸墙包括顶壁以及在所述第二方向上相对设置的第一侧壁和第二侧壁，所述沟道区域覆盖至少部分顶壁、至少部分第一侧壁和至少部分第二侧壁。

3.根据权利要求1所述的存储器，其特征在于，所述半导体层为氧化物半导体。

4.根据权利要求3所述的存储器，其特征在于，所述半导体层包括层叠设置的第一氧化物半导体层、第二氧化物半导体层和第三氧化物半导体层，所述第二氧化物半导体层位于所述第一氧化物半导体层和所述第三氧化物半导体层之间，所述第二氧化物半导体层的导带均低于所述第一氧化物半导体层和所述第三氧化物半导体层的导带。

5.根据权利要求1所述的存储器，其特征在于，所述晶体管还包括介质层，所述介质层设置在所述半导体层离所述衬底一侧，所述介质层中设置有第一沟槽，所述第一沟槽沿着所述第二方向延伸，所述第一沟槽将所述沟道区域暴露，所述栅电极设置在所述第一沟槽中。

6.根据权利要求1所述的存储器，其特征在于，所述半导体层还包括第一接触区和第二接触区，所述第一接触区和所述第二接触区位于所述沟道区域在所述第一方向的相对两侧，且均与所述沟道区域连接，所述晶体管还包括第一接触导电层和第二接触导电层，所述第一接触导电层设置在所述第一接触区上，所述第二接触导电层设置在所述第二接触区上，所述第一接触导电层和第二接触导电层均与所述沟道区在所述衬底的正投影不交叠。

7.根据权利要求6所述的存储器，其特征在于，所述晶体管还包括第一电极和第二电极，所述第一电极设置在所述第一接触导电层远离所述衬底一侧，并与至少部分所述第一接触导电层连接，所述第二电极设置在所述第二接触导电层远离所述衬底一侧，并与至少部分所述第二接触导电层连接。

8.根据权利要求7所述的存储器，其特征在于，所述晶体管还包括介质层，所述介质层设置在所述第一接触导电层和第二接触导电层远离所述衬底一侧，所述介质层中设置有第二沟槽和第三沟槽，所述第二沟槽和第三沟槽均沿着所述第二方向延伸，所述第二沟槽将至少部分所述第一接触导电层暴露，所述第三沟槽将至少部分所述第二接触导电层暴露，所述第一电极设置在所述第二沟槽中，所述第二电极设置在所述第三沟槽中。

9.根据权利要求1至8任一所述的存储器，其特征在于，所述存储器包括间隔设置的第一晶体管和第二晶体管，所述第一晶体管和所述第二晶体管中的栅电极同层设置。

10.一种电子设备，其特征在于，包括权利要求1至9任一所述的存储器。

11.根据权利要求10所述的电子设备，其特征在于，所述电子设备包括智能电话、计算机、平板电脑、人工智能、可穿戴设备或智能移动终端。