CN117425332A - 一种晶体管及其制造方法、电子设备 - Google Patents
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Abstract
一种晶体管及其制造方法、电子设备，该晶体管包括：设置在衬底上的有源柱，所述有源柱包括沿着远离所述衬底方向依次设置的第一接触端、沟道区以及第二接触端，所述第一接触端的材料包括金属硅化物；设置在所述衬底与所述第一接触端之间的位线，所述位线与所述第一接触端电连接；设置在所述有源柱远离所述衬底一侧的漏电极，所述漏电极与所述第二接触端电连接；栅电极，环绕设置在所述沟道区的外侧，所述栅电极与所述沟道区相互绝缘。
Description
技术领域
本公开实施例涉及但不限于存储技术领域，具体涉及一种晶体管及其制造方法、电子设备。
背景技术
动态随机存取存储器(Dynamic Random Access Memory，DRAM)是一种半导体存储器，和静态存储器相比，DRAM存储器具有结构较为简单、制造成本较低、容量密度较高的优点，随着技术的发展，DRAM存储器的应用日益广泛。
存储器具有较高的集成度是重要的发展方向，以满足消费者对优良的性能以及低廉的价格的需求。对于存储器，由于它们的集成度会是决定产品价格的重要因素，因此会特别期望提高集成度。对于二维或平面存储装置，由于它们的集成度主要由晶体管占据的面积决定，因此集成度受精细图案形成技术的水平的影响很大。
相关技术中动态随机存储器(DRAM)微缩接近物理极限,传统金氧半场效晶体管(Metal-Oxide-Semiconductor Field-Effect Transistor,MOSFET)由于短沟道效应不再适用于先进的动态随机存储器。具有优秀栅控能力的垂直晶体管将取代传统金氧半场效晶体管应用于下一代动态随机存储器。然而，垂直晶体管容易导致浮体效应,形成寄生三极管,产生漏电使得电荷保持时间退化。
发明内容
以下是对本公开详细描述的主题的概述。本概述并非是为了限制权利要求的保护范围。
第一方面，本公开实施例提供了一种晶体管，包括：
设置在衬底上的有源柱，所述有源柱包括沿着远离所述衬底方向依次设置的第一接触端、沟道区以及第二接触端，所述第一接触端的材料包括金属硅化物；
设置在所述衬底与所述第一接触端之间的位线，所述位线与所述第一接触端电连接；
设置在所述有源柱远离所述衬底一侧的漏电极，所述漏电极与所述第二接触端电连接；
栅电极，环绕设置在所述沟道区的外侧，所述栅电极与所述沟道区相互绝缘。
在示例性实施例中，所述金属硅化物包括硅化钛、硅化钽、硅化钴、硅化镍中的至少一种。
在示例性实施例中，所述位线包括沿着远离所述衬底方向依次层叠设置的第二部分和第一部分，所述第一部分与所述第一接触端电连接，所述第一部分包括金属硅化物，所述第二部分与所述衬底连接。
在示例性实施例中，所述第一接触端在所述衬底的正投影位于所述位线在所述衬底的正投影中，所述第一接触端的侧壁与所述位线的侧壁形成阶梯状。
在示例性实施例中，还包括第一绝缘层，所述第一绝缘层设置在所述衬底上，所述第一绝缘层覆盖所述位线的侧壁。
在示例性实施例中，还包括第二绝缘层，所述第二绝缘层设置在所述第一绝缘层上，所述第二绝缘层覆盖所述第一接触端的侧壁，所述栅电极设置在所述第二绝缘层上。
在示例性实施例中，还包括字线，所述字线设置在所述有源柱远离所述衬底一侧，所述字线与所述栅电极电连接。
第二方面，本公开实施例还提供了一种电子设备，包括前述的晶体管。
第三方面，本公开实施例还提供了一种晶体管的制造方法，包括：
在衬底上形成半导体柱；
在所述半导体柱上形成沟道区和第二接触端，所述第二接触端位于沟道区远离所述衬底一侧；
在所述衬底上形成第一接触端和位线，所述第一接触端位于沟道区靠近所述衬底一侧；所述第一接触端材料包括金属硅化物；所述位线设置在所述衬底与所述第一接触端之间，所述位线与所述第一接触端电连接；
在所述衬底上形成栅电极，所述栅电极环绕设置在所述沟道区的外侧，所述栅电极与所述沟道区相互绝缘；
在所述半导体柱远离所述衬底一侧形成漏电极，所述漏电极与所述第二接触端电连接。
在示例性实施例中，在所述衬底上形成第一接触端和位线包括：
在所述半导体柱上形成覆盖所述沟道区和所述第二接触端的硬掩膜层；
对所述衬底进行第一次刻蚀，在所述衬底上形成第一接触区；
对所述衬底进行第二次刻蚀，在所述衬底上形成第二接触区；
在所述第一接触区和所述第二接触区上沉积金属，使所述第一接触区与金属反应，形成所述第一接触端；使至少部分所述第二接触区与金属反应，所述第二接触区形成位线；
或者，在所述第一接触区和所述第二接触区中注入金属离子，使所述第一接触区与金属反应，形成所述第一接触端；使至少部分所述第二接触区与金属反应，所述第二接触区形成位线。
本申请实施例晶体管通过使第一接触端的材料包括金属硅化物，金属硅化物可以与有源柱形成肖特基结，具有低的空穴扩散势垒,可以释放晶体管积累的空穴,从而抑制晶体管的浮体效应。并且，本申请实施例晶体管通过使第一接触端的材料包括金属硅化物，可以降低存储器中与第一接触端电连接的位线的电阻。
在阅读并理解了附图和详细描述后，可以明白其他方面。
附图说明
附图用来提供对本申请技术方案的理解，并且构成说明书的一部分，与本申请的实施例一起用于解释本申请的技术方案，并不构成对本申请技术方案的限制。
图1为本申请实施例晶体管的结构示意图一；
图2为本申请实施例晶体管中有源柱的结构示意图；
图3为本申请实施例晶体管的结构示意图二；
图4a为本申请实施例晶体管形成第二接触端和沟道区后的示意图；
图4b为本申请实施例晶体管形成第二硬掩膜层后的示意图；
图4c为本申请实施例晶体管形成第一接触区后的示意图；
图4d为本申请实施例晶体管形成第二接触区后的示意图；
图4e为本申请实施例晶体管形成第一绝缘层后的示意图；
图4f为本申请实施例晶体管形成第一接触端和位线后的示意图；
图4g为本申请实施例晶体管形成第二绝缘层后的示意图。
具体实施方式
为使本公开的目的、技术方案和优点更加清楚明白，下文中将结合附图对本公开的实施例进行详细说明。注意，实施方式可以以多个不同形式来实施。所属技术领域的普通技术人员可以很容易地理解一个事实，就是方式和内容可以在不脱离本公开的宗旨及其范围的个件下被变换为各种各样的形式。因此，本公开不应该被解释为仅限定在下面的实施方式所记载的内容中。在不冲突的情况下，本公开中的实施例及实施例中的特征可以相互任意组合。
在附图中，有时为了明确起见，夸大表示了各构成要素的大小、层的厚度或区域。因此，本公开的一个方式并不一定限定于该尺寸，附图中各部件的形状和大小不反映真实比例。此外，附图示意性地示出了理想的例子，本公开的一个方式不局限于附图所示的形状或数值等。
本说明书中的“第一”、“第二”、“第三”等序数词是为了避免构成要素的混同而设置，而不是为了在数量方面上进行限定的。
在本说明书中，为了方便起见，使用“中部”、“上”、“下”、“前”、“后”、“竖直”、“水平”、“顶”、“底”、“内”、“外”等指示方位或位置关系的词句以参照附图说明构成要素的位置关系，仅是为了便于描述本说明书和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本公开的限制。构成要素的位置关系根据描述各构成要素的方向适当地改变。因此，不局限于在说明书中说明的词句，根据情况可以适当地更换。
在本说明书中，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解。例如，可以是固定连接，或可拆卸连接，或一体地连接；可以是机械连接，或电连接；可以是直接相连，或通过中间件间接相连，或两个元件内部的连通。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本公开中的具体含义。
在本说明书中，晶体管是指至少包括栅电极、漏电极以及源电极这三个端子的元件。晶体管在漏电极(也称为漏电极端子、漏区域或漏电极)与源电极(也称为源电极端子、源区域或源电极)之间具有沟道区域，并且电流能够流过漏电极、沟道区域以及源电极。注意，在本说明书中，沟道区域是指电流主要流过的区域。
在本说明书中，下面提及的第一电极可以为漏电极、第二电极可以为源电极，或者第一电极可以为源电极、第二电极可以为漏电极。实际应用中，第一电极和第二电极哪一个为源电极，哪一个为漏电极与电流的流向有关，一般的，电流从源极流向漏极。在使用极性相反的晶体管的情况或电路工作中的电流方向变化的情况等下，“源电极”及“漏电极”的功能有时互相调换。因此，在本说明书中，“源电极”和“漏电极”可以互相调换。
在本说明书中，“电连接”包括构成要素通过具有某种电作用的元件连接在一起的情况，比如实物连接关系，或信号连接关系。“具有某种电作用的元件”只要可以进行连接的构成要素间的电信号，就对其没有特别的限制。“具有某种电作用的元件”的例子不仅包括电极和布线，而且还包括晶体管等开关元件、电阻器、电感器、电容器、其它具有各种功能的元件等。
在本说明书中，下述的平行或垂直是在误差范围内的大约平行和大约垂直。“平行”是指两个直线形成的角度为-10°以上且10°以下的状态，因此，也包括该角度为-5°以上且5°以下的状态。另外，“垂直”是指两个直线形成的角度为80°以上且100°以下的状态，因此，也包括85°以上且95°以下的角度的状态。
在本说明书中，“膜”和“层”可以相互调换。例如，有时可以将“导电层”换成为“导电膜”。与此同样，有时可以将“绝缘膜”换成为“绝缘层”。
本公开中的“约”，是指不严格限定界限，允许工艺和测量误差范围内的数值。
相关技术中动态随机存储器(DRAM)一般采用多个晶体管采用平面排布的沟道在同一平面上连接，例如，2T0C或2T1C的DRAM结构一般采用2个平面沟道的晶体管在同一平面上连接，在垂直衬底的方向上无交叠，占用面积较大，不利于提高集成密度。所述平面排布的沟道为平面晶体管的沟道，相对于垂直晶体管而言。
本申请实施例提供了一种晶体管，包括：
设置在衬底上的有源柱，所述有源柱包括沿着远离所述衬底方向依次设置的第一接触端、沟道区以及第二接触端，所述第一接触端的材料包括金属硅化物；
设置在所述衬底与所述第一接触端之间的位线，所述位线与所述第一接触端电连接；
设置在所述有源柱远离所述衬底一侧的漏电极，所述漏电极与所述第二接触端电连接；
栅电极，环绕设置在所述沟道区的外侧，所述栅电极与所述沟道区相互绝缘。
图1为本申请实施例晶体管的结构示意图一；图2为本申请实施例晶体管中有源柱的结构示意图。在示例性实施例中，如图1和图2所示，本申请实施例晶体管包括设置在衬底10上的有源柱20以及栅电极30。
本申请实施例晶体管为垂直晶体管。示例性的，本申请实施例晶体管为VCAA(vertical channel all around)晶体管。本申请实施例晶体管可以作为动态随机存取存储器(Dynamic Random Access Memory，DRAM)中的读取晶体管或写入晶体管，能够降低存储器的面积，提高存储密度。
在示例性实施例中，衬底10可以采用半导体材料。例如，衬底10可以采用单晶硅。
在示例性实施例中，如图2所示，有源柱20设置在衬底10上，有源柱20呈柱状。有源柱20可以沿着垂直于衬底10方向(方向Z)延伸。有源柱20包括沿着远离衬底10方向依次设置的第一接触端21、沟道区22以及第二接触端23。有源柱20靠近衬底10的一端为第一接触端21，有源柱20远离衬底10的一端为第二接触端23，沟道区22位于第一接触端21和第二接触端23之间，并分别与第一接触端21和第二接触端23电连接。其中，第一接触端21的材料包括金属硅化物。
在示例性实施例中，第一接触端21中的金属硅化物可以采用多种材料。示例的，金属硅化物可以包括硅化钛、硅化钽、硅化钴、硅化镍中的至少一种。
在示例性实施例中，第一接触端21可以采用多种形状。例如，第一接触端为柱状结构；或者，第一接触端的竖截面为上大下小的形状。
本申请实施例晶体管通过使第一接触端21的材料包括金属硅化物，金属硅化物可以与有源柱形成肖特基结，具有低的空穴扩散势垒,可以释放晶体管积累的空穴,从而抑制晶体管的浮体效应。并且，本申请实施例晶体管通过使第一接触端21的材料包括金属硅化物，可以降低存储器中与第一接触端电连接的位线的电阻。
在示例性实施例中，有源柱20在衬底10的正投影可以采用多种形状，例如，圆形、椭圆形、矩形、多边形等规则或不规则形状。
在示例性实施例中，栅电极30环绕设置在沟道区22的外侧，栅电极30均与第一接触端21、沟道区22以及第二接触端23相互绝缘。
在示例性实施例中，栅电极30材料可以采用多晶硅或金属。金属可以包括锡和钨等导电金属。
在示例性实施例中，栅电极30与沟道区22相对设置，栅电极30没有覆盖第一接触端21和第二接触端23，与第一接触端21和第二接触端23不接触。栅电极30可以环绕部分或全部沟道区22，形成环栅结构。示例的，栅电极30可以为环状，栅电极30环绕沟道区22的四周。
本申请实施例晶体管的环栅结构，栅控强,能够增加沟道区的面积,可以提升保持时间。并且，环栅结构能够降低存储器的面积。
在示例性实施例中，如图1所示，本申请实施例晶体管还包括栅极绝缘层70，栅极绝缘层70设置在栅电极30与沟道区22之间，将栅电极30与沟道区22隔离。栅极绝缘层70可以选择宽带隙和高介电常数的材料，或者适宜制作极小尺寸器件的材料，例如二氧化铪。栅极绝缘层70可以采用单层介质材料，例如，氧化物或氮化物；或者，栅极绝缘层70可以采用多层介质材料，例如，氧化物和氮化物的组合。
在示例性实施例中，如图1和图2所示，本申请实施例晶体管还包括位线60，位线60设置在衬底10与第一接触端21之间，位线60与第一接触端21电连接。位线60与第一接触端21在衬底10的正投影存在交叠。
在示例性实施例中，如图1和图2所示，位线60包括沿着远离衬底方向依次层叠设置的第二部分602和第一部分601，第一部分601位于第二部分602靠近第一接触端21一侧，且与第一接触端21电连接，第一部分601包括金属硅化物。第二部分602与衬底10连接，示例的，第二部分602与衬底10一体成型。
在一些实施例中，位线为单膜层结构，位线包括金属硅化物。
在示例性实施例中，如图1和图2所示，第一接触端21在衬底10的正投影位于位线60在衬底10的正投影中，且第一接触端21在衬底10正投影的面积小于位线60在衬底10正投影的面积，使第一接触端21侧壁的至少部分与位线60的至少部分形成阶梯状。
本申请实施例晶体管的第一接触端21和位线60的上述结构，能够增大第一接触端21与位线60的连接面积，提高信号传输的稳定性。
在示例性实施例中，如图1所示，本申请实施例晶体管还包括第一绝缘层40，第一绝缘层40设置在衬底10上，第一绝缘层40覆盖位线60的侧壁。其中，第一绝缘层40可以采用单层介质材料，例如，氧化物或氮化物，氧化物可以包括二氧化硅。
在示例性实施例中，如图1所示，本申请实施例晶体管还包括第二绝缘层50，第二绝缘层50设置在第一绝缘层40上，第二绝缘层50覆盖第一接触端21的侧壁。栅电极30设置在第二绝缘层50上。其中，第二绝缘层50可以采用单层介质材料，例如，氧化物或氮化物，氧化物可以包括二氧化硅。
图3为本申请实施例晶体管的结构示意图二。在示例性实施例中，如图3所示，本申请实施例晶体管还包括第三绝缘层80，第三绝缘层80设置在第二绝缘层50上，第三绝缘层80将有源柱20和栅电极30覆盖，第三绝缘层80远离衬底10一侧的表面高于有源柱20远离衬底10一侧的表面。其中，第三绝缘层80可以采用单层介质材料，例如，氧化物或氮化物，氧化物可以包括二氧化硅。
在示例性实施例中，如图3所示，本申请实施例晶体管还包括漏电极90，漏电极90设置在第三绝缘层80上，位于有源柱20远离衬底10一侧，且漏电极90与有源柱20在衬底10的正投影存在交叠。第三绝缘层80中设置有第一过孔，漏电极90通过第一过孔与有源柱20的第二接触端23电连接。
在示例性实施例中，如图3所示，本申请实施例晶体管还包括字线100，字线100设置在第三绝缘层80上，位于有源柱20远离衬底10一侧，字线100与栅电极30在衬底10的正投影存在交叠。第三绝缘层80中设置有第二过孔，字线100通过第二孔与栅电极30电连接。
本申请实施例还提供了一种晶体管的制造方法，包括：
在衬底上形成半导体柱；
在所述半导体柱上形成沟道区和第二接触端，所述第二接触端位于沟道区远离所述衬底一侧；
在所述衬底上形成第一接触端和位线，所述第一接触端位于沟道区靠近所述衬底一侧；所述第一接触端材料包括金属硅化物；所述位线设置在所述衬底与所述第一接触端之间，所述位线与所述第一接触端电连接；
在所述衬底上形成栅电极，所述栅电极环绕设置在所述沟道区的外侧，所述栅电极与所述沟道区相互绝缘；
在所述半导体柱远离所述衬底一侧形成漏电极，所述漏电极与所述第二接触端电连接。
在示例性实施例中，在在所述衬底上形成第一接触端和位线包括：
在所述半导体柱上形成覆盖所述沟道区和所述第二接触端的硬掩膜层；
对所述衬底进行第一次刻蚀，在所述衬底上形成第一接触区；
对所述衬底进行第二次刻蚀，在所述衬底上形成第二接触区；
在所述第一接触区和所述第二接触区上沉积金属，使所述第一接触区与金属反应，形成所述第一接触端；使至少部分所述第二接触区与金属反应，所述第二接触区形成位线；
或者，在所述第一接触区和所述第二接触区中注入金属离子，使所述第一接触区与金属反应，形成所述第一接触端；使至少部分所述第二接触区与金属反应，所述第二接触区形成位线。
下面参照图4a至图4g对晶体管的制备过程进行示例性说明。
本公开实施例所说的“图案化工艺”，对于金属材料、无机材料或透明导电材料，包括涂覆光刻胶、掩模曝光、显影、刻蚀、剥离光刻胶等处理，对于有机材料，包括涂覆有机材料、掩模曝光和显影等处理。沉积可以采用溅射、蒸镀、化学气相沉积中的任意一种或多种，涂覆可以采用喷涂、旋涂和喷墨打印中的任意一种或多种，刻蚀可以采用干刻和湿刻中的任意一种或多种，本公开不做限定。“薄膜”是指将某一种材料在衬底基板上利用沉积、涂覆或其它工艺制作出的一层薄膜。若在整个制作过程当中该“薄膜”无需图案化工艺，则该“薄膜”还可以称为“层”。若在整个制作过程当中该“薄膜”需图案化工艺，则在图案化工艺前称为“薄膜”，图案化工艺后称为“层”。经过图案化工艺后的“层”中包含至少一个“图案”。
在示例性实施方式中，晶体管的制备过程可以包括：
(1)提供衬底。
在示例性实施例中，衬底可以是本领域技术人员熟知的任何用以承载半导体集成电路组成元件的底材，例如绝缘体上硅(silicon-on-insulator，SOI)、体硅(bulksilicon)、碳化硅、锗、锗硅、砷化镓或者绝缘体上锗等，相应的顶层半导体材料为硅、锗、锗硅或砷化镓等。同时该衬底上的半导体层根据器件类型确定掺杂类型，以形成P阱(用于nMOSFET)或者n阱(用于pMOSFET)。示例的，衬底采用硅材质。
(2)形成第二接触端和沟道区。
在示例性实施例中，形成第二接触端和沟道区包括：在上述衬底10上，沉积第一硬掩膜层，通过光刻和刻蚀工艺，在衬底10上形成半导体柱；而后，使半导体柱形成第二接触端23和沟道区22，第二接触端23位于沟道区22远离衬底10一侧，如图4a所示。其中，第一硬掩膜层可以采用无机材料，例如，第一硬掩膜层可以采用二氧化硅。
(3)形成第二硬掩膜层。
在示例性实施例中，形成第二硬掩膜层包括：在形成前述图案的衬底10上，沉积无机材料薄膜，通过图案化工艺对无机材料薄膜进行图案化，使无机材料薄膜形成覆盖第二接触端23和沟道区22的第二硬掩膜层1，第二硬掩膜层1将全部第二接触端23和沟道区22的外壁覆盖，使衬底10形成覆盖区域2和未覆盖区域3。衬底10的覆盖区域2是指第二硬掩膜层1、第二接触端23和沟道区22所在的区域。衬底10的未覆盖区域3是指第二硬掩膜层1、第二接触端23和沟道区22所在区域以外的区域，如图4b所示。其中，第二硬掩膜层1可以采用无机材料，例如，第二硬掩膜层1可以采用氮化硅。
(4)形成第一接触区。
在示例性实施例中，形成第一接触区包括：在形成前述图案的衬底10上，对衬底10的未覆盖区域3进行第一次刻蚀，由于衬底10的覆盖区域2被第二硬掩膜层1覆盖，衬底10的覆盖区域2没有被刻蚀，使衬底10的覆盖区域2的部分暴露，形成第一接触区4，第一接触区4的一端与沟道区22的底部接触，第一接触区4的另一端与衬底10接触。第一接触区4与沟道区22在衬底10的正投影存在交叠，示例的，第一接触区4在衬底10的正投影与沟道区22在衬底10的正投影完全交叠，如图4c所示。
(5)形成第二接触区。
在示例性实施例中，形成第二接触区包括：在形成前述图案的衬底10上，对衬底10进行第二次刻蚀，在衬底10上形成第二接触区5，第二接触区5位于第一接触区4靠近衬底10一侧，第二接触区5的一端与第一接触区4的底部接触，第一接触区4的另一端与衬底10接触，第一接触区4在衬底10的正投影位于第二接触区5在衬底10的正投影中，使第一接触区4的侧壁与第二接触区5的侧壁形成阶梯状，如图4d所示。
(6)形成第一绝缘层。
在示例性实施例中，形成第一绝缘层包括：在形成前述图案的衬底10上，沉积第一绝缘薄膜，通过图案化工艺对第一绝缘薄膜进行图案化，使第一绝缘薄膜形成第一绝缘层40，第一绝缘层40将第二接触区5的侧壁覆盖，如图4e所示。
(7)形成第一接触端和位线。
在示例性实施例中，形成第一接触端和位线包括：在形成前述图案的衬底10上，在第一接触区4和第二接触区5上沉积金属薄膜，将全部第一接触区4与金属薄膜反应，使全部第一接触区4形成第一接触端21；将部分第二接触区5与金属薄膜反应，使部分第二接触区5硅化，使第二接触区5形成位线60，第二接触区5中硅化的第二接触区5形成位线60中的第一部分601，第一部分601包括金属硅化物；第二接触区5中未硅化的第二接触区5形成位线60中的第二部分602，如图4f所示。其中，金属薄膜的厚度可以为10纳米至30纳米。金属薄膜可以包括钛、钽、钴、镍中的至少一种。
或者，形成第一接触端包括：在形成前述图案的衬底10上，在第一接触区4和第二接触区5中注入金属离子，将全部第一接触区4与金属离子反应，使全部第一接触区4形成第一接触端21；将部分第二接触区5与金属离子反应，使部分第二接触区5硅化，使第二接触区5形成位线60，第二接触区5中硅化的第二接触区5形成位线60中的第一部分601，第一部分601包括金属硅化物；第二接触区5中未硅化的第二接触区5形成位线60中的第二部分602。示例的，可以通过30～60千电子伏特，在500摄氏度至800摄氏度的高温下，将1×1020～1×1021cm-2的金属离子注入，然后在60秒内，进行热退火，使全部第一接触区4形成第一接触端21，使部分第二接触区5与金属离子反应硅化，使第二接触区5形成位线60，如图4f所示。其中，金属离子可以包括钛离子、钽离子、钴离子、镍离子中的至少一种。
(8)形成第二绝缘层。
在示例性实施例中，形成第二绝缘层包括：在形成前述图案的衬底10上，去除第二硬掩膜层1，在第一绝缘层40上沉积第二绝缘薄膜，通过图案化工艺对第二绝缘薄膜进行图案化，使第二绝缘薄膜形成覆盖第一接触端21侧壁的第二绝缘层50，如图4g所示。
(9)形成栅电极。
在示例性实施例中，形成栅电极包括：在形成前述图案的衬底10上，在沟道区22的外侧形成栅极绝缘层70；然后，在第二绝缘层50上沉积导电薄膜，通过图案化工艺对导电薄膜进行图案化，使导电薄膜形成设置在第二绝缘层50上的栅电极30，栅电极30通过栅极绝缘层70与沟道区22绝缘，如图1所示。
本申请晶体管的制造方法通过硬掩膜层，在衬底上刻蚀出第一接触区和第二接触区,使第一接触区与金属薄膜或金属离子反应，形成包括金属硅化物的第一接触端21，金属硅化物与有源柱可以形成肖特基结，具有低的空穴扩散势垒,可以释放晶体管积累的空穴,从而抑制晶体管的浮体效应。并且，包括金属硅化物的第一接触端21可以降低存储器中与第一接触端电连接的位线的电阻。
本申请晶体管的制造方法具有良好的工艺兼容性，工艺实现简单，易于实施，生产效率高，生产成本低，良品率高。
本申请实施例还提供了一种电子设备，包括前面任一所述的晶体管。本申请实施例对上述电子设备的具体形式不做特殊限制。
本公开中的附图只涉及本公开涉及到的结构，其他结构可参考通常设计。在不冲突的情况下，本公开的实施例即实施例中的特征可以相互组合以得到新的实施例。
本领域的普通技术人员应当理解，可以对本公开的技术方案进行修改或者等同替换，而不脱离本公开技术方案的精神和范围，均应涵盖在本公开的权利要求的范围当中。
Claims (10)
1.一种晶体管，其特征在于，包括：
设置在衬底上的有源柱，所述有源柱包括沿着远离所述衬底方向依次设置的第一接触端、沟道区以及第二接触端，所述第一接触端的材料包括金属硅化物；
设置在所述衬底与所述第一接触端之间的位线，所述位线与所述第一接触端电连接；
设置在所述有源柱远离所述衬底一侧的漏电极，所述漏电极与所述第二接触端电连接；
栅电极，环绕设置在所述沟道区的外侧，所述栅电极与所述沟道区相互绝缘。
2.根据权利要求1所述的晶体管，其特征在于，所述金属硅化物包括硅化钛、硅化钽、硅化钴、硅化镍中的至少一种。
3.根据权利要求1所述的晶体管，其特征在于，所述位线包括沿着远离所述衬底方向依次层叠设置的第二部分和第一部分，所述第一部分与所述第一接触端电连接，所述第一部分包括金属硅化物，所述第二部分与所述衬底连接。
4.根据权利要求1所述的晶体管，其特征在于，所述第一接触端在所述衬底的正投影位于所述位线在所述衬底的正投影中，所述第一接触端的侧壁与所述位线的侧壁形成阶梯状。
5.根据权利要求1所述的晶体管，其特征在于，还包括第一绝缘层，所述第一绝缘层设置在所述衬底上，所述第一绝缘层覆盖所述位线的侧壁。
6.根据权利要求5所述的晶体管，其特征在于，还包括第二绝缘层，所述第二绝缘层设置在所述第一绝缘层上，所述第二绝缘层覆盖所述第一接触端的侧壁，所述栅电极设置在所述第二绝缘层上。
7.根据权利要求1至6任一所述的晶体管，其特征在于，还包括字线，所述字线设置在所述有源柱远离所述衬底一侧，所述字线与所述栅电极电连接。
8.一种电子设备，其特征在于，包括权利要求1至7任一所述的晶体管。
9.一种晶体管的制造方法，其特征在于，包括：
在衬底上形成半导体柱；
在所述半导体柱上形成沟道区和第二接触端，所述第二接触端位于沟道区远离所述衬底一侧；
在所述衬底上形成第一接触端和位线，所述第一接触端位于沟道区靠近所述衬底一侧；所述第一接触端材料包括金属硅化物；所述位线设置在所述衬底与所述第一接触端之间，所述位线与所述第一接触端电连接；
在所述衬底上形成栅电极，所述栅电极环绕设置在所述沟道区的外侧，所述栅电极与所述沟道区相互绝缘；
在所述半导体柱远离所述衬底一侧形成漏电极，所述漏电极与所述第二接触端电连接。
10.根据权利要求9所述的晶体管的制造方法，其特征在于，在所述衬底上形成第一接触端和位线包括：
在所述半导体柱上形成覆盖所述沟道区和所述第二接触端的硬掩膜层；
对所述衬底进行第一次刻蚀，在所述衬底上形成第一接触区；
对所述衬底进行第二次刻蚀，在所述衬底上形成第二接触区；
在所述第一接触区和所述第二接触区上沉积金属，使所述第一接触区与金属反应，形成所述第一接触端；使至少部分所述第二接触区与金属反应，所述第二接触区形成位线；或者，在所述第一接触区和所述第二接触区中注入金属离子，使所述第一接触区与金属反应，形成所述第一接触端；使至少部分所述第二接触区与金属反应，所述第二接触区形成位线。
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