CN117397016A - 具有降低的碳空穴浓度的半导体器件及其制造方法 - Google Patents

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Abstract

本公开涉及一种半导体器件(1)，该半导体器件包括至少一个外延层(2)，该至少一个外延层由包含碳的第一半导体材料制成并具有[0001]晶轴。在外延层(2)的侧壁(3a)处形成至少一个注入区(4)，其中侧壁(3a)的法线方向与[0001]晶轴垂直。相对于原生的至少一个外延层(2)的第一半导体材料，外延层(2)的至少一部分具有降低的碳空穴(VC)浓度。本公开还涉及一种用于制造半导体器件(1)的方法，其中通过至少一个外延层(2)的至少一个侧壁(3a)注入离子。

Description

具有降低的碳空穴浓度的半导体器件及其制造方法
技术领域
本公开涉及包括由包含碳的第一半导体材料，特别地由碳化硅制成的至少一个外延层的半导体器件，其中相对于原生的至少一个外延层的第一半导体材料，外延层的至少一部分具有降低的碳空穴浓度。本公开还涉及用于制造这种半导体器件的方法。
背景技术
US 7 754 589 B2涉及一种用于通过有效地减少或消除原生SiC晶体中的载流子俘获中心来提高SiC层的质量的方法。
发明内容
本公开的实施例涉及改进的半导体器件以及用于其制造方法。示例性地，需要具有提高的寿命、低缺陷密度和/或可以使用常规半导体处理步骤以灵活的方式制造的半导体器件。
根据第一方面，提供了一种半导体器件，该半导体器件包括至少一个外延层，该至少一个外延层由包含碳的第一半导体材料，特别地由碳化硅制成并且具有[0001]晶轴。在外延层的侧壁处形成至少一个注入区，侧壁的法线方向与[0001]晶轴垂直。相对于原生的至少一个外延层的第一半导体材料，外延层的至少一部分具有降低的碳空穴浓度。
通过在外延层的侧壁处提供注入区，可以独立于其它处理步骤执行注入，这些步骤通常平行于[0001]晶轴进行，例如在外延层的前面上或穿过外延层的正面进行。同时，改善了注入物质的迁移率，这简化了至少一个外延层的后续退火并导致其中的降低的碳空穴浓度。
根据至少一个实施例，至少一个注入区形成在包括至少一个外延层的至少一个半导体芯片的多个侧壁中的一个上。通过半导体芯片的侧壁注入物质允许减少已经分离的、基本上成品的半导体电路部件上的碳空穴。
根据至少一个实施例，半导体器件包括至少一个沟槽，该至少一个沟槽具有形成在至少一个外延层中的两个侧壁。至少一个注入区形成在至少一个沟槽的两个侧壁中的至少一个侧壁上。外延层的至少一部分对应于在与[0001]晶轴垂直的平面中延伸的子层，其中子层的厚度对应于或超过至少一个沟槽的深度。沟槽的使用允许在具有相对较大空间范围的外延层的竖直侧壁上注入物质。
在至少一个实施例中，半导体器件还包括至少一个电极，该至少一个电极形成在至少一个外延层的顶表面或底表面上，从而形成电活性区，其中至少一个注入区形成在电活性区的外部。例如，至少一个注入区可以被形成为在空间上在半导体器件的电活性区附近。这种空间布置允许减少电活性区中的碳空穴，而不干扰实施半导体器件的功能的电活性区内的任何元件。
例如，第一半导体材料可以包括n型4H-SiC或n型6H-SiC半导体材料中的一种。例如，至少一个注入区可以包括包含碳离子、铝离子和硅离子中的至少一种的注入物质。例如，至少一个注入区可以包括包含非晶硅的注入缺陷区。例如，外延层的至少一部分可以具有低于1010/cm3的碳空穴浓度Z1/2。
根据不同的实施例，半导体器件可以包括不同的功率电子部件，诸如PIN二极管、BJT、IGBT或JBS二极管。
根据本公开的第二方面，提供了一种用于制造半导体器件的方法。该方法包括：生长至少一个由外延层，该至少一个外延层由包含碳的第一半导体材料(特别是碳化硅)制成并且具有[0001]晶轴；以及通过至少一个外延层的至少一个侧壁注入离子，以在与[0001]晶轴垂直的平面中形成至少一个注入区，从而相对于原生的至少一个外延层，降低第一半导体材料中的碳空穴浓度。
上述步骤使得能够制造根据第一方面的半导体器件。它们实现了制造期间的改进的灵活性程度。特别地，注入离子的步骤可以在对至少一个外延层的碳空穴产生负面影响的其他步骤已经完成之后，在制造工艺接近结束时执行。
根据至少一个实施例，该方法还包括对至少一个外延层中的至少一个外延层进行退火或质子辐照，以在注入离子之后相对于至少一个外延层进一步降低第一半导体材料中的碳空穴浓度。退火或质子辐照有助于使所生成的碳填隙物扩散。
根据至少一个实施例，在通过至少一个侧壁注入离子之前，该方法还包括：执行多个处理步骤以形成包括至少一个外延层的至少一部分的至少一个半导体电路部件；以及分离至少一个半导体电路部件以获得半导体芯片，该半导体芯片具有与[0001]晶轴垂直的顶表面和与顶表面垂直的多个侧壁。通过半导体芯片的侧壁注入离子使得能够减少分离的、基本成品的半导体元件中的碳空穴。
根据另一实施例，该方法还包括在至少一个外延层内形成具有两个侧壁的至少一个沟槽，其中通过至少一个侧壁注入离子包括通过至少一个外延层的两个侧壁等离子体浸没离子注入(PIII)硼(B)离子、碳(C)离子、铝(Al)离子、锗(Ge)离子、氮(N)离子、磷(P)离子、砷(As)离子、氧(O)离子、硫(S)离子、氢(H)离子、氩(Ar)离子或硅(Si)离子中的至少一种。
本发明的另外方面、实施例和优点在以下实施例的详细描述以及所附的权利要求组中公开。
根据以上描述的第二方面的用于制造半导体器件的方法特别适合于制造根据第一方面的半导体器件。因此，结合半导体器件描述的特征和优点可以用在制造方法中，反之亦然。
因此，相对于各方面中的一个描述的每个特征在本文中也相对于另一方面公开，即使在特定方面的上下文中没有明确提及相应的特征。
附图说明
包括附图是为了提供进一步的理解。在附图中，相同结构和/或功能的元件可以以相同的附图标记表示。应当理解的是，附图中示出的实施例是说明性的表示，并且不一定按比例绘制。
图1以示意方式示出了根据本公开的实施例的半导体器件。
图2以示意的方式示出了根据本公开的实施例的用于制造半导体器件的方法。
图3示出了根据图1的外延层的在注入和退火之前和之后的DLTS光谱。
图4至图6示出了根据本公开的实施例的用于制造PIN二极管的步骤。
图7至图10示出了根据本发明实施例的用于制造BJT的步骤。
图11和图12示出了根据本发明的实施例的用于制造IGBT的步骤。
图13以示意的方式示出了根据本公开的实施例的包括沟槽的半导体器件。
图14示出了根据图13的外延层的在注入和退火之前和之后的DLTS光谱。
图15至图19示出了根据本发明另一实施例的用于制造JBS二极管的步骤。
图20至图22示出了根据本公开的另一实施例的用于制造BJT的步骤。
图23至图25示出了根据本公开的另一实施例的用于制造IGBT的步骤。
图26以示意的方式示出了根据本公开的实施例的用于生产半导体器件的方法。
图27以示意的方式示出了通过半导体器件的顶表面去除碳空穴。
具体实施方式
虽然本公开可以有各种修改和替代性形式，但是其细节已经通过附图中的示例示出并且将被详细描述。然而，应该理解的是，意图不是将本公开限制于所描述的特定实施例。相反，本发明覆盖落入由所附权利要求限定的公开内容的范围内的所有修改、等同物和替代物。
在更详细地描述本公开的各种实施例之前，首先讨论常规碳化硅半导体材料及其加工中遇到的一些挑战。
所谓的碳空穴(VC)是n型4H碳化硅(4H-SiC)中与技术相关的电活性点缺陷。碳空穴的存在在半导体材料的带隙中产生两个能级，称为Z1/2和EH6/7，分别位于导带边缘(EC)以下0.65eV和1.6eV处。由于Z1/2缺陷的能级特别靠近导带边缘，它充当复合中心，从而影响寿命、双极器件的正向压降和由这种半导体材料形成的单极器件中的漏电流。
原则上，可以从原生的外延层中去除碳空穴，如图27所示。
半导体器件1包括在如米勒-布拉维指数所限定的[0001]晶轴方向X上生长在衬底5的表面上的4H-SiC外延层2。[0001]晶轴通常对应于衬底5的表面的法线方向。在原生情况下，外延层2将包括在整个4H-SiC外延层2中的多个碳空穴VC。为了降低碳空穴VC的浓度，在1050℃到1400℃的温度下氧化顶表面区4a。可替代地，可以将浅碳离子注入SiC外延层2的顶表面区4a中。无论采用哪种方法，都会在4H-SiC外延层2中引入碳填隙物CI。然后，外延层2在超过1500℃的温度下退火，从而使得碳填隙物CI扩散到整个外延层2。然后碳填隙物CI可以与碳空穴VC复合。因此，外延层2将具有降低的碳空穴浓度。
如图27所示，碳注入平行于[0001]晶轴进行。在扩散碳填隙物CI之后，使用反应离子蚀刻(reactive ion etching，RIE)或化学机械抛光(chemical mechanical polishing，CMP)以便去除在顶表面区4a中形成的C注入层。如果采用氧化来进行碳空穴VC减少(其中需要使用氢氟酸(HF)来去除氧化层)，也发生类似的情况。
因此，以上描述的用于减少碳空穴的方法只能在制造工艺中相对较早地实施，例如在接收时在外延层2上实施。虽然这导致4H-SiC外延层2在制造半导体器件1的制造接近开始时具有降低的碳空穴浓度VC，但是随后的处理步骤(诸如高掺杂p+区的激活或者半导体电路部件的电极的退火)导致外延层2中碳空穴VC的再生。一旦碳空穴VC已经再生，就不能进行二次碳离子注入，因为这需要将碳注入半导体器件的电活性区(诸如阳极区或电极)。而且，不可以进行氧化，因为在相对厚的外延层2，例如具有100μm或更多的厚度的外延层2的情况下，这将消耗有源电路结构的一部分。
本公开旨在描述与原生的外延层相比具有降低的碳空穴浓度的替代性方法和器件。
图1示出了根据本公开的实施例的半导体器件1。图2中示出了用于减少半导体器件1的外延层2的碳空穴VC的方法的步骤S1到S3。
在S1步骤中，外延层2生长在衬底5或其他外延层(未示出)上。最初，外延层2将包括相对高的碳空穴VC浓度。例如，外延层2的未处理的n型4H-SiC半导体材料可能每cm3包含1012个Z1/2缺陷。
因此，在S2步骤中，通过侧壁3a注入离子，例如碳(C)离子、铝(Al)离子或硅(Si)离子，以在半导体材料中形成注入区4。与图27中示出的情况相反，在图1中示出的实施例中，通过侧壁3a注入离子，以在与半导体器件的顶表面垂直的平面中形成注入区4。也就是说，注入方向与外延层2的[0001]晶轴方向X垂直。侧部注入可以在室温下进行。
在图1中示出的实施例中，通过两个相对的侧壁3a注入碳离子，以在两个注入区4中形成碳填隙物CI。还可以通过单个侧壁3a注入离子以形成单个注入区4，或者通过三个或四个侧壁31(例如矩形半导体芯片的所有侧壁)注入离子。在所描述的实施例中，实行在3-5x1016cm-3掺杂的外延层2上的碳的侧部注入。可以选择一个或多个侧部注入能量，使得注入分布将在半导体器件1的电活性区外部。例如，可以使用利用在10到200keV的范围内的能量进行的三个不同注入阶段。侧部注入剂量的范围可以从1010到1016cm-2。
如图1所示，步骤S2可以在生长外延层S1之后立即实行。然而，也可以在制造半导体器件1接近结束时形成注入区4，如稍后关于各种特定半导体器件所描述的那样。
侧部注入之后可以是可选的、分离的扩散步骤S3。例如，取决于外延层2的厚度，外延层2可以在超过1000℃的温度下退火持续1分钟至10小时之间的时段。外延层2的厚度例如可以位于5到150μm的范围内。在所描述的实施例中，在1500℃的温度下对外延层2执行相对较短的退火步骤，持续5分钟的时段。在这个时段期间，所生成的碳填隙物CI进一步扩散到整个外延层2。可替代地或附加地，质子辐照可以用于进一步扩散所生成的碳填隙物CI。例如，可以使用10keV或以下进行的质子辐照。
可替代地，可以在成品的半导体元件上实行没有后续扩散步骤的侧部注入。例如，在以等于或高于300keV的能量注入碳之后，在没有附加扩散步骤的情况下进行碳填隙物CI的充分扩散。
已经发现，外延层2的晶体结构中的点缺陷可以快速迁移，并且因此迁移与[0001]晶轴方向X垂直的相对长的距离。例如，即使在室温下，在10keV质子照射后，碳填隙物可以扩散与[0001]方向垂直的长距离。这又显著减少了整个外延层2中的碳空穴VC。例如，使用以上描述的参数，可以实现几毫米的水平扩散长度，从而导致例如在具有5mm的边缘长度的半导体芯片的外延层2的整个宽度上的碳空穴VC的显著减少。例如，与原生的外延层2相比，碳空穴VC浓度可以减少两个或更多个数量级。
图3示出了根据图1的半导体器件1的深能级瞬态谱(deep level transientspectroscopy，DLTS)分析的结果。其中，具有附图标记A的曲线示出了在步骤S1之后原生的未处理的n型4H-SiC外延层2的DLTS光谱。以附图标记B示出的曲线示出了在步骤S2中注入碳离子并在步骤S3中退火之后的外延层2的DLTS光谱。可以看出，在步骤S1之后，未处理的半导体器件1包括相对高的碳空穴浓度。示例性地，其包括处于1012/cm3的量级的Z1/2缺陷浓度。如上详述的那样，缺陷能级Z1/2非常接近导带边缘EC，因此会对成品的半导体器件1的性能产生负面影响。
在步骤S2中的注入碳离子和步骤S3中对外延层进行退火之后，在半导体器件1中不存在可检测量的Z1/2缺陷。此外，如图3中可以看见那样，可以检测到分别位于导带边缘EC下0.84eV和1.1eV的所谓深能级ON1和ON2峰值的存在。ON1和ON2能级与碳扩散相关联，并且通常在如上文关于图27所述的注入碳离子后检测到。因此，相对于在原生的相同外延层2中的碳空穴VC浓度，通过半导体器件的侧壁3a进行的碳离子的侧部注入大大降低了外延层2的碳空穴VC浓度。
在下文中，更详细地描述用于各种半导体器件1的制造工艺。所描述的处理步骤将使以下清楚：上面关于图1和图2描述的侧部实施方式在半导体器件1的制造中提供了增强的灵活性程度。
首先，参照图4至图6示出了用于制造PIN二极管20的处理步骤。在图4中示出的第一处理步骤中，在衬底5上生长n型4H-SiC外延层2。如上所述，外延层2将具有相对高的碳空穴VC浓度。在图5中示出的下一处理步骤中，利用铝离子注入外延层2，以形成高度掺杂的p型阳极区21。这之后是高温退火步骤(未示出)。在退火期间，生成另外的碳空穴VC，即使在碳空穴VC已经被预先去除的情况下。
图6示出了还包括通过常规离子注入形成的注入场弛豫层22的PIN二极管20的最终p+-i-n结构。此外，金属阳极电极23和金属阴极电极24分别被形成在阳极区21和衬底5的顶表面和底表面上。阳极电极23和阴极电极24可以通过电子束沉积形成。场弛豫层22、阳极电极23和阴极电极24的形成可以导致在充当PIN二极管20的本征漂移层的外延层2中生成另外的碳空穴VC。
为了提高PIN二极管20的性能，并且作为n型外延层2的示例，在PIN二极管20的侧壁3a上形成两个注入区4(也在图6中示出)。在注入区4中注入碳或其他离子以及外延层2的可选后续退火将导致充当漂移层的外延层2中的降低的碳空穴VC浓度。这在图6中由外延层2的较浅阴影指示。
如上面利用图3详述的那样，侧部注入和随后的退火也将生成ON1和ON2能级。然而，外延层2中ON1和ON2能级的存在不影响PIN二极管20的性能。
在所描述的实施例中，场弛豫区22的形成是通过晶片或其他衬底5上的外延层2的前侧处理来执行的。类似地，电极23和24的形成是通过从半导体器件1的前表面和后表面进行的常规金属化工艺来实施的。为了效率，通常相对较大数量的半导体器件1(诸如PIN二极管20)一起形成在公共晶片或其他衬底5上。
为了在垂直注入区4中进行注入离子，对应于PIN二极管20的晶片或其它衬底5的区可以通过切割与生长在相同晶片或其它衬底5上的类似半导体电路部件分离。由此，形成各个半导体芯片，然后可以将这些各个半导体芯片以[0001]晶轴指向侧面安装到离子注入系统中，以便通过各个半导体芯片的侧壁3a注入碳离子。为此，可以采用携载一个或多个半导体芯片的改进的靶保持器。在注入期间，用于将离子注入到外延层2的场弛豫区22中的第一注入方向25与用于将离子注入到注入区4中的第二注入方向26正交。而且，由于侧部注入，注入区4在半导体材料的包括衬底5和外延层2的整个侧面上延伸。
图7至图10示出了根据本公开的实施例的用于制造双极结型晶体管(bipolarjunction transistor，BJT)30(示例性地为NPN晶体管)的处理步骤。在图7中示出的第一步骤中，提供了由包括碳的半导体材料(诸如4H-SiC或6H-SiC)制成的n型集电极31。随后，p型基极32外延生长在n型集电极31上(图8)。然后，在p型基极32上外延生长n型发射极层33(图9)。
随后，发射极33的所选择的区和基极32的对应顶部部分被蚀刻，以允许形成栅电极，如图10所示。在所蚀刻的沟槽的基部处，在p型基极34中形成高掺杂p型层34。此后，在高掺杂p型层34的顶表面上形成栅电极35，在n型发射极33的顶表面上形成发射极电极36，并且在n型集电极31的底表面上形成集电极电极36。
n型集电极31和n型发射极33两者的半导体材料将包括原生的和/或在BJT 30的处理期间被进一步处理的相应外延层2中存在的增加的碳空穴VC浓度。为了减少集电极31和发射极33中的碳空穴VC，在BJT 30的侧壁3a上形成注入区4，如上所述。注入区4的存在将导致碳填隙物CI的形成，并且因此导致碳空穴VC的减少。
虽然已经针对NPN BJT的形成描述了图7至图10中示出的制造方法，但是类似地，可以使用所公开的侧部注入方法来形成包括相对于稍后形成原生基极的外延层在退火之后具有减少的碳空穴VC的n型基极的PNP BJT。
图11和图12示出了制造绝缘栅双极晶体管(insulated-gate bipolartransistor，IGBT)40的两个阶段。最初，由4H-SiC或6H-SiC制成的n型基极42外延生长在p型集电极41上，如图11所示。
如图12所示，在n型基极42内，通过穿过n型基极42的顶表面的离子注入形成两个p型基极阱43。其中，通过等离子体浸没离子注入(PIII)或常规离子注入形成总共四个n型区44。此后，在左p型基极阱43的右(内)n型区44和右p型基极阱43的左(内)n型区44之间的n型基极42的中心区中形成用作电绝缘体的氧化层45。在氧化物层45的顶部上，形成绝缘栅电极46。而且，在n型区44的顶表面上形成一个或多个发射极电极47。在p型集电极41的背表面上，形成集电极47。电极46、47和48可以通过电子束沉积形成。
尽管图12中未示出，但是缓冲层可以存在于n型基极42和p型集电极41之间的界面处。
如上详述那样，在形成IGBT 40之后，n型基极层42将具有高碳空穴VC浓度。为了减少不想要的点缺陷，在对n型基极42进行退火之前，在IGBT 40的侧壁3a上形成注入区4。如上所述，这将从基极42去除碳空穴VC，并导致在n型层42和44中生成ON1和ON2。然而，所生成的ON1和ON2对于所制造的半导体器件，例如IGBT 40是无害的。而且，尽管已经针对包括n型基极层42的IGBT 40描述了该过程，但是这同样适用于从n型集电极层开始制造并具有p型基极层的IGBT。
注意，在上面参考图4至图12描述的示例中，没有必要在器件制造之后去除注入区4。在每种情况下，注入区4被放置在相应半导体器件1的电活性区外部。因此，作为所公开的制造方法的一部分，不需要附加RIE或CMP步骤，并且成品的半导体器件1可以在注入区4中包括高浓度的注入物质(诸如碳)。即使在退火之后，例如通过成品的半导体芯片的侧壁3a的RIE或CMP，去除了包括注入物质的注入区4的一部分的情况下，注入区4的剩余注入缺陷区仍将包含指示先前侧部注入步骤的非晶硅。类似地，与上面参照图27详述的氧化方法相比，不需要长的氧化时间和长的HF蚀刻时间。
所描述的方法和设备具有另外的优点。例如，可以在任何厚度的外延层2中减少碳空穴VC。该过程特别适合于超过50μm的厚度的非常厚的漂移层。该方法可以应用于单极器件和双极器件两者。与现有技术方法相比，一些处理步骤(诸如退火)可以在较低的温度下实行。
如果成品的器件的电活性区不超过注入物质的扩散长度，则通过单个半导体器件1的一个或多个侧壁3a注入离子的以上步骤特别有用。这将是许多典型的功率部件(诸如上述的PIN二极管20、BJT 30和IGBT 40)的情况。然而，在相对较大的电活性区的情况下，或者在分离各个半导体电路部件之前需要碳空穴VC去除的情况下，通过外延层2的侧壁的注入也可以使用在外延层2中形成的一个或多个沟槽来实现，如下面进一步详细描述的那样。这也可以用于半导体器件，其中在该半导体器件的在整个正常制造工艺中都会形成沟槽。
图13示意性地示出了根据本公开的实施例的半导体器件1的截面图。半导体器件1包括降低的碳空穴Vc浓度的外延层2。
除了外延层2之外，半导体器件1还包括在外延层2中延伸的沟槽3。沟槽3包括设置在沟槽侧壁3a和沟槽底部3b上的、呈注入碳层的形式的注入层4。代替碳(C)，可以注入硼(B)、铝(Al)、锗(Ge)、氮(N)、磷(P)、砷(As)、氧(O)、硫(S)、氢(H)、氩(Ar)或硅(Si)中的一种。
例如，可以通过等离子体浸没离子注入(PIII)来执行注入。也可以在外延层2的顶表面上(例如在沟槽3在其处开口的外延层2的主表面或前表面上)执行PIII。因此，PIII也可以平行于[0001]晶轴(图13中未示出)进行。如果在外延层2的前表面处施加PIII，则所形成的PIII子层需要稍后通过干法蚀刻去除。然而，如下面详述那样，这对于沟槽3内的表面不是必需的。
外延层2包括降低的碳空穴Vc浓度的外延子层2a。如所示出的那样，降低的碳空穴Vc浓度的外延子层2a与[0001]晶轴垂直并平行于这个轴延伸，并且减少的碳空穴的外延子层2a的厚度至少对应于沟槽3的深度DT。
在没有任何处理的情况下，基于硅碳(SiC)的外延层2包括对应于不能被忽略的碳空穴(Vc)浓度的一定量的电活性能级。在图13中，显示了外延层中的空心圆，以说明如上详述的碳空穴VC的出现。
发明人已经发现，在等离子体浸没离子注入合适的物质(诸如B、Al、C、Si、Ge、N、P、as、O、S、F、H或Ar)，并且在1600℃下对注入区进行退火之后，可以在注入表面下面的外延层2(例如沿着[0001]晶轴的100μm厚度的子层)的区中去除碳空穴VC。然而，如上详述那样，在垂直于[0001]晶轴的方向上，可以在大得多的距离上去除碳空穴VC。例如，可以实现几毫米的水平扩散长度。PIII注入物质被限制在相对较小的空间内，例如被限制在具有小于50nm的厚度的子层。这导致释放CI的应力。
根据图13的示例性实施例，外延层2包括具有注入层4的沟槽3。碳层4例如具有小于50nm的厚度。如上详述那样，沟槽侧壁3a和沟槽底部3b中的PIII碳提供了碳填隙物CI，这些碳填隙物是缺陷并且可以垂直于[0001]晶轴迁移，并与提供如上详述的碳空穴Vc的电活性缺陷复合。在图13中，示出了外延层2中的实心圆，以说明碳填隙物CI。
在图13中，沟槽3平行于或沿着外延层2的[0001]晶轴延伸。沟槽3也可以相对于[0001]晶轴以角度α延伸。在这种情况下，外延子层2a的厚度和沟槽3的深度由L＝Dcos(α)限定。
在这种场景下，L是PIII碳层4的从沟槽入口到沟槽终点的长度。在图13的示例性实施例中，L对应于沟槽深度DT。D是与[0001]晶轴平行测量的从注入层4的起点到沟槽3中注入层4的终点的距离。在图13的示例性实施例中，D对应于沟槽深度DT。α是L和D之间的角度。在图13的示例性实施例中，α为零。
图14示意性地示出了通过根据实施例的方法处理的外延层2的深能级瞬态谱(DLTS)光谱。外延层2由4H-SiC制成。针对具有和不具有垂直于[0001]晶轴的碳扩散的外延层2示出了DLTS光谱。由附图标记A指示的曲线表示未处理材料中的DLTS光谱，其意味着在1012 1/cm3的范围内的能级Z1/2。由附图标记B指示的曲线表示注入后的DLTS光谱。可以看出没有检测到能级Z1/2缺陷。因此，如图14所示，在扩散后，能级Z1/2的浓度(其意味着提供碳空穴VC的电活性缺陷的负电荷状态)低于检测极限。
将基于图26的流程图和如图15至图19所示的具体实施例来解释根据实施例的制造方法。制造方法适合于提供具有带有外延层2中的降低的电活性碳水平浓度的外延层2的半导体器件1。根据图3至图7中示出的步骤生产的半导体器件1是结势垒肖特基(JunctionBarrier Schottky，JBS)二极管50。
根据步骤S12，该方法包括在衬底5上提供外延层2(参见图26和图15)。图15的实施例示出了具有在从1014 1/cm3至1016 1/cm3的范围内的掺杂浓度的n型4H-SiC外延层2生长在具有1018 1/cm3的掺杂浓度的4H-SiC衬底上。根据半导体器件1的电压等级选择外延层厚度和掺杂。
根据步骤S12，该方法包括在外延层2上提供光致抗蚀剂层51(参见图26和图16)并且使用掩模(未描绘)利用电磁辐射曝光光致抗蚀剂层51。例如，根据在后续步骤中提供的沟槽3的期望形状/尺寸，通过光刻对沉积在外延层表面上的光致抗蚀剂层51进行图案化。
根据步骤S13，该方法包括在外延层2中提供两个沟槽3(参见图26和图16)。例如，通过反应离子蚀刻(RIE)来蚀刻外延层2，以便形成沟槽3。沟槽2可以具有任何截面，诸如正方形、圆形、矩形或多边形。如果DT是沟槽3的深度，并且l是截面的宽度，也可以形成深沟槽3(DT>>l)。
根据步骤S14，该方法包括在沟槽3中的每一个中注入碳或另一合适的物质(参见图26和图17)。在所描述的示例中，通过等离子体浸没离子注入(PIII)利用碳注入沟槽3的沟槽侧壁3a和沟槽底部3b，以获得最大掺杂浓度，但不超过溶解度极限。
根据步骤S15，该方法包括利用p型多晶硅52填充沟槽3(参见图26和图18)。可替代地，利用p型多晶硅52填充沟槽3的步骤可以在去除光致抗蚀剂层51之后实行(参见下面步骤S16的场景下的描述)。如后面详述的那样，填充沟槽3可以有助于形成触点，并且通常将提高成品的半导体器件1的机械稳定性。
根据步骤S16，该方法包括实行退火工艺，使得引起从垂直和/或平行于至少一个外延层2的[0001]晶轴的至少一个沟槽3进行的碳离子扩散(参见图26；扩散过程没有在图18中示出；图13示出了碳填隙物CI的扩散过程)。例如，通过在低于1600℃的温度下退火持续从5分钟至600分钟的范围内的时间来扩散碳。随后，例如，采用氧等离子体灰化来去除光刻胶层51。
可替代地，在步骤S14中的PIII之后，可以去除光致抗蚀剂层51，并且然后在外延层表面上形成石墨帽，以便确保在激活期间沟槽壁3a上的低表面粗糙度。退火后，可以通过氧等离子体灰化去除石墨帽。
在碳扩散之后，外延层2具有低于检测极限的VC浓度。
根据步骤S17，该方法包括根据半导体器件1的功能提供接触层53。在示例性实施例中，金属沉积在外延层表面上和背面上，以便进行肖特基/欧姆触点形成。
还将基于图20至图22描述根据图26的实施例的制造方法。根据图20至图22示出的步骤生产的半导体器件1是双极结型晶体管(BJT)30。在示例性实施例中，BJT 30是NPN晶体管。
图20示意性地示出了用于生产BJT 30的方法的第一步骤。提供了生长在衬底5上的两个外延层2。图20示出了具有在从1014 1/cm3至1016 1/cm3的范围内的掺杂浓度的上n型4H-SiC外延层2。它生长在具有1018 1/cm3的掺杂浓度的4H-SiC衬底5的顶部上的、具有在从1014 1/cm3到1016 1/cm3的范围内的掺杂浓度的中间外延p型外延层2上。根据BJT 30的电压等级选择层厚度和掺杂浓度。
图21示意性地示出了用于生产BJT 30的方法的第二步骤。通过反应离子蚀刻(RIE)蚀刻外延层2，以便形成两个沟槽3。沟槽3可以具有任何截面，诸如正方形、圆形、矩形或多边形。通过PIII将碳注入在沟槽3中，并且随后通过退火使其扩散。在碳扩散之后，对应于n型发射极33的上外延层2以及对应于n型集电极31的衬底5具有低碳空穴浓度。沟槽侧壁3a和外延层顶部可以被石墨帽保护。
图22示意性地示出了用于生产BJT 30的方法的第三步骤。在这个步骤中，采用氧等离子体灰化来去除石墨帽。最后，形成高掺杂p型层34，并沉积金属以提供栅电极35、发射极电极36和集电极电极37。
还将基于图11至图13描述根据图26的实施例的制造方法。根据图23至图25中示出的步骤生产的半导体器件1是绝缘栅双极晶体管(IGBT)40。
图23示意性地示出了用于生产IGBT 40的方法的第一步骤。图23示出了在具有10181/cm3的掺杂浓度的4H-SiC衬底5上的、具有在从1014 1/cm3至1016 1/cm3的范围内的掺杂浓度的n型4H-SiC外延层2。根据IGBT 40的电压等级选择外延层和衬底厚度以及掺杂浓度。
图24示意性地示出了用于生产IGBT 40的方法的第二步骤。通过反应离子蚀刻(RIE)蚀刻外延层2，以便形成两个沟槽3。在这个示例中，沟槽3的深度DT对应于外延层2的厚度。如图24所示的相对深的沟槽3有助于去除整个相对厚的外延层2中的碳空穴。沟槽3可以具有任何截面，诸如正方形、圆形、矩形或多边形。通过PIII将碳注入在沟槽3中，并且随后通过退火使其扩散。在碳扩散之后，包括n型基极42的外延层2具有低碳空穴浓度。沟槽侧壁3a和外延层顶部可以由石墨帽保护。
图25示意性地示出了用于生产IGBT 40的方法的第三步骤。在这个步骤中，采用氧等离子体灰化来去除石墨帽。通过离子注入形成两个p型基极阱43，并且通过PIII或离子注入在它们内部形成总共四个n型区44。将在其中器件制造处于图24中示出状态的状态下实行离子注入。最后，通过电子束沉积形成栅电极46、发射极电极47和集电极电极48。栅电极48设置有氧化物层45，该氧化物层将栅极与其中形成有电活性区的外延层2绝缘。在基极/集电极界面处也可以设置有缓冲层(图25中未示出)。
如所述的图1至26中示出的实施例表示了改进的半导体器件及用于其制造的方法的示例性实施例。因此，它们不构成根据改进方法的所有实施例的完整列表。例如，在具体的半导体材料、掺杂区和电极方面，实际的器件和方法可以不同于所示出的实施例。特别地，虽然上述实施例基于n型4H-SiC或n型6H-SiC半导体材料，但是也可以使用其他晶体类型(诸如3C-SiC)或者半导体类型(诸如p型SiC)。
附图标记
1 半导体器件
2 外延层
2a 外延子层
3 沟槽
3a 侧壁
3b 沟槽底部
4 注入区
4a 顶表面区
5 衬底
20 PIN二极管
21 阳极区
22 场弛豫区
23 阳极电极
24 阴极电极
25 第一注入方向
26 第二注入方向
30 BJT
31 集电极
32 基极
33 发射极
34 高掺杂p型层
35 栅电极
36 发射极电极
37 集电极电极
40 IGBT
41 集电极
42 基极
43 p型基极阱
44 n型区
45 氧化层
46 栅电极
47 发射极电极
48 集电极电极
50 JBS二极管
51 光致抗蚀剂层
52 p型多晶硅
53 接触层
A 未处理的外延层的DLTS光谱
B 经退火的外延层的DLTS光谱
CI 碳填隙物
DT 沟槽深度
VC 碳空穴
X [0001]晶轴方向

Claims (17)

1.一种半导体器件(1)，包括：
-至少一个外延层(2)，所述至少一个外延层由碳化硅半导体材料制成并且具有[0001]晶轴；以及
-至少一个注入区(4)，所述至少一个注入区形成在所述外延层(2)的侧壁(3a)处，所述侧壁(3a)的法线方向与所述[0001]晶轴垂直，所述至少一个注入区(4)包括包含碳离子或硅离子中的至少一种的注入物质；
-其中所述外延层(2)的至少一部分具有降低的碳空穴(VC)浓度，其碳空穴Z1/2浓度低于1010/cm3。
2.根据权利要求1所述的半导体器件(1)，包括至少一个半导体芯片，所述至少一个半导体芯片包括所述至少一个外延层(2)，其中所述至少一个注入区(4)形成在所述至少一个半导体芯片的多个侧壁(3a)中的至少一个侧壁上。
3.根据权利要求1所述的半导体器件(1)，包括至少一个沟槽(3)，所述至少一个沟槽具有形成在所述至少一个外延层(2)中的两个侧壁(3a)，其中
-所述至少一个注入区(4)形成在所述至少一个沟槽(3)的所述两个侧壁(3a)中的至少一个侧壁上，
-所述外延层(2)的至少一部分对应于在与所述[0001]晶轴垂直的平面中延伸的子层(2a)，并且
-所述子层(2a)的厚度对应于或超过所述至少一个沟槽(3)的深度(DT)。
4.根据权利要求1至3中任一项所述的半导体器件(1)，还包括：
-至少一个电极，所述至少一个电极形成在所述至少一个外延层(2)的顶表面或底表面上，从而形成电活性区，其中所述至少一个注入区(4)形成在所述电活性区的外部。
5.根据权利要求1至4中任一项所述的半导体器件(1)，其中所述碳化硅半导体材料包括n型4H-SiC或n型6H-SiC半导体材料中的至少一种。
6.根据权利要求1至5中任一项所述的半导体器件(1)，其中所述至少一个注入区(4)包括注入缺陷区，所述注入缺陷区包括非晶硅。
7.根据权利要求1至6中任一项所述的半导体器件(1)，其中所述外延层(2)的所述至少一部分具有超过1012/cm3的深峰值能级浓度，特别是具有超过1012/cm3的ON1或ON2浓度。
8.根据权利要求1至7中任一项所述的半导体器件(1)，其中所述半导体器件(1)包括以下至少之一：
-包括漂移层的PIN二极管(20)，其中所述至少一个外延层(2)包括所述漂移层；
-包括发射极(33)、集电极(31)和基极(32)的BJT(30)，其中所述至少一个外延层(2)包括所述发射极(33)、所述集电极(31)或所述基极(32)中的至少一者；
-包括由所述碳化硅半导体材料形成的基极(42)的IGBT(40)，其中所述至少一个外延层(2)包括所述基极(42)；或者
-包括由所述碳化硅半导体材料形成的半导体本体的JBS二极管(50)，其中所述至少一个外延层(2)包括所述半导体本体。
9.一种用于制造半导体器件(1)的方法，包括：
-生长至少一个外延层(2)，所述至少一个外延层(2)由具有[0001]晶轴的碳化硅半导体材料制成；以及
-通过所述至少一个外延层(2)的至少一个侧壁(3a)注入离子，所述离子包括碳离子和硅离子中的至少一种，以在与所述[0001]晶轴垂直的平面中形成至少一个注入区(4)，从而相对于原生的所述至少一个外延层(2)降低所述第一半导体材料中的碳空穴(VC)浓度。
10.根据权利要求9所述的方法，还包括以下至少之一：
-在注入离子之后，对所述至少一个外延层(2)进行退火，以相对于所述至少一个外延层(2)进一步降低所述碳化硅半导体材料中的碳空穴(VC)浓度；或者
-在注入离子之后，对所述至少一个外延层(2)进行质子辐照，以相对于所述至少一个外延层(2)进一步降低所述碳化硅半导体材料中的碳空穴(VC)浓度。
11.根据权利要求9或10所述的方法，在通过至少一个侧壁(3a)注入离子之前，所述方法还包括：
-执行多个处理步骤以形成至少一个半导体电路部件，所述至少一个半导体电路部件包括所述至少一个外延层(2)的至少部分；以及
-分离所述至少一个半导体电路部件以获得半导体芯片，所述半导体芯片具有与所述[0001]晶轴垂直的顶表面以及与所述顶表面垂直的多个侧壁(3a)。
12.根据权利要求11所述的方法，包括：
-在携载所述至少一个外延层(2)的载体衬底(5)上形成多个半导体电路部件；
-通过沿着与所述[0001]晶轴垂直的至少一个切割表面切割携载所述至少一个外延层(2)的所述载体衬底(5)，分离所述多个半导体电路部件；以及
-通过所述至少一个切割表面注入所述离子。
13.根据权利要求11或12所述的方法，其中
-形成至少一个半导体电路部件包括在分离所述至少一个半导体电路部件之前，在与所述[0001]晶轴平行的第一注入方向(25)上通过所述至少一个外延层(2)的表面注入至少一种第一物质；并且
-通过至少一个侧壁(3a)注入离子包括在分离所述至少一个半导体电路部件之后，在与所述第一注入方向(25)正交的第二注入方向(26)上通过所述至少一个外延层(2)的所述至少一个侧壁(3a)注入至少一种第二物质。
14.根据权利要求9或10所述的方法，还包括：
-在所述至少一个外延层(2)内形成具有两个侧壁(3a)的至少一个沟槽(3)，
-其中通过至少一个侧壁(3a)注入离子包括通过所述至少一个沟槽(3)的两个侧壁(3a)对碳离子或硅离子中的至少一种进行等离子体浸没离子注入PIII。
15.根据权利要求14所述的方法，还包括：
-在PIII之后填充所述至少一个沟槽(3)；以及
-在填充所述至少一个沟槽(3)之后，在所述至少一个外延层(2)的顶表面上形成至少一个接触层(53)。
16.根据权利要求14所述的方法，还包括：
-在所述至少一个沟槽(3)的底表面(3b)处形成至少一个电极。
17.根据权利要求9至16中任一项所述的方法，在通过所述至少一个侧壁(3a)注入离子之前，所述方法还包括：
-在所述至少一个外延层(2)的表面上沉积至少一种金属材料；以及
-对所述至少一种金属材料进行退火以形成电极，从而增加所述碳化硅半导体材料中的碳空穴(VC)浓度。
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