CN117316239A - 闪存的编程控制电路 - Google Patents
闪存的编程控制电路 Download PDFInfo
- Publication number
- CN117316239A CN117316239A CN202311395224.2A CN202311395224A CN117316239A CN 117316239 A CN117316239 A CN 117316239A CN 202311395224 A CN202311395224 A CN 202311395224A CN 117316239 A CN117316239 A CN 117316239A
- Authority
- CN
- China
- Prior art keywords
- programming
- bit
- gate
- data
- memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000005641 tunneling Effects 0.000 claims description 4
- 238000000926 separation method Methods 0.000 claims description 3
- 230000000694 effects Effects 0.000 abstract description 11
- 239000004065 semiconductor Substances 0.000 description 7
- 238000010586 diagram Methods 0.000 description 6
- 239000000758 substrate Substances 0.000 description 6
- 230000003071 parasitic effect Effects 0.000 description 3
- 230000009977 dual effect Effects 0.000 description 2
- 239000002784 hot electron Substances 0.000 description 2
- 238000002347 injection Methods 0.000 description 2
- 239000007924 injection Substances 0.000 description 2
- 238000000034 method Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/10—Programming or data input circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
- G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
- G11C16/0416—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing a single floating gate transistor and no select transistor, e.g. UV EPROM
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Read Only Memory (AREA)
Abstract
本发明公开了一种闪存的编程控制电路，在一次编程中，数据输入信号中的各位数据同时实现写入m+1位的存储单元中。在编程时，数据输入信号中的0数据位对应的存储单元的源极所连接的位线为选定位线，选定位线的数量等于所述数据输入信号中0数据的个数。编程控制电路包括m+1位伪位线，伪位线和位线的负载相同。在编程时，编程控制电路用于实现如下连接：第一电荷泵的输出端同时连接到各选定位线以及连接到和数据输入信号中1数据的数量相同的伪位线上。本发明能使采用具有不同数据图案的数据输入信号进行编程时电荷泵所见到的负载一致，能改善各存储位的编程效果以及改善各存储位的编程效果的均一性，能提高各存储单元的电学窗口。
Description
技术领域
本发明涉及半导体集成电路领域，特别是涉及一种闪存(flash)的编程控制电路。
背景技术
如图1所示，是现有闪存的存储单元101的电路结构示意图；如图2所示，是现有闪存的存储单元101的剖面结构示意图；如图3所示，是现有闪存的部分阵列结构图；现有闪存包括多个存储单元101，由多个所述存储单元101组成阵列单元301，由多个所述阵列单元301排列形成闪存的阵列结构。
各所述存储单元101都采用分离栅浮栅器件。
如图2所示，所述分离栅浮栅器件包括：对称的第一源漏区205a和第二源漏区206，位于所述第一源漏区205a和所述第二源漏区205b之间的多个分离的具有浮栅104的第一栅极结构，位于所述第一栅极结构之间的第二栅极结构103；所述第一栅极结构中具有位于所述浮栅104顶部的控制栅105。
所述分离栅浮栅器件为双分离栅浮栅器件，所述第一栅极结构的数量为两个，分别用标记102a和102b表示。
所述分离栅浮栅器件为N型器件，所述第一源漏区205a和所述第二源漏区205b都由N+区组成。
P型掺杂的沟道区位于所述第一源漏区205a和所述第二源漏区205b之间且被各所述第一栅极结构和所述第二栅极结构103所覆盖。所述第一源漏区205a和所述第二源漏区205b都形成于P型半导体衬底201且和对应的两个所述第一栅极结构的外侧面自对准，所述沟道区之间由所述第一源漏区205a和所述第二源漏区205b之间的所述P型半导体衬底201组成或者进一步在所述P型半导体衬底201上进行掺杂形成。
所述存储单元101的所述第一源漏区205a连接第一源漏电极，第一源漏电极会连接到位线BLa。
所述存储单元101的所述第二源漏区205b连接到第二源漏电极，第二源漏电极会连接到位线BLb。
各所述第一栅极结构由隧穿介质层202、所述浮栅104、控制栅介质层203和所述控制栅105叠加而成。
各所述第二栅极结构103由字线栅介质层204和字线栅106叠加而成。
所述控制栅105连接到对应的控制栅线，所述字线栅106连接到字线WL。图1中，所述存储单元101包括两个所述第一栅极结构，故所述控制栅线也包括两根，分别用CG0和CG1表示，第一栅极结构102a的所述控制栅105连接到控制栅线CG0，第一栅极结构102b的所述控制栅105连接到控制栅线CG1。
对所述存储单元101的选定存储位进行编程(Program)时，以对图2中所述第一栅极结构102a中的浮栅104对应的存储位即存储位‘a’为选定存储位为例，所加电压如表一所示，包括：
所述控制栅线CG1接6V，用于将第一栅极结构102b所控制的沟道区的区域段打开即导通；
所述字线WL接1.5V，用于将所述第二栅极结构103所控制的沟道区的区域段打开；
位线BLb接编程电流Idp，Idp约等于3μA。
控制栅线CG0接9V的高压，位线BLa接源编程电压Vsp，Vsp为4.5V的高压，这样，编程电流经过所述第一栅极结构102b和所述第二栅极结构103所控制的沟道区的区域段到达所述第一栅极结构102a的底部之后，由于控制栅线CG0和所述位线BLa都是高压，故能实现源端热电子注入编程。
由于所述源编程电压Vsp是连接到选定的位线，故也称位线编程电压(VBLp)。
表一
| BLa(V) | CG0(V) | WL(V) | CG1(V) | BLb(V) |
| Vsp＝4.5 | 9 | 1.5 | 6 | Idp |
如图3所示，所述阵列结构中，各所述存储单元101排列成行和列。
同一列的各所述存储单元101并联在两根相邻的所述位线之间并组成存储列。图3中显示了第1列存储列的各所述存储单元101并联在位线BL0和BL1之间，在位线BLk和BLk+1之间的存储列的列数最大。多列所述存储列还会组成输入输出(IO)部分，图3中显示了IO0至Ion。
在所述阵列结构中，同一行上的各所述存储单元101的位于相同行的所述第二栅极结构103都连接到同一行的字线WL，同一行上的各所述存储单元101的位于相同行的所述第一栅极结构的所述控制栅105都连接到同一行的控制栅线，图3中显示了第一行的所述存储单元101中会连接两行所述控制栅线，分别为CG0和CG1。
对选定存储单元101的选定存储位进行编程操作时，和所述选定存储单元101连接的两根所述位线中，距离所述选定存储位近的所述位线作为所述选定位线，距离所述选定存储位远的所述位线用于连接漏编程电流。所述存储单元101的第一源漏电极或第二源漏电极为对称结构，所述选定存储单元101中，第一源漏电极或第二源漏电极中和所述选定位线连接的为源极，和所述非选定位线连接的为漏极。
如图3所示，对所述闪存进行编程时，会将数据输入信号中的各位数据同时写入到选定的多个所述存储单元101的存储位即浮栅104中。编程时的数据输入信号包括m+1位，m为大于等于1的正整数，所述数据输入信号表示为DIN<m:0>。所述数据输入信号中的各位数据为0和1中的一个；所述数据输入信号中的各位数据值形成数据图案(pattern)。以16位的所述数据输入信号为例，m＝15，DIN<m:0>的最小值为0000H，最大值为FFFEH，0000H至FFFEH中的各种数据组合分别对应于一种所述数据图案。FFFEH是编程时所述数据输入信号的最大值。FFFFH不用于编程，故FFFFH不作为所述数据输入信号即DIN<m:0>的最大值。现有闪存的编程方法中，所述数据输入信号的数据图案不同时，选定位线的数量也会不同，通常，各选定位线都具有寄生电容，选定位线的数量越多，叠加的寄生电容也就越大。而，DIN<m:0>的各种数据图案中，0数据表示需要在浮栅104中注入存储电荷即电子的数据，1数据则保持擦除状态即可，所以，DIN<m:0>的数据图案中，0数据越多，选定位线的数量也就越多，总的寄生电容也就越大。
如图1所示和表一所示可知，对于所述存储单元101来说，选定位线为位线BLa，在编程时，位线BLa需要通过电荷泵加源编程电压Vsp，加到选定位线上的电压会先从源编程电压Vsp的值下降，之后再上升到源编程电压Vsp的值，但是，编程时，选定位线上的电压需要增加到一定的值之上时才有效，这样，在初始阶段中，会在延迟一定的时间之后，选定位线上的电压才有效，这就使得选定位线上的电压的有效时间缩短，且当选定位线数量增加时，电荷泵的输出端的负载会增加，初始阶段中的延迟时间会增加，有效时间会缩短。如图4所示，是现有闪存的编程时的数据输入信号的数据图案不同时对应的选定位线在加源编程电压时的电压曲线；prog2对应的曲线表示第一编程信号的曲线，Vsp对应的曲线为源编程电压Vsp加到选定位线上的曲线。在prog2曲线的上升沿，源编程电压Vsp加到选定位线上，但是加到选定位线上的电压会在延迟一定时间之后才有效，有效电压如图4中的水平虚线处的电压所示。由于，所述选定位线的数量不同，延迟时间不同，故Vsp对应的曲线也不同。图4中，Vsp对应的曲线分成了曲线301a和301b，曲线301a对应于DIN<m:0>为0000H时的曲线，曲线301b对应于DIN<m:0>为FFFEH时的曲线，可以看出，曲线301a的延迟时间更大，曲线301a对应的有效时间teff1小于曲线301b对应的有效时间teff2。所述选定位线上的电压有效时间代表实际编程的时间，故有效时间不同，则对应的编程效果如编程深度也会不同，使得各存储单元的电学窗口变小。
发明内容
本发明所要解决的技术问题是提供一种闪存的编程控制电路，能使采用具有不同数据图案的数据输入信号进行编程时电荷泵所见到的负载一致，从而减小能源编程电压加到选定位线上有效时间的差异，能改善各存储位的编程效果以及改善各存储位的编程效果的均一性，能提高各存储单元的电学窗口。
为解决上述技术问题，本发明提供的闪存的编程控制电路中，闪存具有由存储单元排列形成的阵列结构。
编程时的数据输入信号包括m+1位，m为大于等于1的正整数，所述数据输入信号中的各位数据为0和1中的一个；所述数据输入信号中的各位数据值形成数据图案。
在一次所述编程中，所述数据输入信号中的各位数据同时实现写入m+1位的所述存储单元中。
在编程时，所述数据输入信号中的0数据位对应的所述存储单元的源极所连接的位线为选定位线，所述选定位线的数量等于所述数据输入信号中0数据的个数。
编程控制电路包括m+1位伪位线，各所述伪位线和各所述位线的负载相同。
在编程时，所述编程控制电路用于实现如下连接：
所述第一电荷泵的输出端输出源编程电压并同时连接到各所述选定位线以及连接到和所述数据输入信号中1数据的数量相同的所述伪位线上，实现在所述数据输入信号的数据变化时，所述第一电荷泵的输出端的负载保持为所述位线的负载的m+1倍。
进一步的改进是，各所述存储单元都采用分离栅浮栅器件。
所述分离栅浮栅器件包括：对称设置的第一源漏区和第二源漏区，位于所述第一源漏区和所述第二源漏区之间的多个分离的具有浮栅的第一栅极结构，位于所述第一栅极结构之间的第二栅极结构；所述第一栅极结构中具有位于所述浮栅顶部的控制栅，所述浮栅作为存储位。
各所述存储单元的所述第一源漏区和所述第二源漏区连接到对应的所述位线。
进一步的改进是，所述分离栅浮栅器件为双分离栅浮栅器件，所述第一栅极结构的数量为两个。
进一步的改进是，所述分离栅浮栅器件为N型器件，所述第一源漏区和所述第二源漏区都由N+区组成。
P型掺杂的沟道区位于所述第一源漏区和所述第二源漏区之间且被各所述第一栅极结构和所述第二栅极结构所覆盖，各所述第一栅极结构和所述第二栅极结构分别控制所覆盖的所述沟道区的区域段。
进一步的改进是，所述阵列结构中，各所述存储单元排列成行和列。
同一列的各所述存储单元并联在两根相邻的所述位线之间并组成存储列。
进一步的改进是，在所述阵列结构中，同一行上的各所述存储单元的位于相同行的所述第二栅极结构都连接到同一行的字线，同一行上的各所述存储单元的位于相同行的所述第一栅极结构的所述控制栅都连接到同一行的控制栅线。
对选定存储单元的选定存储位进行编程操作时，和所述选定存储单元连接的两根所述位线中，距离所述选定存储位近的所述位线作为所述选定位线，距离所述选定存储位远的所述位线用于连接漏编程电流。
进一步的改进是，在一次所述编程中，所述数据输入信号中的各位数据所同时写入m+1位的所述存储单元位于同一行上。
进一步的改进是，各所述第一栅极结构由隧穿介质层、所述浮栅、控制栅介质层和所述控制栅叠加而成。
进一步的改进是，各所述第二栅极结构由字线栅介质层和字线栅叠加而成。
进一步的改进是，各所述伪位线和所述数据输入信号对应的m+1位的所述存储单元对应的所述位线一一对应。
现有技术中，在编程时，闪存的数据输入信号的数据图案不同时，选定位线的数量也就不同，所有选定位线所形成的总负载(包括电容负载和电流负载)不同，所以，源编程电压加到所有选定位线时完全上升到源编程电压之前的初始阶段所形成的延时也就不同，最后会造成源编程电压实际加到选定位线的有效时间也就不同，从而造成各存储位的编程效果不一，电学窗口变小；针对上述缺陷，本发明设置了负载和位线的负载相同的伪位线，在编程中，提供源编程电压的电荷泵的输出端除了连接到和数据0数量相同的选定位线上，还同时连接到和数据1数量相同的伪位线上，这样，能使得电荷泵的输出端所见到的负载包括电容负载和电流负载保持一致，也即当数据输入信号的数据图案变化时，电荷泵的输出端所连接的总位线(即选定位线和伪位线)的数量保持不变即m+1根，故负载也保持不变，最后使得采用具有不同数据图案的数据输入信号编程时源编程电压加到选定位线上有效时间的差异减小或无差异从而相等，从而能改善各存储位的编程效果以及改善各存储位的编程效果的均一性，能提高各存储单元的电学窗口。
附图说明
下面结合附图和具体实施方式对本发明作进一步详细的说明：
图1是现有闪存的存储单元的电路结构示意图；
图2是现有闪存的存储单元的剖面结构示意图；
图3是现有闪存的阵列结构图；
图4是现有闪存的编程时的数据输入信号的数据图案不同时对应的选定位线在加源编程电压时的电压曲线；
图5是本发明实施例闪存的编程控制电路的结构示意图。
具体实施方式
如图5所示，是本发明实施例闪存的编程控制电路的结构示意图；闪存的存储单元101结构请同时参考图1和图2所示，阵列结构请也参考图3所示。本发明实施例闪存的编程控制电路中，闪存具有由存储单元101排列形成的阵列结构301。
本发明实施例中，各所述存储单元101都采用分离栅浮栅器件。
如图2所示，所述分离栅浮栅器件包括：对称的第一源漏区205a和第二源漏区206，位于所述第一源漏区205a和所述第二源漏区205b之间的多个分离的具有浮栅104的第一栅极结构，位于所述第一栅极结构之间的第二栅极结构103；所述第一栅极结构中具有位于所述浮栅104顶部的控制栅105。
所述分离栅浮栅器件为双分离栅浮栅器件，所述第一栅极结构的数量为两个，分别用标记102a和102b表示。
所述分离栅浮栅器件为N型器件，所述第一源漏区205a和所述第二源漏区205b都由N+区组成。
P型掺杂的沟道区位于所述第一源漏区205a和所述第二源漏区205b之间且被各所述第一栅极结构和所述第二栅极结构103所覆盖。所述第一源漏区205a和所述第二源漏区205b都形成于P型半导体衬底201且和对应的两个所述第一栅极结构的外侧面自对准，所述沟道区之间由所述第一源漏区205a和所述第二源漏区205b之间的所述P型半导体衬底201组成或者进一步在所述P型半导体衬底201上进行掺杂形成。
所述存储单元101的所述第一源漏区205a连接第一源漏电极，第一源漏电极会连接到位线BLa。
所述存储单元101的所述第二源漏区205b连接到第二源漏电极，第二源漏电极会连接到位线BLb。
各所述第一栅极结构由隧穿介质层202、所述浮栅104、控制栅介质层203和所述控制栅105叠加而成。
各所述第二栅极结构103由字线栅介质层204和字线栅106叠加而成。
所述控制栅105连接到对应的控制栅线，所述字线栅106连接到字线WL。图1中，所述存储单元101包括两个所述第一栅极结构，故所述控制栅线也包括两根，分别用CG0和CG1表示，第一栅极结构102a的所述控制栅105连接到控制栅线CG0，第一栅极结构102b的所述控制栅105连接到控制栅线CG1。
对所述存储单元101的选定存储位进行编程(Program)时，以对图2中所述第一栅极结构102a中的浮栅104对应的存储位即存储位‘a’为选定存储位为例，所加电压如表一所示，包括：
所述控制栅线CG1接6V，用于将第一栅极结构102b所控制的沟道区的区域段打开即导通；
所述字线WL接1.5V，用于将所述第二栅极结构103所控制的沟道区的区域段打开；
位线BLb接编程电流Idp，Idp约等于3μA。
控制栅线CG0接9V的高压，位线BLa接源编程电压Vsp，Vsp为4.5V的高压，这样，编程电流经过所述第一栅极结构102b和所述第二栅极结构103所控制的沟道区的区域段到达所述第一栅极结构102a的底部之后，由于控制栅线CG0和所述位线BLa都是高压，故能实现源端热电子注入编程。
由于所述源编程电压Vsp是连接到选定位线，故也称位线编程电压(VBLp)。
如图3所示，所述阵列结构中，各所述存储单元101排列成行和列。
同一列的各所述存储单元101并联在两根相邻的所述位线之间并组成存储列。
在所述阵列结构中，同一行上的各所述存储单元101的位于相同行的所述第二栅极结构103都连接到同一行的字线WL，同一行上的各所述存储单元101的位于相同行的所述第一栅极结构的所述控制栅105都连接到同一行的控制栅线。
对选定存储单元101的选定存储位进行编程操作时，和所述选定存储单元101连接的两根所述位线中，距离所述选定存储位近的所述位线作为所述选定位线，距离所述选定存储位远的所述位线用于连接漏编程电流。
编程时的数据输入信号包括m+1位，m为大于等于1的正整数，所述数据输入信号表示为Din<m:0>。所述数据输入信号中的各位数据为0和1中的一个；所述数据输入信号中的各位数据值形成数据图案(pattern)。以16位的所述数据输入信号为例，m＝15，Din<m:0>的最小值为0000H，最大值为FFFEH；也即FFFEH是编程时所述数据输入信号的最大值。FFFFH不用于编程，故FFFFH不作为所述数据输入信号即Din<m:0>的最大值。
在一次所述编程中，所述数据输入信号Din<m:1>中的各位数据同时实现写入m+1位的所述存储单元101中。
在编程时，所述数据输入信号Din<m:1>中的0数据位对应的所述存储单元101的源极所连接的位线为选定位线，所述选定位线的数量等于所述数据输入信号Din<m:1>中0数据的个数。也即在编程时，1数据保持为擦除状态，0数据则需要通过编程在浮栅104中注入存储电荷。
编程控制电路303包括m+1位伪位线dummy BL，各所述伪位线dummy BL和各所述位线的负载相同；
在编程时，所述编程控制电路303用于实现如下连接：
所述第一电荷泵302的输出端输出源编程电压并同时连接到各所述选定位线以及连接到和所述数据输入信号Din<m:1>中1数据的数量相同的所述伪位线dummy BL上，实现在所述数据输入信号Din<m:1>的数据变化时，所述第一电荷泵302的输出端的负载保持为所述位线的负载的m+1倍。
各所述伪位线dummy BL和所述数据输入信号Din<m:1>对应的m+1位的所述存储单元101对应的所述位线一一对应。
图5中，显示了在所述阵列结构301中所设置的各所述存储单元101所连接的位线且采用Main BL表示；图5中，还在Main BL的基础上增加的所述伪位线dummy BL，图5中分别显示了一根Main BL和一根dummy BL，但是实际上Main BL的数量为所述阵列结构301中所述存储单元101的总列数，而dummy BL的数量则为大于等于m+1，最佳为m+1根即可。
所述编程控制电路303主要用于对所述数据输入信号Din<m:1>所对应的所述位线以及对应的所述伪位线dummy BL和所述第一电荷泵302的连接关系进行选择，可以通过开关电路实现。
通常，所述数据输入信号Din<m:1>所对应的所述位线为包括数据0和数据1对应的所述位线，其中数据0对应的所述位线为选定位线，对应的所述存储单元101为选定存储单元101，对应的存储位为选定存储位；而，数据1对应的存储位只需要保持擦除状态即可，故数据1对应的存储单元101为非选定存储单元101，对应的存储位为和选定存储单元101同一行的非选定存储位。
本发明实施例中，所述数据输入信号Din<m:1>所对应的各列存储列中，各所述存储列都和一列所述伪位线dummy BL相对应，例如，图5中限定了IOw列对应的所述存储列所对应的所述伪位线dummy BL的列号为IOw_1，所述编程控制电路303会根据所述数据输入信号Din<m:1>中对应列的所述存储位是选定存储位即写0，还是非选定存储位即写1来确定是选择列IOw导通还是IOw_1导通，如果是写0，则IOw导通，所述第一电荷泵302输出的源编程电压会连接到Main BL中选择列IOw所对应的所述选定位线，反之，如果是写1，则所述第一电荷泵302输出的源编程电压会连接到所有Dummy BL中列IOw_1所对应的所述伪位线dummyBL。
现有技术中，在编程时，闪存的数据输入信号Din<m:1>的数据图案不同时，选定位线的数量也就不同，所有选定位线所形成的总负载(包括电容负载和电流负载)不同，所以，源编程电压加到所有选定位线时完全上升到源编程电压之前的初始阶段所形成的延时也就不同，最后会造成源编程电压实际加到选定位线的有效时间也就不同，从而造成各存储位的编程效果不一，电学窗口变小；针对上述缺陷，本发明实施例设置了负载和位线的负载相同的伪位线dummy BL，在编程中，提供源编程电压的电荷泵的输出端除了连接到和数据0数量相同的选定位线上，还同时连接到和数据1数量相同的伪位线dummy BL上，这样，能使得电荷泵的输出端所见到的负载包括电容负载和电流负载保持一致，也即当数据输入信号Din<m:1>的数据图案变化时，电荷泵的输出端所连接的总位线(即选定位线和伪位线dummyBL)的数量保持不变即m+1根，故负载也保持不变，最后使得采用具有不同数据图案的数据输入信号Din<m:1>编程时源编程电压加到选定位线上有效时间的差异减小或无差异从而相等，从而能改善各存储位的编程效果以及改善各存储位的编程效果的均一性，能提高各存储单元101的电学窗口。
以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。
Claims (10)
1.一种闪存的编程控制电路，其特征在于：闪存具有由存储单元排列形成的阵列结构；
编程时的数据输入信号包括m+1位，m为大于等于1的正整数，所述数据输入信号中的各位数据为0和1中的一个；所述数据输入信号中的各位数据值形成数据图案；
在一次所述编程中，所述数据输入信号中的各位数据同时实现写入m+1位的所述存储单元中；
在编程时，所述数据输入信号中的0数据位对应的所述存储单元的源极所连接的位线为选定位线，所述选定位线的数量等于所述数据输入信号中0数据的个数；
编程控制电路包括m+1位伪位线，各所述伪位线和各所述位线的负载相同；
在编程时，所述编程控制电路用于实现如下连接：
所述第一电荷泵的输出端输出源编程电压并同时连接到各所述选定位线以及连接到和所述数据输入信号中1数据的数量相同的所述伪位线上，实现在所述数据输入信号的数据变化时，所述第一电荷泵的输出端的负载保持为所述位线的负载的m+1倍。
2.如权利要求1所述的闪存的编程控制电路，其特征在于：各所述存储单元都采用分离栅浮栅器件；
所述分离栅浮栅器件包括：对称设置的第一源漏区和第二源漏区，位于所述第一源漏区和所述第二源漏区之间的多个分离的具有浮栅的第一栅极结构，位于所述第一栅极结构之间的第二栅极结构；所述第一栅极结构中具有位于所述浮栅顶部的控制栅，所述浮栅作为存储位；
各所述存储单元的所述第一源漏区和所述第二源漏区连接到对应的所述位线。
3.如权利要求2所述的闪存的编程控制电路，其特征在于：所述分离栅浮栅器件为双分离栅浮栅器件，所述第一栅极结构的数量为两个。
4.如权利要求3所述的闪存的编程控制电路，其特征在于：所述分离栅浮栅器件为N型器件，所述第一源漏区和所述第二源漏区都由N+区组成；
P型掺杂的沟道区位于所述第一源漏区和所述第二源漏区之间且被各所述第一栅极结构和所述第二栅极结构所覆盖，各所述第一栅极结构和所述第二栅极结构分别控制所覆盖的所述沟道区的区域段。
5.如权利要求4所述的闪存的编程控制电路，其特征在于：所述阵列结构中，各所述存储单元排列成行和列；
同一列的各所述存储单元并联在两根相邻的所述位线之间并组成存储列。
6.如权利要求5所述的闪存的编程控制电路，其特征在于：在所述阵列结构中，同一行上的各所述存储单元的位于相同行的所述第二栅极结构都连接到同一行的字线，同一行上的各所述存储单元的位于相同行的所述第一栅极结构的所述控制栅都连接到同一行的控制栅线；
对选定存储单元的选定存储位进行编程操作时，和所述选定存储单元连接的两根所述位线中，距离所述选定存储位近的所述位线作为所述选定位线，距离所述选定存储位远的所述位线用于连接漏编程电流。
7.如权利要求6所述的闪存的编程控制电路，其特征在于：在一次所述编程中，所述数据输入信号中的各位数据所同时写入m+1位的所述存储单元位于同一行上。
8.如权利要求2所述的闪存的编程控制电路，其特征在于：各所述第一栅极结构由隧穿介质层、所述浮栅、控制栅介质层和所述控制栅叠加而成。
9.如权利要求2所述的闪存的编程控制电路，其特征在于：各所述第二栅极结构由字线栅介质层和字线栅叠加而成。
10.如权利要求7所述的闪存的编程控制电路，其特征在于：各所述伪位线和所述数据输入信号对应的m+1位的所述存储单元对应的所述位线一一对应。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202311395224.2A CN117316239A (zh) | 2023-10-25 | 2023-10-25 | 闪存的编程控制电路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202311395224.2A CN117316239A (zh) | 2023-10-25 | 2023-10-25 | 闪存的编程控制电路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN117316239A true CN117316239A (zh) | 2023-12-29 |
Family
ID=89249901
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202311395224.2A Pending CN117316239A (zh) | 2023-10-25 | 2023-10-25 | 闪存的编程控制电路 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN117316239A (zh) |
-
2023
- 2023-10-25 CN CN202311395224.2A patent/CN117316239A/zh active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US9620217B2 (en) | Sub-block erase | |
| US9437304B2 (en) | Memory devices and programming memory arrays thereof | |
| US11798633B2 (en) | Methods and apparatuses including an asymmetric assist device | |
| US9934868B2 (en) | Methods and apparatuses having strings of memory cells and select gates with double gates | |
| US20160284413A1 (en) | Page erase in flash memory | |
| CN114765042B (zh) | 组对结构的单管非易失性存储单元阵列及其操作方法 | |
| CN204991153U (zh) | 存储器单元和非易失性存储器 | |
| US20160148942A1 (en) | Flash memory unit and memory array, and programming, erasing and reading method thereof | |
| US20230078036A1 (en) | Erasing memory | |
| CN115394331A (zh) | 组对结构非易失性存储器的局部位线选择电路及操作方法 | |
| US20240013840A1 (en) | Configuration of a memory device for programming memory cells | |
| CN117316239A (zh) | 闪存的编程控制电路 | |
| CN107221350B (zh) | 存储器系统、存储器阵列及其读和编程操作方法 | |
| KR100799040B1 (ko) | 플래쉬 메모리 장치 | |
| CN117153221A (zh) | 闪存的编程信号控制电路 | |
| CN116597881A (zh) | 闪存及其编程电压控制方法 | |
| CN116564385A (zh) | 闪存及其操作方法 | |
| CN116884461A (zh) | 闪存的电荷泵补偿电路 | |
| CN117275555A (zh) | Eeprom电路 | |
| CN117316247A (zh) | 减少闪存读串扰的偏置电路和方法 | |
| CN116564390A (zh) | 闪存的操作电压修调电路和方法 | |
| CN117037889A (zh) | 参考单元的排布结构及排布和选择方法 | |
| CN116543812A (zh) | Eeprom及其操作方法 | |
| CN116597883A (zh) | 提高闪存耐擦写能力的装置和方法 | |
| JP2013229071A (ja) | 半導体記憶装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination |