CN117153221A - 闪存的编程信号控制电路 - Google Patents

Abstract

本发明公开了一种闪存的编程信号控制电路，在一次编程中，数据输入信号中的m+1位数据同时实现写入m+1位的存储单元中，数据输入信号中的0数据位对应的存储单元的源极所连接的位线为选定位线。源编程电压在第一编程信号的控制下连接到各选定位线，各选定位线分别具有第一寄生电容，源编程电压会对各选定位线的第一寄生电容进行充电使各选定位线的电位上升，初始阶段中具有由数据输入信号确定的第一延时；编程信号控制电路使第一编程信号的有效电平切换沿相对于初始编程信号的有效电平切换沿产生第二延时，第二延时的大小由数据输入信号控制并用于对第一延时进行补偿，使数据输入信号在各种数据图案下对应的各选定位线上的有效时间差异减小或相等。

Description

闪存的编程信号控制电路

技术领域

本发明涉及半导体集成电路领域，特别是涉及一种闪存(flash)的编程信号控制电路。

背景技术

如图1所示，是现有闪存的存储单元101的电路结构示意图；如图2所示，是现有闪存的存储单元101的剖面结构示意图；如图3所示，是现有闪存的部分阵列结构图；现有闪存包括多个存储单元101，由多个所述存储单元101组成阵列单元301，由多个所述阵列单元301排列形成闪存的阵列结构。

各所述存储单元101都采用分离栅浮栅器件。

如图2所示，所述分离栅浮栅器件包括：对称的第一源漏区205a和第二源漏区206，位于所述第一源漏区205a和所述第二源漏区205b之间的多个分离的具有浮栅104的第一栅极结构，位于所述第一栅极结构之间的第二栅极结构103；所述第一栅极结构中具有位于所述浮栅104顶部的控制栅105。

所述分离栅浮栅器件为双分离栅浮栅器件，所述第一栅极结构的数量为两个，分别用标记102a和102b表示。

所述分离栅浮栅器件为N型器件，所述第一源漏区205a和所述第二源漏区205b都由N+区组成。

P型掺杂的沟道区位于所述第一源漏区205a和所述第二源漏区205b之间且被各所述第一栅极结构和所述第二栅极结构103所覆盖。所述第一源漏区205a和所述第二源漏区205b都形成于P型半导体衬底201且和对应的两个所述第一栅极结构的外侧面自对准，所述沟道区之间由所述第一源漏区205a和所述第二源漏区205b之间的所述P型半导体衬底201组成或者进一步在所述P型半导体衬底201上进行掺杂形成。

所述存储单元101的所述第一源漏区205a连接第一源漏电极，第一源漏电极会连接到位线BLa。

所述存储单元101的所述第二源漏区205b连接到第二源漏电极，第二源漏电极会连接到位线BLb。

各所述第一栅极结构由隧穿介质层202、所述浮栅104、控制栅介质层203和所述控制栅105叠加而成。

各所述第二栅极结构103由字线栅介质层204和字线栅106叠加而成。

所述控制栅105连接到对应的控制栅线，所述字线栅106连接到字线WL。图1中，所述存储单元101包括两个所述第一栅极结构，故所述控制栅线也包括两根，分别用CG0和CG1表示，第一栅极结构102a的所述控制栅105连接到控制栅线CG0，第一栅极结构102b的所述控制栅105连接到控制栅线CG1。

对所述存储单元101的选定存储位进行编程(Program)时，以对图2中所述第一栅极结构102a中的浮栅104对应的存储位即存储位‘a’为选定存储位为例，所加电压如表一所示，包括：

所述控制栅线CG1接6V，用于将第一栅极结构102b所控制的沟道区的区域段打开即导通；

所述字线WL接1.5V，用于将所述第二栅极结构103所控制的沟道区的区域段打开；

位线BLb接编程电流Idp，Idp约等于3μA。

控制栅线CG0接9V的高压，位线BLa接源编程电压Vsp，Vsp为4.5V的高压，这样，编程电流经过所述第一栅极结构102b和所述第二栅极结构103所控制的沟道区的区域段到达所述第一栅极结构102a的底部之后，由于控制栅线CG0和所述位线BLa都是高压，故能实现源端热电子注入编程。

由于所述源编程电压Vsp是连接到选定的位线，故也称位线编程电压(VBLp)。

表一

BLa(V)	CG0(V)	WL(V)	CG1(V)	BLb(V)
					Vsp＝4.5	9	1.5	6	Idp

如图3所示，所述阵列结构中，各所述存储单元101排列成行和列。

同一列的各所述存储单元101并联在两根相邻的所述位线之间并组成存储列。图3中显示了第1列存储列的各所述存储单元101并联在位线BL0和BL1之间，在位线BLk和BLk+1之间的存储列的类数最大。多列所述存储列还会组成输入输出(IO)部分，图3中显示了IO0至Ion。

在所述阵列结构中，同一行上的各所述存储单元101的位于相同行的所述第二栅极结构103都连接到同一行的字线WL，同一行上的各所述存储单元101的位于相同行的所述第一栅极结构的所述控制栅105都连接到同一行的控制栅线，图3中显示了第一行的所述存储单元101中会连接两行所述控制栅线，分别为CG0和CG1。

对选定存储单元101的选定存储位进行编程操作时，和所述选定存储单元101连接的两根所述位线中，距离所述选定存储位近的所述位线作为所述选定位线，距离所述选定存储位远的所述位线用于连接漏编程电流。所述存储单元101的第一源漏电极或第二源漏电极为对称结构，所述选定存储单元101中，第一源漏电极或第二源漏电极中和所述选定位线连接的为源极，和所述非选定位线连接的为漏极。

如图3所示，对所述闪存进行编程时，会将数据输入信号中的各位数据同时写入到选定的多个所述存储单元101的存储位即浮栅104中。编程时的数据输入信号包括m+1位，m为大于等于1的正整数，所述数据输入信号表示为DIN<m:0>。所述数据输入信号中的各位数据为0和1中的一个；所述数据输入信号中的各位数据值形成数据图案(pattern)。以16位的所述数据输入信号为例，m＝15，DIN<m:0>的最小值为0000H，最大值为FFFEH，0000H至FFFEH中的各种数据组合分别对应于一种所述数据图案。FFFEH是编程时所述数据输入信号的最大值。FFFFH不用于编程，故FFFFH不作为所述数据输入信号即DIN<m:0>的最大值。现有闪存的编程方法中，所述数据输入信号的数据图案不同时，选定位线的数量也会不同，通常，各选定位线都具有寄生电容，选定位线的数量越多，叠加的寄生电容也就越大。而，DIN<m:0>的各种数据图案中，0数据表示需要在浮栅104中注入存储电荷即电子的数据，1数据则保持擦除状态即可，所以，DIN<m:0>的数据图案中，0数据越多，选定位线的数量也就越多，总的寄生电容也就越大。

如图1所示和表一所示可知，对于所述存储单元101来说，选定位线为位线BLa，在编程时，位线BLa需要通过电荷泵加源编程电压Vsp，加到选定位线上的电压会先从源编程电压Vsp的值下降，之后再上升到源编程电压Vsp的值，但是，编程时，选定位线上的电压需要增加到一定的值之上时才有效，这样，在初始阶段中，会在延迟一定的时间之后，选定位线上的电压才有效，这就使得选定位线上的电压的有效时间缩短，且当选定位线数量增加时，电荷泵的输出端的负载会增加，初始阶段中的延迟时间会增加，有效时间会缩短。如图4所示，是现有闪存的编程时的数据输入信号的数据图案不同时对应的选定位线在加源编程电压时的电压曲线；prog2对应的曲线表示第一编程信号的曲线，Vsp对应的曲线为源编程电压Vsp加到选定位线上的曲线。在prog2曲线的上升沿，源编程电压Vsp加到选定位线上，但是加到选定位线上的电压会在延迟一定时间之后才有效，有效电压如图4中的水平虚线处的电压所示。由于，所述选定位线的数量不同，延迟时间不同，故Vsp对应的曲线也不同。图4中，Vsp对应的曲线分成了曲线301a和301b，曲线301a对应于DIN<m:0>为0000H时的曲线，曲线301b对应于DIN<m:0>为FFFEH时的曲线，可以看出，曲线301a的延迟时间更大，曲线301a对应的有效时间teff1小于曲线301b对应的有效时间teff2。所述选定位线上的电压有效时间代表实际编程的时间，故有效时间不同，则对应的编程效果如编程深度也会不同，使得各存储单元的电学窗口变小。

发明内容

本发明所要解决的技术问题是提供一种闪存的编程信号控制电路，能减少采用具有不同数据图案的数据输入信号进行编程时源编程电压加到选定位线上有效时间的差异，从而能改善各存储位的编程效果以及改善各存储位的编程效果的均一性，能提高各存储单元的电学窗口。

为解决上述技术问题，本发明提供的闪存的编程信号控制电路中，闪存具有由存储单元排列形成的阵列结构。

编程时的数据输入信号包括m+1位，m为大于等于1的正整数，所述数据输入信号中的各位数据为0和1中的一个；所述数据输入信号中的各位数据值形成数据图案。

在一次所述编程中，所述数据输入信号中的各位数据同时实现写入m+1位的所述存储单元中。

在编程时，所述数据输入信号中的0数据位对应的所述存储单元的源极所连接的位线为选定位线，所述选定位线的数量等于所述数据输入信号中0数据的个数。

源编程电压在所述第一编程信号的控制下连接到各所述选定位线，各所述选定位线分别具有第一寄生电容，所述源编程电压会对各所述选定位线的第一寄生电容进行充电使各所述选定位线的电位上升并达到所述源编程电压，初始阶段为所述选定位线的电位达到所述源编程电压之前的阶段，所述初始阶段形成第一延时；所述第一延时由所述数据输入信号确定，所述数据输入信号中0数据的个数越多和1数据的个数越少，各所述选定位线的所述第一寄生电容叠加形成的总寄生电容越大，所述第一延时越大；所述数据输入信号中0数据的个数越少和1数据的个数越多，各所述选定位线的所述第一寄生电容叠加形成的总寄生电容越小，所述第一延时越小。

所述第一编程信号由编程信号控制电路的输出端输出，所述编程信号控制电路的输入端连接初始编程信号。

所述编程信号控制电路使所述第一编程信号的有效电平切换沿相对于所述初始编程信号的有效电平切换沿产生第二延时，所述第二延时的大小由所述数据输入信号控制，所述数据输入信号中0数据的个数越多和1数据的个数越少，所述第二延时越小；所述数据输入信号中的0数据的个数越少和1数据的个数越多，所述第二延时越大。

所述源编程电压加在各所述选定位线上的有效时间为所述第一编程信号的有效电平的时间减去所述第一延时，所述第二延时用于对所述第一延时进行补偿，使所述数据输入信号在各种所述数据图案下对应的各所述选定位线上的有效时间差异减小或相等。

进一步的改进是，各所述存储单元都采用分离栅浮栅器件。

所述分离栅浮栅器件包括：对称设置的第一源漏区和第二源漏区，位于所述第一源漏区和所述第二源漏区之间的多个分离的具有浮栅的第一栅极结构，位于所述第一栅极结构之间的第二栅极结构；所述第一栅极结构中具有位于所述浮栅顶部的控制栅，所述浮栅作为存储位。

各所述存储单元的所述第一源漏区和所述第二源漏区连接到对应的所述位线。

进一步的改进是，所述分离栅浮栅器件为双分离栅浮栅器件，所述第一栅极结构的数量为两个。

进一步的改进是，所述分离栅浮栅器件为N型器件，所述第一源漏区和所述第二源漏区都由N+区组成。

P型掺杂的沟道区位于所述第一源漏区和所述第二源漏区之间且被各所述第一栅极结构和所述第二栅极结构所覆盖，各所述第一栅极结构和所述第二栅极结构分别控制所覆盖的所述沟道区的区域段。

进一步的改进是，所述阵列结构中，各所述存储单元排列成行和列。

同一列的各所述存储单元并联在两根相邻的所述位线之间并组成存储列。

进一步的改进是，在所述阵列结构中，同一行上的各所述存储单元的位于相同行的所述第二栅极结构都连接到同一行的字线，同一行上的各所述存储单元的位于相同行的所述第一栅极结构的所述控制栅都连接到同一行的控制栅线。

对选定存储单元的选定存储位进行编程操作时，和所述选定存储单元连接的两根所述位线中，距离所述选定存储位近的所述位线作为所述选定位线，距离所述选定存储位远的所述位线用于连接漏编程电流。

进一步的改进是，所述第一编程信号的有效电平为高电平。所述第一编程信号的有效电平切换沿为上升沿，所述初始编程信号的有效电平切换沿为上升沿。

进一步的改进是，所述编程信号控制电路中包括可调定时电路，所述可调定时电路用于设定所述第二延时；所述可调定时电路包括：可调反相延时单元。

所述可调反相延时单元包括：第一PMOS管、第一NMOS管、第一电容电路和第一电流源。

所述第一NMOS管的源极通过所述第一电流源接地。

所述第一PMOS管的栅极和所述第一NMOS管的栅极连接在一起并作为所述可调反相延时单元的输入端。

所述第一PMOS管的漏极连接所述第一NMOS管的漏极，所述第一NMOS管的漏极作为所述可调反相延时单元的输出端。

所述第一PMOS管的源极连接电源电压。

所述第一电容电路连接在所述第一NMOS管的漏极和地之间。

所述可调反相延时单元的输出信号为输入信号的反相延时信号。

所述第一电容电路的控制端连接所述数据输入信号，通过所述数据输入信号调节所述第一电容电路的大小并进而调节所述可调反相延时单元的输出信号和输入信号之间的第三延时和所述第二延时，所述第三延时大于等于所述第二延时。

进一步的改进是，所述可调定时电路还包括第一比较器。

所述第一比较器的正相输入端连接所述可调反相延伸单元的输出端，所述第一比较器的反相输入端连接参考电压，所述第一比较器的的输出端作为所述可调定时电路的输出端。

当所述可调反相延时单元的输入信号从高电平切换到低电平时，所述可调定时电路的输出端的输出信号延迟所述第二延时后进行从低电平到高电平的切换。

进一步的改进是，所述初始编程信号经过第一反相器输入到所述可调反相延时单元的输入端，所述可调定时电路的输出端的输出信号作为所述第一编程信号。

或者，所述初始编程信号直接输入到所述可调反相延时单元的输入端，所述可调定时电路的输出端的输出信号经过第二反相器反相后作为所述第一编程信号。

进一步的改进是，所述第一电容电路包括m+1个并联的电容子路径，各所述电容子路径包括串联在所述第一NMOS管的漏极和地之间的第一开关和第一电容；

各所述第一开关的控制端分别连接所述数据输入信号中的一个数据信号，当所述第一开关的控制端所连接的数据信号为1时所述第一开关导通，当所述第一开关的控制端所连接的数据信号为0时所述第一开关断开。

进一步的改进是，各所述第一开关采用NMOS管。

进一步的改进是，在一次所述编程中，所述数据输入信号中的各位数据所同时写入m+1位的所述存储单元位于同一行上。

进一步的改进是，各所述第一栅极结构由隧穿介质层、所述浮栅、控制栅介质层和所述控制栅叠加而成。

各所述第二栅极结构由字线栅介质层和字线栅叠加而成。

进一步的改进是，所述浮栅的材料包括多晶硅，所述控制栅的材料包括多晶硅，所述字线栅的材料包括多晶硅。

进一步的改进是，所述源编程电压由电荷泵提供。

现有技术中，在编程时，闪存的数据输入信号的数据图案不同时，选定位线的数量也就不同，所有选定位线所形成的总寄生电容不同，所以，源编程电压加到所有选定位线时完全上升到源编程电压之前的初始阶段所形成的第一延时也就不同，最后会造成源编程电压实际加到选定位线的有效时间也就不同，从而造成各存储位的编程效果不一，电学窗口变小；针对上述缺陷，本发明将控制源编程电压连接到选定位线的第一编程信号设置为数据输入信号相关，使第一编程信号相对于原始编程信号的有效电平切换沿产生第二延时，第二延时正好和第一延时相补，第一延时大时第二延时小以及第一延时小时第二延时大，最后使得采用具有不同数据图案的数据输入信号编程时源编程电压加到选定位线上有效时间的差异减小或无差异从而相等，从而能改善各存储位的编程效果以及改善各存储位的编程效果的均一性，能提高各存储单元的电学窗口。

附图说明

下面结合附图和具体实施方式对本发明作进一步详细的说明：

图1是现有闪存的存储单元的电路结构示意图；

图2是现有闪存的存储单元的剖面结构示意图；

图3是现有闪存的阵列结构图；

图4是现有闪存的编程时的数据输入信号的数据图案不同时对应的选定位线在加源编程电压时的电压曲线；

图5是本发明实施例闪存的编程信号控制电路中编程时的数据输入信号的数据图案不同时对应的第一编程信号的曲线；

图6是本发明实施例闪存的编程信号控制电路中编程时的数据输入信号的数据图案不同时对应的第一编程信号的曲线和对应的选定位线在加源编程电压时的电压曲线；

图7是本发明实施例闪存的编程信号控制电路中的可调定时电路的电路图。

具体实施方式

如图5所示，是本发明实施例闪存的编程信号控制电路中编程时的数据输入信号的数据图案不同时对应的第一编程信号的曲线；如图6所示，是本发明实施例闪存的编程信号控制电路中编程时的数据输入信号的数据图案不同时对应的第一编程信号的曲线和对应的选定位线在加源编程电压Vsp时的电压曲线；闪存的存储单元101结构请同时参考图1和图2所示，阵列结构请也参考图3所示。本发明实施例闪存的编程信号控制电路中，闪存具有由存储单元101排列形成的阵列结构。

本发明实施例中，各所述存储单元101都采用分离栅浮栅器件。

如图2所示，所述分离栅浮栅器件包括：对称的第一源漏区205a和第二源漏区206，位于所述第一源漏区205a和所述第二源漏区205b之间的多个分离的具有浮栅104的第一栅极结构，位于所述第一栅极结构之间的第二栅极结构103；所述第一栅极结构中具有位于所述浮栅104顶部的控制栅105。

所述分离栅浮栅器件为双分离栅浮栅器件，所述第一栅极结构的数量为两个，分别用标记102a和102b表示。

所述分离栅浮栅器件为N型器件，所述第一源漏区205a和所述第二源漏区205b都由N+区组成。

P型掺杂的沟道区位于所述第一源漏区205a和所述第二源漏区205b之间且被各所述第一栅极结构和所述第二栅极结构103所覆盖。所述第一源漏区205a和所述第二源漏区205b都形成于P型半导体衬底201且和对应的两个所述第一栅极结构的外侧面自对准，所述沟道区之间由所述第一源漏区205a和所述第二源漏区205b之间的所述P型半导体衬底201组成或者进一步在所述P型半导体衬底201上进行掺杂形成。

所述存储单元101的所述第一源漏区205a连接第一源漏电极，第一源漏电极会连接到位线BLa。

所述存储单元101的所述第二源漏区205b连接到第二源漏电极，第二源漏电极会连接到位线BLb。

各所述第一栅极结构由隧穿介质层202、所述浮栅104、控制栅介质层203和所述控制栅105叠加而成。

各所述第二栅极结构103由字线栅介质层204和字线栅106叠加而成。

所述控制栅105连接到对应的控制栅线，所述字线栅106连接到字线WL。图1中，所述存储单元101包括两个所述第一栅极结构，故所述控制栅线也包括两根，分别用CG0和CG1表示，第一栅极结构102a的所述控制栅105连接到控制栅线CG0，第一栅极结构102b的所述控制栅105连接到控制栅线CG1。

对所述存储单元101的选定存储位进行编程(Program)时，以对图2中所述第一栅极结构102a中的浮栅104对应的存储位即存储位‘a’为选定存储位为例，所加电压如表一所示，包括：

所述控制栅线CG1接6V，用于将第一栅极结构102b所控制的沟道区的区域段打开即导通；

所述字线WL接1.5V，用于将所述第二栅极结构103所控制的沟道区的区域段打开；

位线BLb接编程电流Idp，Idp约等于3μA。

控制栅线CG0接9V的高压，位线BLa接源编程电压Vsp，Vsp为4.5V的高压，这样，编程电流经过所述第一栅极结构102b和所述第二栅极结构103所控制的沟道区的区域段到达所述第一栅极结构102a的底部之后，由于控制栅线CG0和所述位线BLa都是高压，故能实现源端热电子注入编程。

由于所述源编程电压Vsp是连接到选定位线，故也称位线编程电压(VBLp)。

如图3所示，所述阵列结构中，各所述存储单元101排列成行和列。

同一列的各所述存储单元101并联在两根相邻的所述位线之间并组成存储列。

在所述阵列结构中，同一行上的各所述存储单元101的位于相同行的所述第二栅极结构103都连接到同一行的字线WL，同一行上的各所述存储单元101的位于相同行的所述第一栅极结构的所述控制栅105都连接到同一行的控制栅线。

对选定存储单元101的选定存储位进行编程操作时，和所述选定存储单元101连接的两根所述位线中，距离所述选定存储位近的所述位线作为所述选定位线，距离所述选定存储位远的所述位线用于连接漏编程电流。

编程时的数据输入信号包括m+1位，m为大于等于1的正整数，所述数据输入信号表示为DIN<m:0>。所述数据输入信号中的各位数据为0和1中的一个；所述数据输入信号中的各位数据值形成数据图案(pattern)。以16位的所述数据输入信号为例，m＝15，DIN<m:0>的最小值为0000H，最大值为FFFEH；也即FFFEH是编程时所述数据输入信号的最大值。FFFFH不用于编程，故FFFFH不作为所述数据输入信号即DIN<m:0>的最大值。

在一次所述编程中，所述数据输入信号中的各位数据同时实现写入m+1位的所述存储单元101中。

在编程时，所述数据输入信号中的0数据位对应的所述存储单元101的源极所连接的位线为选定位线，所述选定位线的数量等于所述数据输入信号中0数据的个数。也即在编程时，1数据保持为擦除状态，0数据则需要通过编程在浮栅104中注入存储电荷。

源编程电压Vsp在所述第一编程信号的控制下连接到各所述选定位线，各所述选定位线分别具有第一寄生电容，所述源编程电压Vsp会对各所述选定位线的第一寄生电容进行充电使各所述选定位线的电位上升并达到所述源编程电压Vsp，初始阶段为所述选定位线的电位达到所述源编程电压Vsp之前的阶段，所述初始阶段形成第一延时；所述第一延时由所述数据输入信号确定，所述数据输入信号中0数据的个数越多和1数据的个数越少，各所述选定位线的所述第一寄生电容叠加形成的总寄生电容越大，所述第一延时越大；所述数据输入信号中0数据的个数越少和1数据的个数越多，各所述选定位线的所述第一寄生电容叠加形成的总寄生电容越小，所述第一延时越小。如图6所示，Vspa对应的曲线为所述数据输入信号为最小值即DIN<m:0>为0000H时的所述选定位线的电压曲线，在对应所述第一编程信号prog2a由低电平切换为高电平后，Vspa进入所述初始阶段并开始将电压加到所述选定位线中，在所述初始阶段中，所述选定位线的电压会先从电荷泵提供的Vsp下降到最低值，在逐渐上升到Vsp，在完全上升到Vsp之前，如上升到Vspa曲线中的水平虚线对应的位置处，所述选定位线的电压就达到了有效电平，这样达到有效电平之前的时间就为所述第一延时，Vspa对应的曲线中的所述第一延时为时间tr2a。类似，图6中，Vspb对应的曲线为所述数据输入信号为最大值即DIN<m:0>为FFFEH时的所述选定位线的电压曲线，可以看出，Vspb对应的曲线的所述初始阶段中的所述第一延时为时间tr2b。可以看出，tr2a＞tr2b。这是DIN<m:0>为0000H时所述选定位线的数量多，从而产生的总负载大即总寄生电容大造成的。

本发明实施例中，所述源编程电压Vsp由电荷泵提供。

本发明实施例中，所述第一编程信号由编程信号控制电路的输出端输出，所述编程信号控制电路的输入端连接初始编程信号。

所述编程信号控制电路使所述第一编程信号的有效电平切换沿相对于所述初始编程信号的有效电平切换沿产生第二延时，所述第二延时的大小由所述数据输入信号控制，所述数据输入信号中0数据的个数越多和1数据的个数越少，所述第二延时越小；所述数据输入信号中的0数据的个数越少和1数据的个数越多，所述第二延时越大。

本发明实施例中，所述第一编程信号的有效电平为高电平。所述第一编程信号的有效电平切换沿为上升沿，所述初始编程信号的有效电平切换沿为上升沿。

如图5所示，显示了两种数据图案的所述数据输入信号所对应的第一编程信号的曲线，prog2a对应的曲线为DIN<m:0>为0000H时所述第一编程信号的曲线，prog2b对应的曲线为DIN<m:0>为FFFEH时所述第一编程信号的曲线。虚线302表示所述初始编程信号的有效电平切换沿，可以看出，prog2a对应的曲线中的所述第二延时为tr1a，prog2b对应的曲线中的所述第二延时为tr1b，可以看出，tr1b大于tr1a；而prog2a对应的曲线和prog2b对应的曲线的有效电平沿即上升沿之间的延时为tr3，tr3为tr1b和tr1a的差。

所述源编程电压Vsp加在各所述选定位线上的有效时间为所述第一编程信号的有效电平的时间减去所述第一延时，所述第二延时用于对所述第一延时进行补偿，使所述数据输入信号在各种所述数据图案下对应的各所述选定位线上的有效时间差异减小或相等。如图6所示，Vspa对应的曲线中，所述源编程电压Vsp加在各所述选定位线上的有效时间为teffa，teffa为prog2a对应的曲线的有效电平时间减去tr2a；同样，Vspb对应的曲线中，所述源编程电压Vsp加在各所述选定位线上的有效时间为teffb，teffb为prog2b对应的曲线的有效电平时间减去tr2b。但是，如图5所示可知，prog2b的曲线的上升沿比prog2a对应的曲线的上升沿延迟tr3，tr3位tr1b和tr1a的差，这好能补偿tr2a和tr2b的差，最后使得teffa和teffb的差异很小或二者无差异即相等。

如图7所示，是本发明实施例闪存的编程信号控制电路中的可调定时电路的电路图；本发明实施例中，所述编程信号控制电路中包括可调定时电路，所述可调定时电路用于设定所述第二延时；所述可调定时电路包括：可调反相延时单元401。

所述可调反相延时单元401包括：第一PMOS管MP1、第一NMOS管MN1、第一电容C101电路404和第一电流源403。

所述第一NMOS管MN1的源极通过所述第一电流源403接地。

所述第一PMOS管MP1的栅极和所述第一NMOS管MN1的栅极连接在一起并作为所述可调反相延时单元401的输入端。图7中，所述可调反相延时单元401的输入端也为整个所述可调定时电路的输入端IN。

所述第一PMOS管MP1的漏极连接所述第一NMOS管MN1的漏极，所述第一NMOS管MN1的漏极作为所述可调反相延时单元401的输出端。

所述第一PMOS管MP1的源极连接电源电压Vdd。

所述第一电容C101电路404连接在所述第一NMOS管MN1的漏极和地之间。

所述可调反相延时单元401的输出信号为输入信号的反相延时信号。

所述第一电容C101电路404的控制端连接所述数据输入信号即DIN<m:0>，通过所述数据输入信号调节所述第一电容C101电路404的大小并进而调节所述可调反相延时单元401的输出信号和输入信号之间的第三延时和所述第二延时，所述第三延时大于等于所述第二延时。

所述可调定时电路还包括第一比较器402。

所述第一比较器402的正相输入端连接所述可调反相延伸单元的输出端，所述第一比较器402的反相输入端连接参考电压Vref，所述第一比较器402的的输出端作为所述可调定时电路的输出端OUT。

当所述可调反相延时单元401的输入信号从高电平切换到低电平时，所述可调定时电路的输出端的输出信号延迟所述第二延时后进行从低电平到高电平的切换。也即所述可调反相延时单元401的输入端IN的信号和输出端OUT的信号为延时反相信号。

在一些实施例中，所述初始编程信号经过第一反相器输入到所述可调反相延时单元401的输入端IN，所述可调定时电路的输出端的输出信号作为所述第一编程信号。在另一些实施例中，也能为：所述初始编程信号直接输入到所述可调反相延时单元401的输入端IN，所述可调定时电路的输出端的输出信号经过第二反相器反相后作为所述第一编程信号。

本发明实施例中，所述第一电容C101电路404包括m+1个并联的电容子路径，图7中显示了标记405a和405b所示的两个所述电容子路径。

各所述电容子路径包括串联在所述第一NMOS管MN1的漏极和地之间的第一开关406和第一电容C101。在一些实施例中，各所述第一开关406采用NMOS管MN2。

各所述第一开关406的控制端分别连接所述数据输入信号中的一个数据信号，如图7中，电容子路径405a的所述第一开关406的控制端连接DIN<m:0>中的第一位数据信号DIN<0>；电容子路径405b的所述第一开关406的控制端连接DIN<m:0>中的第m+1位数据信号DIN<m>，其他各路电容子路径的所述第一开关406的控制端分别所连接的DIN<m:0>中第1至m-1中的一个数据信号。

当所述第一开关406的控制端所连接的数据信号为1时所述第一开关406导通，当所述第一开关406的控制端所连接的数据信号为0时所述第一开关406断开。

在一次所述编程中，所述数据输入信号中的各位数据所同时写入m+1位的所述存储单元101位于同一行上。

现有技术中，在编程时，闪存的数据输入信号的数据图案不同时，选定位线的数量也就不同，所有选定位线所形成的总寄生电容不同，所以，源编程电压Vsp加到所有选定位线时完全上升到源编程电压Vsp之前的初始阶段所形成的第一延时也就不同，最后会造成源编程电压Vsp实际加到选定位线的有效时间也就不同，从而造成各存储位的编程效果不一，电学窗口变小；针对上述缺陷，本发明实施例将控制源编程电压Vsp连接到选定位线的第一编程信号设置为数据输入信号相关，使第一编程信号相对于原始编程信号的有效电平切换沿产生第二延时，第二延时正好和第一延时相补，第一延时大时第二延时小以及第一延时小时第二延时大，最后使得采用具有不同数据图案的数据输入信号编程时源编程电压Vsp加到选定位线上有效时间的差异减小或无差异从而相等，从而能改善各存储位的编程效果以及改善各存储位的编程效果的均一性，能提高各存储单元101的电学窗口。

以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。

Claims (15)

1.一种闪存的编程信号控制电路，其特征在于：闪存具有由存储单元排列形成的阵列结构；

编程时的数据输入信号包括m+1位，m为大于等于1的正整数，所述数据输入信号中的各位数据为0和1中的一个；所述数据输入信号中的各位数据值形成数据图案；

在一次所述编程中，所述数据输入信号中的各位数据同时实现写入m+1位的所述存储单元中；

在编程时，所述数据输入信号中的0数据位对应的所述存储单元的源极所连接的位线为选定位线，所述选定位线的数量等于所述数据输入信号中0数据的个数；

源编程电压在所述第一编程信号的控制下连接到各所述选定位线，各所述选定位线分别具有第一寄生电容，所述源编程电压会对各所述选定位线的第一寄生电容进行充电使各所述选定位线的电位上升并达到所述源编程电压，初始阶段为所述选定位线的电位达到所述源编程电压之前的阶段，所述初始阶段形成第一延时；所述第一延时由所述数据输入信号确定，所述数据输入信号中0数据的个数越多和1数据的个数越少，各所述选定位线的所述第一寄生电容叠加形成的总寄生电容越大，所述第一延时越大；所述数据输入信号中0数据的个数越少和1数据的个数越多，各所述选定位线的所述第一寄生电容叠加形成的总寄生电容越小，所述第一延时越小；

所述第一编程信号由编程信号控制电路的输出端输出，所述编程信号控制电路的输入端连接初始编程信号；

所述编程信号控制电路使所述第一编程信号的有效电平切换沿相对于所述初始编程信号的有效电平切换沿产生第二延时，所述第二延时的大小由所述数据输入信号控制，所述数据输入信号中0数据的个数越多和1数据的个数越少，所述第二延时越小；所述数据输入信号中的0数据的个数越少和1数据的个数越多，所述第二延时越大；

所述源编程电压加在各所述选定位线上的有效时间为所述第一编程信号的有效电平的时间减去所述第一延时，所述第二延时用于对所述第一延时进行补偿，使所述数据输入信号在各种所述数据图案下对应的各所述选定位线上的有效时间差异减小或相等。

2.如权利要求1所述的闪存的编程信号控制电路，其特征在于：各所述存储单元都采用分离栅浮栅器件；

所述分离栅浮栅器件包括：对称设置的第一源漏区和第二源漏区，位于所述第一源漏区和所述第二源漏区之间的多个分离的具有浮栅的第一栅极结构，位于所述第一栅极结构之间的第二栅极结构；所述第一栅极结构中具有位于所述浮栅顶部的控制栅，所述浮栅作为存储位；

各所述存储单元的所述第一源漏区和所述第二源漏区连接到对应的所述位线。

3.如权利要求2所述的闪存的编程信号控制电路，其特征在于：所述分离栅浮栅器件为双分离栅浮栅器件，所述第一栅极结构的数量为两个。

4.如权利要求3所述的闪存的编程信号控制电路，其特征在于：所述分离栅浮栅器件为N型器件，所述第一源漏区和所述第二源漏区都由N+区组成；

P型掺杂的沟道区位于所述第一源漏区和所述第二源漏区之间且被各所述第一栅极结构和所述第二栅极结构所覆盖，各所述第一栅极结构和所述第二栅极结构分别控制所覆盖的所述沟道区的区域段。

5.如权利要求4所述的闪存的编程信号控制电路，其特征在于：所述阵列结构中，各所述存储单元排列成行和列；

同一列的各所述存储单元并联在两根相邻的所述位线之间并组成存储列。

6.如权利要求5所述的闪存的编程信号控制电路，其特征在于：在所述阵列结构中，同一行上的各所述存储单元的位于相同行的所述第二栅极结构都连接到同一行的字线，同一行上的各所述存储单元的位于相同行的所述第一栅极结构的所述控制栅都连接到同一行的控制栅线；

对选定存储单元的选定存储位进行编程操作时，和所述选定存储单元连接的两根所述位线中，距离所述选定存储位近的所述位线作为所述选定位线，距离所述选定存储位远的所述位线用于连接漏编程电流。

7.如权利要求1所述的闪存的编程信号控制电路，其特征在于：所述第一编程信号的有效电平为高电平；所述第一编程信号的有效电平切换沿为上升沿，所述初始编程信号的有效电平切换沿为上升沿。

8.如权利要求7所述的闪存的编程信号控制电路，其特征在于：所述编程信号控制电路中包括可调定时电路，所述可调定时电路用于设定所述第二延时；所述可调定时电路包括：可调反相延时单元；

所述可调反相延时单元包括：第一PMOS管、第一NMOS管、第一电容电路和第一电流源；

所述第一NMOS管的源极通过所述第一电流源接地；

所述第一PMOS管的栅极和所述第一NMOS管的栅极连接在一起并作为所述可调反相延时单元的输入端；

所述第一PMOS管的漏极连接所述第一NMOS管的漏极，所述第一NMOS管的漏极作为所述可调反相延时单元的输出端；

所述第一PMOS管的源极连接电源电压；

所述第一电容电路连接在所述第一NMOS管的漏极和地之间；

所述可调反相延时单元的输出信号为输入信号的反相延时信号；

所述第一电容电路的控制端连接所述数据输入信号，通过所述数据输入信号调节所述第一电容电路的大小并进而调节所述可调反相延时单元的输出信号和输入信号之间的第三延时和所述第二延时，所述第三延时大于等于所述第二延时。

9.如权利要求8所述的闪存的编程信号控制电路，其特征在于：所述可调定时电路还包括第一比较器；

所述第一比较器的正相输入端连接所述可调反相延伸单元的输出端，所述第一比较器的反相输入端连接参考电压，所述第一比较器的的输出端作为所述可调定时电路的输出端；

当所述可调反相延时单元的输入信号从高电平切换到低电平时，所述可调定时电路的输出端的输出信号延迟所述第二延时后进行从低电平到高电平的切换。

10.如权利要求9所述的闪存的编程信号控制电路，其特征在于：所述初始编程信号经过第一反相器输入到所述可调反相延时单元的输入端，所述可调定时电路的输出端的输出信号作为所述第一编程信号；

或者，所述初始编程信号直接输入到所述可调反相延时单元的输入端，所述可调定时电路的输出端的输出信号经过第二反相器反相后作为所述第一编程信号。

11.如权利要求9所述的闪存的编程信号控制电路，其特征在于：所述第一电容电路包括m+1个并联的电容子路径，各所述电容子路径包括串联在所述第一NMOS管的漏极和地之间的第一开关和第一电容；

各所述第一开关的控制端分别连接所述数据输入信号中的一个数据信号，当所述第一开关的控制端所连接的数据信号为1时所述第一开关导通，当所述第一开关的控制端所连接的数据信号为0时所述第一开关断开。

12.如权利要求11所述的闪存的编程信号控制电路，其特征在于：各所述第一开关采用NMOS管。

13.如权利要求6所述的闪存的编程信号控制电路，其特征在于：在一次所述编程中，所述数据输入信号中的各位数据所同时写入m+1位的所述存储单元位于同一行上。

14.如权利要求2所述的闪存的编程信号控制电路，其特征在于：各所述第一栅极结构由隧穿介质层、所述浮栅、控制栅介质层和所述控制栅叠加而成；

各所述第二栅极结构由字线栅介质层和字线栅叠加而成。

15.如权利要求1所述的闪存的编程信号控制电路，其特征在于：所述源编程电压由电荷泵提供。