CN117279396A - 存储器的制备方法及存储器 - Google Patents
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Abstract
本公开提供一种存储器的制备方法及存储器，该方法包括：形成第一半导体结构，其包括存储阵列和第一键合层，存储阵列包括垂直晶体管阵列、存储单元阵列以及多条位线，多个存储单元的第一端与多个垂直晶体管的第一端对应耦接，多条位线与多个垂直晶体管的第二端对应耦接，第一键合层位于多条位线的一侧；形成第二半导体结构，其包括第二衬底、位于第二衬底上的第二键合层以及位于第二衬底内的剥离层；将第一键合层和第二键合层键合；在剥离层对第二衬底分离，保留位于剥离层和第二键合层之间的部分作为有源层；形成外围电路和互连结构，外围电路至少部分位于有源层中，外围电路通过互连结构与存储阵列耦接。本公开的制备方法能提高存储器的密度。
Description
技术领域
本公开涉及半导体制备技术领域，尤其涉及一种存储器的制备方法及存储器。
背景技术
随着半导体技术的不断成熟，对存储器的高密度以及大容量的要求越来越高，目前可将平面的存储器单元转换为三维存储器架构，以进一步提高存储器的密度，增大存储容量。然而，目前三维存储器的制备工艺比较局限。
在所述背景技术部分公开的上述信息仅用于加强对本公开的背景的理解，因此它可以包括不构成对本领域普通技术人员已知的相关技术的信息。
发明内容
本公开实施例提供了一种存储器的制备方法，包括：形成第一半导体结构，所述第一半导体结构包括存储阵列和第一键合层，所述存储阵列包括垂直晶体管阵列、位于所述垂直晶体管阵列的一侧的存储单元阵列以及位于所述垂直晶体管阵列的另一侧的多条位线，所述存储单元阵列中的多个存储单元的第一端与所述垂直晶体管阵列中的多个垂直晶体管的第一端对应耦接，所述多条位线与所述多个垂直晶体管的第二端对应耦接，所述第一键合层位于所述多条位线的远离所述垂直晶体管阵列的一侧；形成第二半导体结构，所述第二半导体结构包括第二衬底、位于所述第二衬底上的第二键合层以及位于所述第二衬底内的剥离层；将所述第一键合层和所述第二键合层键合，以使所述第一半导体结构和所述第二半导体结构键合；在所述剥离层对所述第二衬底进行分离，保留所述第二衬底的位于所述剥离层和所述第二键合层之间的部分作为有源层；形成外围电路和互连结构，所述外围电路至少部分位于所述有源层中，所述互连结构包括至少贯穿所述有源层、所述第二键合层和所述第一键合层的接触插塞，所述外围电路至少部分通过所述接触插塞与所述存储阵列耦接。
在本公开的一些实施例中，形成所述第一半导体结构，包括：提供第一衬底，并在在所述第一衬底上形成所述垂直晶体管阵列；在所述垂直晶体管阵列的远离所述第一衬底的一侧形成所述存储单元阵列；从所述第一衬底的远离所述垂直晶体管阵列的一侧减薄所述第一衬底，直到露出所述多个垂直晶体管的第二端；在所述多个垂直晶体管的第二端的远离所述存储单元阵列的一侧形成所述多条位线；在所述多条位线的远离所述垂直晶体管阵列的一侧形成所述第一键合层。
在本公开的一些实施例中，在所述第一衬底上形成所述垂直晶体管阵列，包括：在所述第一衬底中形成有源柱阵列；在所述有源柱阵列中的多个有源柱的侧壁上形成多条字线，每个所述有源柱包括位于对应的所述字线的相对两侧的第一端和第二端；对所述多个有源柱的第一端进行掺杂以形成第一源漏区，所述第一源漏区作为所述多个垂直晶体管的第一端；以及在露出所述多个垂直晶体管的第二端之后，在形成所述多条位线之前，对所述多个有源柱的第二端进行掺杂以形成第二源漏区，所述第二源漏区作为所述多个垂直晶体管的第二端。
在本公开的一些实施例中，所述方法还包括：在形成所述第一键合层之前，形成多个第一连接插塞和至少一个第二连接插塞，所述多个第一连接插塞分别与所述多条字线的端部对应耦接，所述至少一个第二连接插塞与所述多个存储单元的第二端耦接；其中，在形成所述第一键合层之后，所述多个第一连接插塞位于所述多条字线和所述第一键合层之间，所述至少一个第二连接插塞位于所述多个存储单元和所述第一键合层之间。
在本公开的一些实施例中，形成所述外围电路和所述互连结构，包括：在所述有源层上形成所述外围电路；形成覆盖所述有源层和所述外围电路的介质层；形成所述互连结构，所述互连结构包括贯穿所述介质层、所述有源层、所述第二键合层和所述第一键合层的所述接触插塞，所述接触插塞包括与所述多个第一连接插塞对应耦接的多个第一接触插塞、与所述至少一个第二连接插塞对应耦接的至少一个第二接触插塞以及与所述多条位线对应耦接的多个第三接触插塞。
在本公开的一些实施例中，形成所述互连结构包括：在形成所述接触插塞之前，形成贯穿所述介质层、所述有源层、所述第二键合层和所述第一键合层的过孔；至少在贯穿所述有源层的所述过孔的内壁上形成间隔层；在所述过孔中填充所述接触插塞，所述间隔层至少位于所述有源层的过孔的内壁和所述接触插塞之间。
在本公开的一些实施例中，在所述多个垂直晶体管的第二端的远离所述存储单元阵列的一侧形成所述多条位线，包括：在所述多个垂直晶体管的第二端所在的一侧形成绝缘层；在所述绝缘层中形成所述多条位线。
在本公开的一些实施例中，形成所述第二半导体结构，包括：提供所述第二衬底；在所述第二衬底的一侧形成所述第二键合层；从形成有所述第二键合层的一侧向所述第二衬底内注入氢离子，以形成所述剥离层；在所述剥离层对所述第二衬底进行分离，包括：对所述第二衬底进行加热，使得所述第二衬底以所述剥离层为界线分离。
本公开实施例还提供了一种存储器，包括：存储阵列、第一键合层、第二键合层、有源层、外围电路和互连结构。
所述存储阵列包括垂直晶体管阵列、位于所述垂直晶体管阵列的一侧的存储单元阵列以及位于所述垂直晶体管阵列的另一侧的多条位线，所述存储单元阵列中的多个存储单元的第一端与所述垂直晶体管阵列中的多个垂直晶体管的第一端对应耦接，所述多条位线与所述多个垂直晶体管的第二端对应耦接。
第一键合层位于所述多条位线的远离所述垂直晶体管阵列的一侧。第二键合层，位于所述第一键合层的远离所述多条位线的一侧，与所述第一键合层键合。有源层位于所述第二键合层的远离所述第一键合层的一侧。所述外围电路至少部分位于所述有源层中，所述互连结构包括至少贯穿所述有源层、所述第二键合层和所述第一键合层的接触插塞，所述外围电路至少部分通过所述接触插塞与所述存储阵列耦接。
在本公开的一些实施例中，所述存储器还包括：多条字线，与所述多个垂直晶体管对应耦接；多个第一连接插塞，位于所述多条字线和所述第一键合层之间，分别与所述多条字线的端部对应耦接；至少一个第二连接插塞，位于所述多个存储单元和所述第一键合层之间，与所述多个存储单元的第二端耦接。
在本公开的一些实施例中，所述接触插塞包括：多个第一接触插塞，与所述多个第一连接插塞对应耦接；至少一个第二接触插塞，与所述至少一个第二连接插塞对应耦接；多个第三接触插塞，与所述多条位线的中部对应耦接。
在本公开的一些实施例中，所述存储单元包括电容器、相变存储单元和铁电存储单元之一。
上述技术方案可知，本公开实施例的晶体管结构具备以下优点和积极效果中的至少之一：
本公开实施例中，利用第一键合层和第二键合层，将第一半导体结构和第二半导体结构键合后，再在第二半导体结构的有源层上形成外围电路和互连结构，以形成存储器，因而本公开实施例提供了一种新的三维存储器的制备方法，以提高存储器的密度。
附图说明
通过参照附图详细描述其示例实施方式，本公开的上述和其它特征及优点将变得更加明显。
图1为本公开一些实施例示出的存储器的制备方法的流程图；
图2为本公开一些实施例示出的第一衬底的俯视示意图；
图3为本公开一些实施例示出的在第一衬底中形成隔离层的俯视示意图；
图4为图3中沿A-A的剖视图；
图5为本公开一些实施例示出的在第一衬底中形成字线沟槽的俯视示意图；
图6为图5中沿A-A的剖视图；
图7为本公开一些实施例示出的形成多条字线的俯视示意图；
图8为图7中沿A-A的剖视图；
图9为本公开一些实施例示出的将字线沟槽填充隔离层后，对多个有源柱进行掺杂的剖面示意图；
图10为本公开一些实施例示出的形成存储单元阵列的剖面示意图；
图11为本公开一些实施例示出的将形成有垂直晶体管阵列和存储单元阵列的第一半导体结构倒置的剖面示意图；
图12为本公开一些实施例示出的对第一衬底减薄露出垂直晶体管的第二端并对第二端进行掺杂的剖面示意图；
图13为本公开一些实施例示出的在垂直晶体管的第二端的远离存储单元阵列的一侧形成绝缘层的剖面示意图；
图14为本公开一些实施例示出的形成位线的俯视示意图；
图15为沿图14中A-A的剖视图；
图16为在图15的基础上形成第一键合层的剖面示意图；
图17为本公开一些实施例示出的内部字线和位线的分布情况的简略示意图；
图18为沿图17中B-B剖面后的展开示意图；
图19为在图18的基础上形成第一键合层的剖面展开示意图；
图20为本公开一些实施例示出的第二衬底的俯视示意图；
图21为沿图20中A-A的剖视图，并且示出了在第二衬底上形成第二键合层的示意图；
图22为本公开一些实施例示出的向第二衬底中注入氢离子以形成剥离层的剖面示意图；
图23为本公开一些实施例示出的第一半导体结构和第二半导体结构键合的剖面示意图；
图24为本公开一些实施例示出的剥离层与第二衬底分离后的剖面示意图；
图25为本公开一些实施例示出的在位线上形成第三接触插塞后的位线与字线的分布情况的简略示意图；
图26为沿图25中B-B剖面后的展开示意图。
附图标记说明：
1、第一衬底；101、隔离层；102、有源柱；2、字线；201、字线沟槽；3、垂直晶体管；31、垂直晶体管的第一端；32、垂直晶体管的第二端；33、栅介质层；4、存储单元；401、存储单元的第一端；402、存储单元的第二端；41、上电极层；42、电容介质层；43、下电极层；44、封装层；5、绝缘层；6、位线；701、第一连接插塞、702、第二连接插塞；8、第一键合层；9、第二衬底；10、第二键合层；11、剥离层；12、有源层；13、外围电路；14、介质层；15、互连结构；151、第一接触插塞；152、第二接触插塞；153、第三接触插塞；16、过孔；17；间隔层；X、第一水平方向；Y、第二水平方向；Z、垂直方向。
具体实施方式
现在将参考附图更全面地描述示例实施方式。然而，示例实施方式能够以多种形式实施，且不应被理解为限于在此阐述的实施方式；相反，提供这些实施方式使得本公开将全面和完整，并将示例实施方式的构思全面地传达给本领域的技术人员。图中相同的附图标记表示相同或类似的结构，因而将省略它们的详细描述。
在对本公开的不同示例性实施方式的下面描述中，参照附图进行，附图形成本公开的一部分，并且其中以示例方式显示了可实现本公开的多个方面的不同示例性结构。应理解的是，可以使用部件、结构、示例性装置、系统和步骤的其他特定方案，并且可在不偏离本公开范围的情况下进行结构和功能性修改。而且，虽然本说明书中可使用术语“之上”、“之间”、“之内”等来描述本公开的不同示例性特征和元件，但是这些术语用于本文中仅出于方便，例如根据附图中的示例的方向。本说明书中的任何内容都不应理解为需要结构的特定三维方向才落入本公开的范围内。此外，权利要求书中的术语“第一”、“第二”等仅作为标记使用，不是对其对象的数字限制。
附图中所示的流程图仅是示例性说明，不是必须包括所有的内容和操作/步骤，也不是必须按所描述的顺序执行。例如，有的操作/步骤还可以分解，而有的操作/步骤可以合并或部分合并，因此实际执行的顺序有可能根据实际情况改变。
另外，在本公开的描述中，“多个”的含义是至少两个，例如两个，三个等，除非另有明确具体的限定。
如图1所示，本公开实施例提供了一种存储器的制备方法，包括如下步骤S110～S150。
S110：形成第一半导体结构，第一半导体结构包括存储阵列和第一键合层8，存储阵列包括垂直晶体管阵列、位于垂直晶体管阵列的一侧的存储单元阵列以及位于垂直晶体管阵列的另一侧的多条位线6，存储单元阵列中的多个存储单元4的第一端401与垂直晶体管阵列中的多个垂直晶体管3的第一端31对应耦接，多条位线6与多个垂直晶体管3的第二端32对应耦接，第一键合层8位于多条位线6的远离垂直晶体管阵列的一侧。
S120：形成第二半导体结构，第二半导体结构包括第二衬底9、位于第二衬底9上的第二键合层10以及位于第二衬底9内的剥离层11。
S130：将第一键合层8和第二键合层10键合，以使第一半导体结构和第二半导体结构键合。
S140：在剥离层11对第二衬底9进行分离，保留第二衬底9的位于剥离层11和第二键合层10之间的部分作为有源层12。
S150：形成外围电路13和互连结构15，外围电路13至少部分位于有源层12中，互连结构15包括至少贯穿有源层12、第二键合层10和第一键合层8的接触插塞，外围电路13至少部分通过接触插塞与存储阵列耦接。
在本公开实施例的上述方法中，利用第一键合层8和第二键合层10，将第一半导体结构和第二半导体结构键合后，再在第二半导体结构的有源层12上形成外围电路13和互连结构15，以形成存储器，因而本公开实施例提供了一种新的三维存储器的制备方法，以提高存储器的密度。
下面对本公开实施例的存储器的制备方法进行详细的说明。
S110：形成第一半导体结构，第一半导体结构包括存储阵列和第一键合层8，存储阵列包括垂直晶体管阵列、位于垂直晶体管阵列的一侧的存储单元阵列以及位于垂直晶体管阵列的另一侧的多条位线6，存储单元阵列中的多个存储单元4的第一端401与垂直晶体管阵列中的多个垂直晶体管3的第一端31对应耦接，多条位线6与多个垂直晶体管3的第二端32对应耦接，第一键合层8位于多条位线6的远离垂直晶体管阵列的一侧。
在一些实施例中，形成第一半导体结构包括以下内容A1～A5。
A1：提供第一衬底1，并在在第一衬底1上形成垂直晶体管阵列。
例如，在第一衬底1上形成垂直晶体管阵列包括以下内容A11～A13。
A11：在第一衬底1中形成有源柱阵列。
如图2所示，提供第一衬底1，该第一衬底1为半导体衬底。衬底的材料可以为硅、碳化硅、绝缘体上硅、绝缘体上层叠硅、绝缘体上层叠锗化硅、绝缘体上层锗化硅或绝缘体上层锗等。衬底还可以根据设计需求注入一定的掺杂粒子以改变电学参数，本领域技术人员可以根据实际情况选择，此处不做限定。
可以在第一衬底1上形成掩膜层，掩膜层具有隔离层图案，将隔离层图案转移至第一衬底1上，以在第一衬底1中形成隔离层101的沟槽(图中未示出)，沟槽具有沿第一水平方向X延伸的第一沟槽部和沿第二水平方向Y延伸的第二沟槽部，以形成包括多个有源柱102的有源柱阵列。如图3和图4所示，可以利用沉积工艺在沟槽中形成隔离层101，以将每个有源柱102与其他有源柱102绝缘隔离。
在一些实施例中，隔离层101的材料为绝缘材料，以使相邻的有源柱102之间彼此绝缘，隔离层101的材料可以包括氧化硅、氮化硅和氮氧化硅中的至少一种。
其中，第一水平方向X和第二水平方向Y位于同一平面内，第一水平方向X和第二水平方形Y之间具有夹角，第一水平方形X和第二水平方向Y可以相互垂直，也可以不相互垂直。
A12：在有源柱阵列中的多个有源柱102的侧壁上形成多条字线2，每个有源柱102包括位于对应的字线2的相对两侧的第一端和第二端。
在一些实施例中，如图5和图6所示，可以利用蚀刻工艺在隔离层101中蚀刻出字线沟槽201，用于形成字线2。字线沟槽201的深度小于有源柱102的高度，即如图7和图8所示，在字线沟槽201中形成字线2后，在垂直方向Z上，字线2位于有源柱102的大致中部位置，并且位于有源柱102的四周，以形成全环绕栅极。在形成字线沟槽201后，源柱102的四周表面暴露，如图7和图8所示，在有源柱102的四周表面沉积形成栅介质层33，之后再形成字线2。形成字线2后，在垂直方向Z上，如图9所示，在字线2的表面再覆盖隔离层101，使得隔离层101的顶表面与有源柱102的顶表面平齐。其中，垂直方向Z分别与第一水平方向X和第二水平方向Y垂直。
在一些实施例中，栅介质层33的材质可以是氧化硅、氮化硅和氮氧化硅中的至少一种。
在一些实施例中，除了形成上述的全环绕栅极，还可以形成单侧栅极(即字线2位于有源柱102的一侧)或双侧栅极(即字线2位于有源柱102的两侧)，本领域技术人员可以根据实际情况选择，此处不再赘述。
A13：对多个有源柱102的第一端进行掺杂以形成第一源漏区，第一源漏区作为多个垂直晶体管3的第一端31。
如图9所示，有源柱102的第一端裸露，对多个有源柱102的第一端进行掺杂，形成第一源漏区。第一源漏区可以作为垂直晶体管3的源极和漏极中的一个。当垂直晶体管3为N型晶体管时，可以掺杂磷(P)或砷(As)元素，当垂直晶体管3为P型晶体管时，可以掺杂硼(B)或镓(Ga)元素。对有源柱102的第一端掺杂可以采用离子注入工艺或者热扩散工艺，此处不做限定。第一源漏区形成后可以作为垂直晶体管3的第一端31。
在一些实施例中，还可以在形成第一源漏区后，在垂直晶体管3的第一端31执行金属硅化工艺，在垂直晶体管3的第一端31上形成金属硅化物层，以减小其与后续工艺中形成的存储单元4之间的接触电阻。
A2：在垂直晶体管阵列的远离第一衬底1的一侧形成存储单元阵列。
如图10所示，存储单元阵列中的存储单元可以是电容器、相变存储单元和铁电存储单元中的至少一种，以存储单元为电容器为例，可以利用沉积工艺在垂直晶体管3的第一端31所在的一侧的表面形成上电极层41，上电极层41为存储单元4的第一端401，上电极层41与垂直晶体管3的第一端31耦接。在上电极层41上共形地形成电容介质层42，之后在电容介质层42上以及相邻的电容介质层42之间形成下电极层43，下电极层43为存储单元4的第二端402，以形成存储单元阵列，每个上电极层41、形成于该上电极层41的电容介质层42以及下电极层43形成一个存储单元4。其中，“共形地形成”可以理解为沿着上电极层41的外轮廓形成。
在一些实施例中，沉积工艺可以为化学气相沉积工艺、物理气相沉积工艺和原子层沉积工艺中的至少一种。
A3：从第一衬底1的远离垂直晶体管阵列的一侧减薄第一衬底1，直到露出多个垂直晶体管3的第二端32。
在形成存储单元阵列后，如图10所示，可以对存储单元阵列进行封装，例如，可以在存储单元4的表面形成封装层44，封装层44的材料为绝缘材料，使存储单元阵列与外界隔离。另外，在封装完成后，封装层44能够具有一定的硬度，以对存储单元阵列具有一定的保护作用。
在对存储单元4进行封装后，如图11所示，将形成的具有存储单元阵列和垂直晶体管阵列的第一半导体结构倒置，使得存储单元阵列位于垂直晶体管3的下方。如图12所示，从第一衬底1的远离垂直晶体管3或存储单元阵列的一侧减薄第一衬底1，例如，可以采用化学机械研磨工艺对第一衬底1减薄，露出多个有源柱102的第二端，即相当于露出多个垂直晶体管3的第二端32。其中，垂直晶体管3的第二端32为在垂直方向Z上与垂直晶体管3的第一端31相对的一端。
如图12所示，在露出多个垂直晶体管3的第二端32之后，且在形成多条位线6之前，对多个有源柱102的第二端进行掺杂以形成第二源漏区，第二源漏区作为多个垂直晶体管3的第二端32。
第二源漏区可以作为垂直晶体管3的源极和漏极中的另一个。其掺杂工艺与第一源漏区的掺杂工艺相同，此处不再赘述。
A4：在多个垂直晶体管3的第二端32的远离存储单元阵列的一侧形成多条位线6。
如图13至图15所示，可以在多个垂直晶体管3的第二端32所在的一侧形成绝缘层5，在绝缘层5中形成多条位线6。
例如，如图13所示，可以利用沉积工艺在多个垂直晶体管3的第二端32所在的一侧形成绝缘层5。绝缘层5的材料可以为氧化硅、氮化硅和氮氧化硅中的至少一种。在绝缘层5上形成具有位线沟槽图案的掩膜层，可以利用蚀刻工艺将位线沟槽图案转移至绝缘层5中，以在绝缘层5中形成位线沟槽。如图14和图15所示，可以利用沉积工艺在位线沟槽中形成位线6。在一些实施例中，位线6的材料可以包括钨、钛、镍、铝和铂中的至少一种。
在一些实施例中，位线6可以沿第二水平方向Y延伸，且位线6与垂直晶体管3的第二端32连接。
A5：在多条位线6的远离垂直晶体管阵列的一侧形成第一键合层8。
例如，如图16所示，可以利用沉积工艺在位线6以及绝缘层5上形成第一键合层8。第一键合层8的材料可以包括氧化硅。
如图17和图18所示，在形成第一键合层8之前，形成多个第一连接插塞701和至少一个第二连接插塞702，多个第一连接插塞701分别与多条字线2的端部对应耦接，至少一个第二连接插塞702与多个存储单元4的第二端402耦接；如图19所示，在形成第一键合层8之后，多个第一连接插塞701位于多条字线2和第一键合层8之间，至少一个第二连接插塞702位于多个存储单元4和第一键合层8之间。
其中，图18为沿图17中的B-B进行剖面的展开图，图19是在图18的基础上形成的第一键合层8，通过这种剖面的展开图，能够更加完整地示出第一半导体结构的内部结构。
如图17所示，第一连接插塞701形成于多条字线2的端部。为了增大第一连接插塞701在第二水平方向Y上的间距，以避免第一连接插塞701之间的互相干扰，第一连接插塞701形成于多条字线2的不同的端部。如图17所示，在奇数序的字线2的同侧的端部上形成第一连接插塞701，在偶数序的字线2的另一侧的端部上形成该第一连接插塞701。
S120：形成第二半导体结构，第二半导体结构包括第二衬底9、位于第二衬底9上的第二键合层10以及位于第二衬底9内的剥离层11。
如图20至图22所示，S120可以包括以下内容B1～B3。
B1：提供第二衬底9。
如图20所示，提供第二衬底9。第二衬底9为半导体衬底，第二衬底9的材料可以与第一衬底1的材料相同，此处不再赘述。
B2：在第二衬底9的一侧形成第二键合层10。
如图21所示，可以利用沉积工艺在第二衬底9的一侧形成第二键合层10，第二键合层10的材料可以包括氧化硅。第二键合层10的材料可以与第一键合层8的材料相同，使得在工艺中无需更换材料，简化工艺，而且第一键合层8和第二键合层10的材料相同，能够促进二者更加稳定地键合，增大键合强度。
在一些实施例中，当第二衬底9的材料为硅时，也可以也可以通过热氧化工艺在硅表面氧化形成一层氧化硅层，作为第二键合层10，通过控制氧气的浓度、用量、温度等参数，来控制形成的氧化硅的厚度。无论采用何种工艺，只要能够形成第二键合层10即可，此处对具体工艺不做限定。
第二键合层10的材料为氧化硅，其具有正四面体的晶体结构，有利于后续工艺中的氢离子的注入，并且提高注入的均匀性。
B3：从形成有第二键合层10的一侧向第二衬底9内注入氢离子，以形成剥离层11。
如图22所示，可以采用离子注入工艺，在衬底1的形成有第二键合层10的一侧注入氢离子(H+)。例如，采用氢离子束照射第二衬底9，氢离子通过第二键合层10被注入到第二衬底9中，并且位于一定深度处，形成剥离层11。
S130：将第一键合层8和第二键合层10键合，以使第一半导体结构和第二半导体结构键合。
如图23所示，将第二半导体结构的第二键合层10朝向第一半导体结构的第一键合层8，经过加热处理，使得第一键合层8和第二键合层10发生键合。
第一键合层8和第二键合层10键合后形成键合界面。需要说明的是，键合界面并非仅仅是一个区别第一键合层8和第二键合层10的界面，键合界面可以具有一定的厚度，第一键合层8和第二键合层10在键合界面处发生键合。
S140：在剥离层11对第二衬底9进行分离，保留第二衬底9的位于剥离层11和第二键合层10之间的部分作为有源层12。
如图24所示，在剥离层11对第二衬底9进行分离，包括：对第二衬底9进行加热，使得第二衬底9以剥离层11为界线分离。
例如，氢离子注入第二衬底9形成剥离层11，通过加热(或退火)实现剥离层11与第二衬底9的分离。
在将剥离层11与第二衬底9分离后，保留原来位于剥离层11和第二键合层10之间的第二衬底9的部分，保留的这部分第二衬底9可以作为有源层12。对有源层12的表面进行抛光处理，使其表面光滑平坦，以利于后续形成外围电路13，提高外围电路13的电学性能。
S150：形成外围电路13和互连结构15，外围电路13至少部分位于有源层12中，互连结构15包括至少贯穿有源层12、第二键合层10和第一键合层8的接触插塞，外围电路13至少部分通过接触插塞与存储阵列耦接。
例如，形成外围电路13和互连结构15可以包括如下内容C1～C3。
C1：在有源层12上形成外围电路13。
外围电路13可以包括用于促进存储单元阵列的操作的任何合适的数字电路、模拟电路和/或混合信号电路。例如，外围电路13可以包括页缓冲器、解码器、感测放大器、驱动器、输入/输出电路、电荷泵、电压源或发生器、上述功能电路的任何部分(如子电路)或电路的任何有源或无源部件(如晶体管、二极管、电阻器或电容器)中的一个或多个。外围电路13可以使用互补金属氧化物半导体技术(Complementary metal oxide semiconductorCMOS)来实施。
C2：形成覆盖有源层12和外围电路13的介质层14。
如图26所示，可以利用沉积工艺在有源层12和外围电路13形成介质层14，介质层14起到了绝缘的作用，避免外围电路13中的多个电路发生短路。在一些实施例中，介质层14的材料可以包括氧化硅、氮化硅和氮氧化硅中的至少一种。
C3：形成互连结构15，互连结构15包括贯穿介质层14、有源层12、第二键合层10和第一键合层8的接触插塞，接触插塞包括与多个第一连接插塞701对应耦接的多个第一接触插塞151、与至少一个第二连接插塞702对应耦接的至少一个第二接触插塞152以及与多条位线6对应耦接的多个第三接触插塞153。
在形成互连结构15之前，如图26所示，可以形成贯穿介质层14、有源层12、第二键合层10和第一键合层8的过孔16。至少在贯穿有源层12的过孔16的内壁上形成间隔层17，在过孔16中填充接触插塞，间隔层17至少位于有源层12的过孔16的内壁和接触插塞之间。
例如，形成过孔16后，可以利用沉积工艺在过孔16的内壁形成间隔层17。在一些实施例中，间隔层17的材料可以是氧化硅、氮化硅和氮氧化硅中的至少一种，即间隔层17的材料为绝缘材料，从而避免接触插塞与有源层12直接接触而与其他电路发生短路。也可以仅在贯穿有源层12的过孔16中形成间隔层17，以节省材料。
如图25和图26所示，可以利用沉积工艺在过孔16中形成接触插塞。其中，第一接触插塞151与第一连接插塞701对应耦接，实现外围电路13与多条字线2电连接。第二接触插塞152与第二连接插塞702对应耦接，实现外围电路13与存储单元4电连接。第三接触插塞153耦接于位线6，实现外围电路13与位线6的电连接。在一些实施例中，第三接触插塞153耦接于位线6的中部，能够改善存储单元的读写性能。
在一些实施例中，如图26中所示的第一接触插塞151、第二接触插塞152和第三接触插塞153可以是分段形成。以图26中的第三接触插塞153为例，在形成第一键合层8后，可以在第一键合层8的相应位置处形成第一过孔并在第一过孔中形成第三接触插塞153的部分，在第二衬底9上形成第二键合层10后，可以在第二键合层10与第二衬底9的与第一过孔对应的位置形成第二过孔并在第二过孔中形成第三接触插塞153的另一部分，在形成介质层14后，在介质层14中形成与第二过孔对应的第三过孔，并在第三过孔中形成第三接触插塞153的剩余的部分。当然，也可以是在第一半导体结构和第二半导体结构键合后，并且在第二半导体结构的有源层12上形成外围电路13和介质层14后，直接自介质层14向第一半导体结构中打孔形成过孔，然后向过孔中填充导电材料，形成第三接触插塞153。第一接触插塞151和第二接触插塞152的形成方式可以与第三接触插塞153的形成方式相同，即可以采用分段形成也可以采用一次打孔并填充形成，此处不做特殊限定。
综上所述，本公开实施例利用第一键合层8和第二键合层10，将第一半导体结构和第二半导体结构键合后，再在第二半导体结构的有源层12上形成外围电路13和互连结构15，以形成存储器，因而本公开实施例提供了一种新的三维存储器的制备方法，以提高存储器的密度。
本公开实施例还提供了一种存储器，如图26所示，存储器包括存储阵列、第一键合层8、第二键合层10、有源层12、外围电路13和互连结构15。
其中，存储阵列包括垂直晶体管阵列、位于垂直晶体管阵列的一侧的存储单元阵列以及位于垂直晶体管阵列的另一侧的多条位线6，存储单元阵列中的多个存储单元4的第一端401与垂直晶体管阵列中的多个垂直晶体管3的第一端31对应耦接，多条位线6与多个垂直晶体管3的第二端32对应耦接。
第一键合层8位于多条位线6的远离垂直晶体管阵列的一侧。第二键合层10位于第一键合层8的远离多条位线6的一侧，第一键合层8与第二键合层10键合。即第一键合层8和第二键合层10键合在一起。有源层12位于第二键合层10的远离第一键合层8的一侧。外围电路13至少部分位于有源层12中，互连结构15包括至少贯穿有源层12、第二键合层10和第一键合层8的接触插塞，外围电路13通过互连结构15与存储阵列耦接。
在一些实施例中，存储器还包括多条字线2、多个第一连接插塞701和至少一个第二连接插塞702。多条字线2与多个垂直晶体管3对应耦接。多个第一连接插塞701位于多条字线2和第一键合层8之间，分别与多条字线2的端部对应耦接。第二连接插塞702位于多个存储单元4和第一键合层8之间，与多个存储单元4的第二端402耦接。
在一些实施例中，接触插塞包括多个第一接触插塞151和至少一个第二接触插塞152。多个第一接触插塞151与多个第一连接插塞701对应耦接，以实现外围电路13与多条字线2实现电连接，至少一个第二接触插塞152与至少一个第二连接插塞702对应耦接，以实现外围电路13与存储单元4的电连接。
在一些实施例中，存储单元4包括电容器、相变存储单元和铁电存储单元之一。
本公开实施例中的存储器，能够提高密度，提高存储容量。
应可理解的是，本公开不将其应用限制到本说明书提出的部件的详细结构和布置方式。本公开能够具有其他实施方式，并且能够以多种方式实现并且执行。前述变形形式和修改形式落在本公开的范围内。应可理解的是，本说明书公开和限定的本公开延伸到文中和/或附图中提到或明显的两个或两个以上单独特征的所有可替代组合。所有这些不同的组合构成本公开的多个可替代方面。本说明书所述的实施方式说明了已知用于实现本公开的最佳方式，并且将使本领域技术人员能够采用本公开。
Claims (12)
1.一种存储器的制备方法，其特征在于，包括：
形成第一半导体结构，所述第一半导体结构包括存储阵列和第一键合层，所述存储阵列包括垂直晶体管阵列、位于所述垂直晶体管阵列的一侧的存储单元阵列以及位于所述垂直晶体管阵列的另一侧的多条位线，所述存储单元阵列中的多个存储单元的第一端与所述垂直晶体管阵列中的多个垂直晶体管的第一端对应耦接，所述多条位线与所述多个垂直晶体管的第二端对应耦接，所述第一键合层位于所述多条位线的远离所述垂直晶体管阵列的一侧；
形成第二半导体结构，所述第二半导体结构包括第二衬底、位于所述第二衬底上的第二键合层以及位于所述第二衬底内的剥离层；
将所述第一键合层和所述第二键合层键合，以使所述第一半导体结构和所述第二半导体结构键合；
在所述剥离层对所述第二衬底进行分离，保留所述第二衬底的位于所述剥离层和所述第二键合层之间的部分作为有源层；
形成外围电路和互连结构，所述外围电路至少部分位于所述有源层中，所述互连结构包括至少贯穿所述有源层、所述第二键合层和所述第一键合层的接触插塞，所述外围电路至少部分通过所述接触插塞与所述存储阵列耦接。
2.根据权利要求1所述的方法，其特征在于，形成所述第一半导体结构，包括：
提供第一衬底，并在在所述第一衬底上形成所述垂直晶体管阵列；
在所述垂直晶体管阵列的远离所述第一衬底的一侧形成所述存储单元阵列；
从所述第一衬底的远离所述垂直晶体管阵列的一侧减薄所述第一衬底，直到露出所述多个垂直晶体管的第二端；
在所述多个垂直晶体管的第二端的远离所述存储单元阵列的一侧形成所述多条位线；
在所述多条位线的远离所述垂直晶体管阵列的一侧形成所述第一键合层。
3.根据权利要求2所述的方法，其特征在于，在所述第一衬底上形成所述垂直晶体管阵列，包括：
在所述第一衬底中形成有源柱阵列；
在所述有源柱阵列中的多个有源柱的侧壁上形成多条字线，每个所述有源柱包括位于对应的所述字线的相对两侧的第一端和第二端；
对所述多个有源柱的第一端进行掺杂以形成第一源漏区，所述第一源漏区作为所述多个垂直晶体管的第一端；以及
在露出所述多个垂直晶体管的第二端之后，在形成所述多条位线之前，对所述多个有源柱的第二端进行掺杂以形成第二源漏区，所述第二源漏区作为所述多个垂直晶体管的第二端。
4.根据权利要求3所述的方法，其特征在于，还包括：
在形成所述第一键合层之前，形成多个第一连接插塞和至少一个第二连接插塞，所述多个第一连接插塞分别与所述多条字线的端部对应耦接，所述至少一个第二连接插塞与所述多个存储单元的第二端耦接；
其中，在形成所述第一键合层之后，所述多个第一连接插塞位于所述多条字线和所述第一键合层之间，所述至少一个第二连接插塞位于所述多个存储单元和所述第一键合层之间。
5.根据权利要求4所述的方法，其特征在于，形成所述外围电路和所述互连结构，包括：
在所述有源层上形成所述外围电路；
形成覆盖所述有源层和所述外围电路的介质层；
形成所述互连结构，所述互连结构包括贯穿所述介质层、所述有源层、所述第二键合层和所述第一键合层的所述接触插塞，所述接触插塞包括与所述多个第一连接插塞对应耦接的多个第一接触插塞、与所述至少一个第二连接插塞对应耦接的至少一个第二接触插塞以及与所述多条位线对应耦接的多个第三接触插塞。
6.根据权利要求5所述的方法，其特征在于，形成所述互连结构包括：
在形成所述接触插塞之前，形成贯穿所述介质层、所述有源层、所述第二键合层和所述第一键合层的过孔；
至少在贯穿所述有源层的所述过孔的内壁上形成间隔层；
在所述过孔中填充所述接触插塞，所述间隔层至少位于所述有源层的过孔的内壁和所述接触插塞之间。
7.根据权利要求2所述的方法，其特征在于，在所述多个垂直晶体管的第二端的远离所述存储单元阵列的一侧形成所述多条位线，包括：
在所述多个垂直晶体管的第二端所在的一侧形成绝缘层；
在所述绝缘层中形成所述多条位线。
8.根据权利要求1至7中任一项所述的方法，其特征在于，形成所述第二半导体结构，包括：
提供所述第二衬底；
在所述第二衬底的一侧形成所述第二键合层；
从形成有所述第二键合层的一侧向所述第二衬底内注入氢离子，以形成所述剥离层；
在所述剥离层对所述第二衬底进行分离，包括：
对所述第二衬底进行加热，使得所述第二衬底以所述剥离层为界线分离。
9.一种存储器，其特征在于，包括：
存储阵列，所述存储阵列包括垂直晶体管阵列、位于所述垂直晶体管阵列的一侧的存储单元阵列以及位于所述垂直晶体管阵列的另一侧的多条位线，所述存储单元阵列中的多个存储单元的第一端与所述垂直晶体管阵列中的多个垂直晶体管的第一端对应耦接，所述多条位线与所述多个垂直晶体管的第二端对应耦接；
第一键合层，位于所述多条位线的远离所述垂直晶体管阵列的一侧；
第二键合层，位于所述第一键合层的远离所述多条位线的一侧，与所述第一键合层键合；
有源层，位于所述第二键合层的远离所述第一键合层的一侧；
外围电路和互连结构，所述外围电路至少部分位于所述有源层中，所述互连结构包括至少贯穿所述有源层、所述第二键合层和所述第一键合层的接触插塞，所述外围电路至少部分通过所述接触插塞与所述存储阵列耦接。
10.根据权利要求9所述的存储器，其特征在于，还包括：
多条字线，与所述多个垂直晶体管对应耦接；
多个第一连接插塞，位于所述多条字线和所述第一键合层之间，分别与所述多条字线的端部对应耦接；
至少一个第二连接插塞，位于所述多个存储单元和所述第一键合层之间，与所述多个存储单元的第二端耦接。
11.根据权利要求10所述的存储器，其特征在于，所述接触插塞包括：
多个第一接触插塞，与所述多个第一连接插塞对应耦接；
至少一个第二接触插塞，与所述至少一个第二连接插塞对应耦接；
多个第三接触插塞，与所述多条位线的中部对应耦接。
12.根据权利要求9所述的存储器，其特征在于，所述存储单元包括电容器、相变存储单元和铁电存储单元之一。
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