CN117276190A - 半导体装置的制造方法 - Google Patents

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Abstract

本发明是一种半导体装置的制造方法，包括如下步骤：在衬底上形成氧化物、氧化物上的第一导电体及第一导电体上的第二导电体；以覆盖氧化物、第一导电体及第二导电体的方式形成第一绝缘体；以将第二导电体分为第三导电体及第四导电体的方式在第一绝缘体中形成开口；以覆盖氧化物及第一绝缘体的方式沉积第二绝缘体及第三绝缘体；对第二绝缘体及第三绝缘体进行加工来形成第四绝缘体及第五绝缘体；将第四绝缘体及第五绝缘体用作掩模对第一导电体进行加工，来将第一导电体分为第五导电体及第六导电体；以及去除第五绝缘体。

Description

半导体装置的制造方法
技术领域
本发明的一个方式涉及一种使用氧化物半导体的半导体装置、存储装置及电子设备。另外，本发明的一个方式涉及一种使用上述叠层体的半导体装置的制造方法。
注意，本发明的一个方式不限定于上述技术领域。作为本发明的一个方式的技术领域的一个例子，可以举出半导体装置、显示装置、发光装置、蓄电装置、存储装置、电子设备、照明装置、输入装置(例如，触摸传感器)、输入输出装置(例如，触摸面板)以及上述装置的驱动方法或制造方法。
注意，在本说明书等中，半导体装置是指能够通过利用半导体特性而工作的所有装置。除了晶体管等半导体元件之外，半导体电路、运算装置或存储装置也是半导体装置的一个方式。有时可以说显示装置(液晶显示装置、发光显示装置等)、投影装置、照明装置、电光装置、蓄电装置、存储装置、半导体电路、摄像装置、电子设备等包括半导体装置。
背景技术
近年来，已对半导体装置进行开发，LSI、CPU、存储器等主要用于半导体装置。CPU是包括将半导体晶片加工来形成芯片而成的半导体集成电路(至少包括晶体管及存储器)且形成有作为连接端子的电极的半导体元件的集合体。
LSI、CPU、存储器等的半导体电路(IC芯片)被安装在电路板(例如，印刷线路板)上，并被用作各种电子设备的构件之一。
此外，通过使用形成在具有绝缘表面的衬底上的半导体薄膜构成晶体管的技术受到注目。该晶体管被广泛地应用于集成电路(IC)、图像显示装置(简单地记载为显示装置)等电子设备。作为可以应用于晶体管的半导体薄膜，硅类半导体材料被广泛地周知。作为其他材料，氧化物半导体受到关注。
另外，已知使用氧化物半导体的晶体管在非导通状态下泄漏电流极小。例如，专利文献1已公开了应用使用氧化物半导体的晶体管的泄漏电流小的特性的低功耗CPU等。另外，例如，专利文献2公开了利用使用氧化物半导体的晶体管的泄漏电流小的特性实现存储内容的长期保持的存储装置等。
另外，专利文献3公开了以接触于氧化物半导体的顶面的方式设置有源电极层及漏电极层的微型结构的晶体管。
[专利文献1]日本专利申请公开第2012-257187号公报
[专利文献2]日本专利申请公开第2011-151383号公报
[专利文献3]国际公开第2016-125052号
发明内容
另外，本发明的一个方式的目的之一是提供一种可以实现微型化或高集成化的半导体装置。此外，本发明的一个方式的目的之一是提供一种工作速度快的半导体装置。另外，本发明的一个方式的目的之一是提供一种具有良好的电特性的半导体装置。此外，本发明的一个方式的目的之一是提供一种晶体管的电特性不均匀小的半导体装置。此外，本发明的一个方式的目的之一是提供一种可靠性高的半导体装置。此外，本发明的一个方式的目的之一是提供一种通态电流大的半导体装置。此外，本发明的一个方式的目的之一是提供一种功耗低的半导体装置。此外，本发明的一个方式的目的之一是提供一种新颖的半导体装置。此外，本发明的一个方式的目的之一是提供一种生产率高的半导体装置的制造方法。另外，本发明的一个方式的目的之一是提供一种新颖的半导体装置的制造方法。
此外，本发明的一个方式的目的之一是提供一种存储容量大的存储装置。此外，本发明的一个方式的目的之一是提供一种工作速度快的存储装置。此外，本发明的一个方式的目的之一是提供一种功耗低的存储装置。此外，本发明的一个方式的目的之一是提供一种新颖的存储装置。
注意，这些目的的记载不妨碍其他目的的存在。本发明的一个方式并不需要实现所有上述目的。另外，可以从说明书、附图、权利要求书的记载抽出上述以外的目的。
本发明的一个方式是一种半导体装置的制造方法，包括如下步骤：在衬底上形成氧化物、氧化物上的第一导电体及第一导电体上的第二导电体；以覆盖氧化物、第一导电体及第二导电体的方式形成第一绝缘体；在第一绝缘体中形成开口；以与开口重叠的方式将第二导电体分为第三导电体和第四导电体；以覆盖氧化物及第一绝缘体的方式沉积第二绝缘体；在第二绝缘体上沉积第三绝缘体；利用干蚀刻法对第二绝缘体及第三绝缘体进行加工来形成与第一绝缘体的侧面、第三导电体的侧面及第四导电体的侧面接触的第四绝缘体以及与第四绝缘体的侧面及顶面接触的第五绝缘体；利用干蚀刻法将第四绝缘体及第五绝缘体用作掩模对第一导电体进行加工，来将第一导电体分为第五导电体和第六导电体；利用各向同性蚀刻去除第五绝缘体；在含氧气氛下对氧化物进行热处理；以覆盖氧化物、第一绝缘体及第四绝缘体的方式沉积第六绝缘体；在第六绝缘体上沉积第七导电体；以及利用CMP处理对第六绝缘体及第七导电体进行加工来在开口中形成第七绝缘体及第八导电体，在沉积第二绝缘体时沉积氮化物绝缘体，在沉积第三绝缘体时沉积氧化物绝缘体。
在上述结构中，在沉积第二绝缘体时，优选利用PEALD法沉积氮化硅。
此外，在上述结构中，在沉积第三绝缘体时，优选利用PEALD法沉积氧化硅。
此外，在上述结构中，在形成第一导电体时，优选利用溅射法沉积氮化钽。
此外，在上述结构中，在形成第二导电体时，优选利用溅射法沉积钨。
此外，在上述结构中，在形成氧化物时，优选利用溅射法沉积包含铟、镓及锌的氧化物。
另外，根据本发明的一个方式，可以提供一种可以实现微型化或高集成化的半导体装置。此外，根据本发明的一个方式，可以提供一种工作速度快的半导体装置。另外，根据本发明的一个方式，可以提供一种具有良好的电特性的半导体装置。此外，根据本发明的一个方式，可以提供一种晶体管的电特性不均匀小的半导体装置。此外，根据本发明的一个方式，可以提供一种可靠性高的半导体装置。此外，根据本发明的一个方式，可以提供一种通态电流大的半导体装置。此外，根据本发明的一个方式，可以提供一种功耗低的半导体装置。此外，根据本发明的一个方式，可以提供一种新颖的半导体装置。此外，根据本发明的一个方式，可以提供一种生产率高的半导体装置的制造方法。另外，根据本发明的一个方式，可以提供一种新颖的半导体装置的制造方法。
根据本发明的一个方式，可以提供一种存储容量大的存储装置。此外，根据本发明的一个方式，可以提供一种工作速度快的存储装置。此外，根据本发明的一个方式，可以提供一种功耗低的存储装置。此外，根据本发明的一个方式，可以提供一种新颖的存储装置。
注意，这些效果的记载不妨碍其他效果的存在。本发明的一个方式并不需要具有所有上述效果。另外，可以从说明书、附图、权利要求书的记载抽出上述以外的效果。
附图说明
图1A是示出半导体装置的一个例子的平面图，图1B至图1D是示出半导体装置的一个例子的截面图；
图2A及图2B是示出半导体装置的一个例子的截面图；
图3A至图3C是示出半导体装置的一个例子的截面图；
图4A至图4D是示出半导体装置的一个例子的截面图；
图5A是示出半导体装置的制造方法的一个例子的平面图，图5B至图5D是示出半导体装置的制造方法的一个例子的截面图；
图6A是示出半导体装置的制造方法的一个例子的平面图，图6B至图6D是示出半导体装置的制造方法的一个例子的截面图；
图7A是示出半导体装置的制造方法的一个例子的平面图，图7B至图7D是示出半导体装置的制造方法的一个例子的截面图；
图8A是示出半导体装置的制造方法的一个例子的平面图，图8B至图8D是示出半导体装置的制造方法的一个例子的截面图；
图9A是示出半导体装置的制造方法的一个例子的平面图，图9B至图9D是示出半导体装置的制造方法的一个例子的截面图；
图10A是示出半导体装置的制造方法的一个例子的平面图，图10B至图10D是示出半导体装置的制造方法的一个例子的截面图；
图11A是示出半导体装置的制造方法的一个例子的平面图，图11B至图11D是示出半导体装置的制造方法的一个例子的截面图；
图12A是示出半导体装置的制造方法的一个例子的平面图，图12B至图12D是示出半导体装置的制造方法的一个例子的截面图；
图13A是示出半导体装置的制造方法的一个例子的平面图，图13B至图13D是示出半导体装置的制造方法的一个例子的截面图；
图14A至图14C是示出半导体装置的制造方法的一个例子的截面图；
图15A是示出半导体装置的制造方法的一个例子的平面图，图15B至图15D是示出半导体装置的制造方法的一个例子的截面图；
图16A至图16C是示出半导体装置的制造方法的一个例子的截面图；
图17A是示出半导体装置的制造方法的一个例子的平面图，图17B至图17D是示出半导体装置的制造方法的一个例子的截面图；
图18A是示出半导体装置的制造方法的一个例子的平面图，图18B至图18D是示出半导体装置的制造方法的一个例子的截面图；
图19是示出存储装置的一个例子的方框图；
图20A及图20B是示出存储装置的一个例子的示意图及电路图；
图21A及图21B是示出存储装置的一个例子的示意图；
图22是示出存储装置的一个例子的电路图；
图23是示出存储装置的一个例子的截面图；
图24是示出存储装置的一个例子的截面图；
图25A至图25C是示出存储装置的一个例子的电路图；
图26A及图26B是示出半导体装置的一个例子的图；
图27A及图27B是示出电子构件的一个例子的图；
图28A及图28B是示出电子设备的一个例子的图，图28C至图28E是示出大型计算机的一个例子的图；
图29是示出太空设备的一个例子的图；
图30是示出可用于数据中心的存储系统的一个例子的图。
具体实施方式
参照附图对实施方式进行详细说明。注意，本发明不局限于以下说明，而所属技术领域的普通技术人员可以很容易地理解一个事实就是其方式及详细内容在不脱离本发明的宗旨及其范围的情况下可以被变换为各种各样的形式。因此，本发明不应该被解释为仅限定在以下所示的实施方式所记载的内容中。
注意，在下面说明的发明结构中，在不同的附图中共同使用相同的附图标记来表示相同的部分或具有相同功能的部分，而省略反复说明。此外，当表示具有相同功能的部分时有时使用相同的阴影线，而不特别附加附图标记。
另外，为了便于理解，有时附图中示出的各构成要素的位置、大小及范围等并不表示其实际的位置、大小及范围等。因此，所公开的发明并不必然限于附图中公开的位置、尺寸及范围等。
注意，在本说明书等中，为了方便起见，附加了“第一”、“第二”等序数词，而其并不限制构成要素的个数或构成要素的顺序(例如，工序顺序或叠层顺序)。此外，在本说明书中的某一部分对构成要素附加的序数词与在本说明书中的其他部分或权利要求书对该构成要素附加的序数词有时不一致。
另外，根据情况或状况，可以互相调换“膜”和“层”。例如，可以将“导电层”变换为“导电膜”。此外，可以将“绝缘膜”变换为“绝缘层”。另外，根据情况或状况，可以将“导电体”调换为“导电层”或“导电膜”。另外，根据情况或状况，可以将“绝缘体”调换为“绝缘层”或“绝缘膜”。
开口例如包括槽、狭缝等。此外，有时将形成有开口的区域称为开口部。
此外，本说明书中的实施方式中使用的附图示出绝缘体的开口部的侧壁垂直或大致垂直于衬底面或被形成面的情况，但是该侧壁也可以为锥形形状。
注意，在本说明书等中，锥形形状是指构成要素的侧面的至少一部分相对于衬底面或被形成面倾斜地设置的形状。例如，是指具有倾斜的侧面和衬底面或被形成面所形成的角度(以下，有时也称为锥角)小于90°的区域的形状。注意，构成要素的侧面及衬底面不一定必须完全平坦，也可以是具有微小曲率的近似平面状或具有微细凹凸的近似平面状。
实施方式1
在本实施方式中，使用图1A至图18D说明包括氧化物半导体的半导体装置以及该半导体装置的制造方法。
<半导体装置的结构例子>
使用图1A至图4D说明半导体装置的结构例子。图1A至图1D是半导体装置(晶体管200)的平面图及截面图。图1A是该半导体装置的平面图。另外，图1B至图1D是该半导体装置的截面图。在此，图1B是沿着图1A中的点划线A1-A2的部分的截面图，也是晶体管200的沟道长度方向的截面图。此外，图1C是沿着图1A中的点划线A3-A4的部分的截面图，也是晶体管200的沟道宽度方向的截面图。另外，图1D是沿着图1A中的点划线A5-A6的部分的截面图，也是晶体管200的沟道宽度方向的截面图。注意，在图1A的平面图中，为了明确起见，省略一部分构成要素。另外，图2A至图4D示出晶体管200的沟道长度方向的截面放大图。
晶体管200包括以嵌入绝缘体216中的方式设置的导电体205(导电体205a及导电体205b)、绝缘体216及导电体205上的绝缘体221、绝缘体221上的绝缘体222、绝缘体222上的绝缘体224、绝缘体224上的氧化物230(氧化物230a及氧化物230b)、氧化物230上的导电体242a(导电体242a1及导电体242a2)及导电体242b(导电体242b1及导电体242b2)、导电体242a上的绝缘体271a、导电体242b上的绝缘体271b、氧化物230上的绝缘体250以及绝缘体250上的导电体260(导电体260a及导电体260b)。
绝缘体271a、271b上设置有绝缘体275，绝缘体275上设置有绝缘体280。绝缘体255、绝缘体250及导电体260配置在设置于绝缘体280及绝缘体275中的开口的内部。绝缘体280及导电体260上设置有绝缘体282。另外，绝缘体282上设置有绝缘体283。绝缘体216及导电体205下设置有绝缘体215。导电体242a2、导电体242b2、绝缘体271a、绝缘体271b、绝缘体275及绝缘体280与绝缘体250之间设置有绝缘体255。
氧化物230具有用作晶体管200的沟道形成区域的区域。另外，导电体260具有用作晶体管200的第一栅电极(上侧的栅电极)的区域。绝缘体250具有用作晶体管200的第一栅极绝缘体的区域。另外，导电体205具有用作晶体管200的第二栅电极(下侧的栅电极)的区域。绝缘体224、绝缘体222及绝缘体221都具有用作晶体管200的第二栅极绝缘体的区域。
导电体242a具有用作晶体管200的源电极和漏电极中的一个的区域。导电体242b具有用作晶体管200的源电极和漏电极中的另一个的区域。
导电体242a具有导电体242a1以及导电体242a1上的导电体242a2的叠层结构，导电体242b具有导电体242b1以及导电体242b1上的导电体242b2的叠层结构。与氧化物230b接触的导电体242a1及导电体242b1优选为金属氮化物等不容易氧化的导电体。由此，可以防止由于氧化物230b中的氧而导电体242a及导电体242b被过度氧化。另外，导电体242a2及导电体242b2优选为具有比导电体242a1及导电体242b1高的导电性的金属层等导电体。由此，可以将导电体242a及导电体242b用作导电性高的布线或电极。如此，可以提供一种半导体装置，其中以与用作活性层的氧化物230的顶面接触的方式设置有用作布线或电极的导电体242a及导电体242b。
绝缘体255优选为氮化物等不容易氧化的绝缘体。绝缘体255利用各向异性蚀刻以与设置在绝缘体280等中的开口的侧壁(在此，开口的侧壁例如对应于开口中的绝缘体280等的侧面)接触的方式被形成为侧壁状。绝缘体255以与导电体242a2的侧面及导电体242b2的侧面接触的方式形成，并具有保护导电体242a2及导电体242b2的功能。在将导电体分为导电体242a1和导电体242b1之后且沉积绝缘体250之前优选在含氧气氛下进行热处理，对此将在后面进行说明。此时，由于绝缘体255以与导电体242a2的侧面及导电体242b2的侧面接触的方式形成，因此可以防止导电体242a2及导电体242b2被过度氧化。
设置在上述绝缘体280及绝缘体275中的开口与导电体242a2和导电体242b2之间的区域重叠。在俯视时，开口中的绝缘体280的侧面与导电体242a2的侧面及导电体242b2的侧面对齐或大致对齐。另外，导电体242a1的顶面的一部分与导电体242a2接触，导电体242b1的顶面的一部分与导电体242b2接触。因此，绝缘体255在上述开口中与导电体242a1的顶面的其他一部分、导电体242b1的顶面的其他一部分、导电体242a2的侧面及导电体242b2的侧面接触。在此，如图1B及图1C所示，绝缘体255的与导电体242a1的顶面、导电体242b1的顶面或绝缘体222的顶面接触的部分形成有突出部。绝缘体255的突出部呈比其他部分向上述开口的中央部突出的形状。因此，绝缘体255的突出部、导电体242a1的一部分及导电体242b1的一部分以向上述开口内部突出的方式形成。
另外，绝缘体250与氧化物230的顶面、导电体242a1的侧面、导电体242b1的侧面及绝缘体255的侧面接触。注意，在上述开口中，以突出的方式形成有绝缘体255的突出部、导电体242a1的一部分及导电体242b1的一部分，因此绝缘体255的突出部、导电体242a1的一部分及导电体242b1的一部分的形状反映到绝缘体250的形状。
如上所述，可以以比导电体242a2、242b2突出与绝缘体255的突出部相同的程度的方式形成导电体242a1、242b1。由此，如图2B所示，在晶体管200的沟道长度方向上剖视时，导电体242a1和导电体242b1之间的距离L2比导电体242a2和导电体242b2之间的距离L1小。通过采用这种结构，可以进一步缩短源极和漏极之间的距离且与此相对应地缩小沟道长度。因此，可以提高晶体管200的频率特性。如此，通过实现半导体装置的微型化，可以提供一种工作速度得到提高的半导体装置。
氧化物230优选包括绝缘体224上的氧化物230a以及氧化物230a上的氧化物230b。通过在氧化物230b之下设置氧化物230a，可以抑制杂质从形成在氧化物230a下方的结构物扩散到氧化物230b。
本实施方式示出氧化物230具有氧化物230a及氧化物230b的两层结构的例子，但是不局限于此。氧化物230例如可以具有氧化物230b的单层结构，也可以具有三层以上的叠层结构。
氧化物230b中形成有晶体管200的沟道形成区域以及以夹持沟道形成区域的方式设置的源极区域及漏极区域。沟道形成区域的至少一部分与导电体260重叠。源极区域与导电体242a重叠，漏极区域与导电体242b重叠。注意，也可以调换源极区域和漏极区域。
由于与源极区域及漏极区域相比其氧空位少或杂质浓度低，所以沟道形成区域是载流子浓度低的高电阻区域。因此，沟道形成区域可以说是i型(本征)或实质上i型的区域。
此外，源极区域及漏极区域的氧空位多或者氢、氮、金属元素等杂质浓度高，因此是载流子浓度高的低电阻区域。就是说，源极区域及漏极区域是比沟道形成区域载流子浓度高的n型的区域(低电阻区域)。
沟道形成区域的载流子浓度优选为1×1018cm-3以下、低于1×1017cm-3、低于1×1016cm-3、低于1×1015cm-3、低于1×1014cm-3、低于1×1013cm-3、低于1×1012cm-3、低于1×1011cm-3或者低于1×1010cm-3。注意，对沟道形成区域的载流子浓度的下限值没有特别的限制，例如可以为1×10-9cm-3。
在以降低氧化物230b的载流子浓度为目的的情况下，可以降低氧化物230b中的杂质浓度以降低缺陷态密度。在本说明书等中，将杂质浓度低且缺陷态密度低的状态称为高纯度本征或实质上高纯度本征。此外，有时将载流子浓度低的氧化物半导体(或金属氧化物)称为高纯度本征或实质上高纯度本征的氧化物半导体(或金属氧化物)。
因此，为了使晶体管200的电特性稳定，降低氧化物230b中的杂质浓度是有效的。为了降低氧化物230b中的杂质浓度，优选还降低附近膜中的杂质浓度。作为杂质有氢、氮、碱金属、碱土金属、铁、镍、硅等。注意，氧化物230b中的杂质例如是指构成氧化物230b的主要成分之外的元素。例如，浓度小于0.1原子％的元素可以说是杂质。
另外，沟道形成区域、源极区域及漏极区域不仅可以形成在氧化物230b中还可以形成至氧化物230a中。
在氧化物230中，有时难以明确地观察各区域的边界。在各区域中检测出的金属元素和氢及氮等杂质元素的浓度并不需要按每区域分阶段地变化，也可以在各区域中连续地变化。就是说，越接近沟道形成区域，金属元素和氢及氮等杂质元素的浓度也可以越低。
此外，优选将用作半导体的金属氧化物(以下也称为氧化物半导体)用于氧化物230(氧化物230a及氧化物230b)。
被用作半导体的金属氧化物的带隙优选为2eV以上，更优选为2.5eV以上。通过使用带隙较宽的金属氧化物，可以减小晶体管的关态电流(off-state current)。因此，将在沟道形成区域中包含金属氧化物的晶体管称为OS晶体管。OS晶体管的关态电流小，所以可以充分降低半导体装置的功耗。另外，OS晶体管的频率特性高，所以可以使半导体装置高速工作。
氧化物230优选包含金属氧化物(氧化物半导体)。作为能够用于氧化物230的金属氧化物，例如，可以举出铟氧化物、镓氧化物及锌氧化物。金属氧化物优选至少包含铟(In)或锌(Zn)。金属氧化物优选包含选自铟、元素M和锌中的两个或三个。另外，元素M是与氧的键能高的金属元素或准金属元素，例如为与氧的键能高于铟的金属元素或准金属元素。具体而言，作为元素M，可以举出铝、镓、锡、钇、钛、钒、铬、锰、铁、钴、镍、锆、钼、铪、钽、钨、镧、铈、钕、镁、钙、锶、钡、硼、硅、锗及锑等。金属氧化物所包含的元素M优选为上述元素中的任一种或多种，更优选为选自铝、镓、锡和钇中的一种或多种，进一步优选为镓。另外，在本说明书等中，有时将金属元素及准金属元素统称为“金属元素”，并且本说明书等所记载的“金属元素”有时包括准金属元素。
氧化物230例如可以使用铟锌氧化物(In-Zn氧化物)、铟锡氧化物(In-Sn氧化物)、铟钛氧化物(In-Ti氧化物)、铟镓氧化物(In-Ga氧化物)、铟镓铝氧化物(In-Ga-Al氧化物)、铟镓锡氧化物(In-Ga-Sn氧化物)、镓锌氧化物(Ga-Zn氧化物，也记作GZO)、铝锌氧化物(Al-Zn氧化物，也记作AZO)、铟铝锌氧化物(In-Al-Zn氧化物，也记作IAZO)、铟锡锌氧化物(In-Sn-Zn氧化物)、铟钛锌氧化物(In-Ti-Zn氧化物)、铟镓锌氧化物(In-Ga-Zn氧化物，也记作IGZO)、铟镓锡锌氧化物(In-Ga-Sn-Zn氧化物，也记作IGZTO)、铟镓铝锌氧化物(In-Ga-Al-Zn氧化物，也记作IGAZO或IAGZO)等。或者，可以使用包含硅的铟锡氧化物、镓锡氧化物(Ga-Sn氧化物)、铝锡氧化物(Al-Sn氧化物)等。
此时，通过提高包含在金属氧化物中的相对于所有金属元素的原子个数的总和的铟的原子个数比，可以提高晶体管的场效应迁移率。
另外，金属氧化物也可以代替铟或者除了铟以外还包含一种或多种周期数大的金属元素。金属元素的轨道重叠越大，金属氧化物中的载流子传导趋于越大。因此，通过包含周期数大的金属元素，有时可以提高晶体管的场效应迁移率。作为周期数大的金属元素，可以举出属于第5周期的金属元素及属于第6周期的金属元素等。作为该金属元素，具体而言，可以举出：钇、锆、银、镉、锡、锑、钡、铅、铋、镧、铈、镨、钕、钷、钐及铕等。另外，镧、铈、镨、钕、钷、钐及铕被称为轻稀土元素。
另外，金属氧化物也可以包含一种或多种非金属元素。在金属氧化物包含非金属元素时，有时可以提高晶体管的场效应迁移率。作为非金属元素，例如可以举出碳、氮、磷、硫、硒、氟、氯、溴及氢等。
另外，通过提高包含在金属氧化物中的相对于所有金属元素的原子个数的总和的锌的原子个数比，金属氧化物的结晶性提高，由此可以抑制金属氧化物中的杂质的扩散。因此，晶体管的电特性变动被抑制，由此可以提高可靠性。
另外，通过提高包含在金属氧化物中的相对于所有金属元素的原子个数的总和的元素M的原子个数比，可以抑制金属氧化物中形成氧空位。因此，起因于氧空位的载流子的生成被抑制，由此可以实现关态电流小的晶体管。另外，晶体管的电特性变动被抑制，由此可以提高可靠性。
如上所述，根据用于氧化物230的金属氧化物的组成而晶体管的电特性及可靠性不同。因此，通过对应于晶体管所需的电特性及可靠性使金属氧化物的组成不同，可以实现兼具优异的电特性及高可靠性的半导体装置。
氧化物230优选具有化学组成互不相同的多个氧化物层的叠层结构。例如，用于氧化物230a的金属氧化物中的相对于主要成分的金属元素的元素M的原子个数比优选大于用于氧化物230b的金属氧化物中的相对于主要成分的金属元素的元素M的原子个数比。此外，用于氧化物230a的金属氧化物中的相对于In的元素M的原子个数比优选大于用于氧化物230b的金属氧化物中的相对于In的元素M的原子个数比。通过采用该结构，可以抑制杂质及氧从形成在氧化物230a的下方的结构物向氧化物230b扩散。
此外，优选的是，用于氧化物230b的金属氧化物中的相对于元素M的In的原子个数比大于用于氧化物230a的金属氧化物中的相对于元素M的In的原子个数比。通过采用该结构，晶体管200可以得到大通态电流及高频率特性。
此外，氧化物230a及氧化物230b除了氧以外还包含共同元素作为主要成分，所以可以降低氧化物230a与氧化物230b的界面的缺陷态密度。由此界面散射给载流子传导带来的影响变小，从而晶体管200可以得到大通态电流及高频率特性。
具体而言，作为氧化物230a可以使用In：M：Zn＝1：3：2[原子个数比]或其附近的组成、In：M：Zn＝1：3：4[原子个数比]或其附近的组成或者In：M：Zn＝1：1：0.5[原子个数比]或其附近的组成的金属氧化物。此外，作为氧化物230b，可以使用In：M：Zn＝1：1：1[原子个数比]或其附近的组成、In：M：Zn＝1：1：1.2[原子个数比]或其附近的组成、In：M：Zn＝1：1：2[原子个数比]或其附近的组成、In：M：Zn＝4：2：3[原子个数比]或其附近的组成的金属氧化物。注意，附近的组成包括所希望的原子个数比的±30％的范围。此外，作为元素M优选使用镓。此外，作为氧化物230设置氧化物230b的单层的情况下，作为氧化物230b也可以适用可用于氧化物230a的金属氧化物。此外，可用于氧化物230a及氧化物230b的金属氧化物的组成不局限于此。例如，可用于氧化物230a的金属氧化物的组成也可以适用于氧化物230b。同样地，可用于氧化物230b的金属氧化物的组成也可以适用于氧化物230a。
此外，在通过溅射法沉积金属氧化物时，上述原子个数比不局限于所沉积的金属氧化物的原子个数比，而也可以是用于金属氧化物的沉积的溅射靶材的原子个数比。
氧化物230b优选具有结晶性。尤其是，优选使用CAAC-OS(c-axis alignedcrystalline oxide semiconductor：c轴取向结晶氧化物半导体)作为氧化物230b。
CAAC-OS具有结晶性高的致密结构且是杂质及缺陷(例如，氧空位)少的金属氧化物。尤其是，通过在形成金属氧化物后以金属氧化物不被多晶化的温度(例如，400℃以上且600℃以下)进行热处理，可以使CAAC-OS具有结晶性更高的致密结构。如此，通过进一步提高CAAC-OS的密度，可以进一步降低该CAAC-OS中的杂质或氧的扩散。
此外，在CAAC-OS中不容易观察明确的晶界，因此不容易发生起因于晶界的电子迁移率的下降。因此，包含CAAC-OS的金属氧化物的物理性质稳定。因此，具有CAAC-OS的金属氧化物具有耐热性且可靠性高。
此外，通过作为氧化物230b使用CAAC-OS等具有结晶性的氧化物，可以抑制源电极或漏电极从氧化物230b抽出氧。因此，即使进行热处理也可以减少氧从氧化物230b被抽出，所以晶体管200对制造工序中的高温度(所谓热积存：thermal budget)也很稳定。
在使用氧化物半导体的晶体管中，如果在氧化物半导体的形成沟道的区域中存在杂质及氧空位，电特性则容易变动，有时降低可靠性。此外，氧空位附近的氢形成氢进入氧空位中的缺陷(下面有时称为VOH)而可能会产生成为载流子的电子。因此，当在氧化物半导体的沟道形成区域中包含氧空位时，晶体管会具有常开启特性(即使不对栅电极施加电压也存在沟道而在晶体管中电流流过的特性)。由此，在氧化物半导体的沟道形成区域中，优选尽量减少杂质、氧空位及VOH。换言之，优选的是，氧化物半导体中的沟道形成区域的载流子浓度降低且被i型化(本征化)或实质上被i型化。
相对于此，通过在氧化物半导体附近设置包含通过加热脱离的氧(以下，有时称为过剩氧)的绝缘体而进行热处理，可以从该绝缘体向氧化物半导体供应氧而减少氧空位及VOH。注意，在对源极区域或漏极区域供应过多的氧时，有可能引起晶体管200的通态电流下降或者场效应迁移率的下降。并且，在供应到源极区域或漏极区域的氧量在衬底面内有不均匀时，包括晶体管的半导体装置特性发生不均匀。此外，在从该绝缘体供应给氧化物半导体的氧扩散到栅电极、源电极及漏电极等导电体时，有时该导电体被氧化，这导致导电性的损失，因此对晶体管的电特性及可靠性带来负面影响。
因此，优选的是，在氧化物半导体中，沟道形成区域的载流子浓度得到降低且被i型化或实质上被i型化，另一方面，优选的是，源极区域及漏极区域的载流子浓度高且被n型化。换言之，优选减少氧化物半导体的沟道形成区域的氧空位及VOH。此外，优选的是，源极区域及漏极区域不被供应过多的氧以及不被降低过剩的源极区域及漏极区域的VOH量。此外，优选具有抑制导电体260、导电体242a及导电体242b等的导电率的降低的结构。例如，优选具有抑制导电体260、导电体242a及导电体242b等的氧化的结构。注意，氧化物半导体中的氢可能会形成VOH，因此为了降低VOH量，需要降低氢浓度。
于是，本实施方式中半导体装置具有如下结构：降低沟道形成区域的氢浓度；抑制导电体242a、导电体242b及导电体260的氧化；以及抑制源极区域及漏极区域中的氢浓度的降低。
与氧化物230b中的沟道形成区域接触的绝缘体250优选具有俘获或固定氢的功能。由此，可以降低氧化物230b的沟道形成区域中的氢浓度。因此，可以降低沟道形成区域中的VOH而使沟道形成区域i型化或实质上i型化。
在此，如图2A所示，绝缘体250优选具有与氧化物230接触的绝缘体250a、绝缘体250a上的绝缘体250b及绝缘体250b上的绝缘体250c的叠层结构。此时，绝缘体250a优选具有俘获或固定氢的功能。
作为具有俘获或固定氢的功能的绝缘体，可以举出具有非晶结构的金属氧化物。作为绝缘体250a，例如，优选使用氧化镁或者包含铝和铪中的一方或双方的氧化物等金属氧化物。上述具有非晶结构的金属氧化物有时具有如下性质：氧原子具有悬空键而由该悬空键俘获或固定氢。就是说，可以说具有非晶结构的金属氧化物的俘获或固定氢的能力高。
另外，绝缘体250a优选使用高介电常数(high-k)材料。作为high-k材料的一个例子，有包含铝和铪中的一方或双方的氧化物。当作为绝缘体250a使用high-k材料时，可以在保持栅极绝缘体的物理厚度的同时降低在晶体管工作时施加的栅极电位。此外，可以减少用作栅极绝缘体的绝缘体的等效氧化物厚度(EOT)。
由此，作为绝缘体250a，优选使用包含铝和铪中的一方或双方的氧化物，更优选使用具有非晶结构并包含铝和铪中的一方或双方的氧化物。由于可以使用氧化铝并利用ALD法容易沉积非晶化的膜，因此进一步优选使用具有非晶结构的氧化铝。在本实施方式中，作为绝缘体250a，使用氧化铝膜。此时，绝缘体250a为至少包含氧及铝的绝缘体。另外，该氧化铝具有非晶结构。此时，绝缘体250a具有非晶结构。
接着，作为绝缘体250b优选使用氧化硅或氧氮化硅等具有对热稳定的绝缘体。注意，在本说明书等中，“氧氮化物”是指在其组成中氧含量多于氮含量的材料，而“氮氧化物”是指在其组成中氮含量多于氧含量的材料。例如，在记载为“氧氮化硅”是指在其组成中氧含量多于氮含量的材料，而在记载为“氮氧化硅”是指在其组成中氮含量多于氧含量的材料。
另外，如图3B所示，也可以采用绝缘体250b上设置有绝缘体250d的结构。在此情况下，作为绝缘体250d可以设置可用作绝缘体250a的绝缘体。例如，作为绝缘体250d可以使用氧化铪。在此，通过在绝缘体250c与绝缘体250b间设置绝缘体250d，可以更有效地俘获并固定含在绝缘体250b等中的氢。
再者，为了抑制导电体242a、导电体242b及导电体260的氧化，优选在导电体242a、导电体242b及导电体260的每一个附近设置氧阻挡绝缘体。在本实施方式所说明的半导体装置中，该绝缘体例如为绝缘体250a、绝缘体250c、绝缘体250d、绝缘体255及绝缘体275。
注意，在本说明书等中，阻挡绝缘体是指具有阻挡性的绝缘体。在本说明书等中，具有阻挡性是指具有阻碍所对应的物质的透过的性质(也称为透过性低)。例如，具有阻挡性的绝缘体具有所对应的物质不容易扩散到该绝缘体内部的性质。例如，具有阻挡性的绝缘体具有在该绝缘体内部俘获或固定(也称为吸杂)所对应的物质的功能。
作为氧阻挡绝缘体，例如可以举出包含铝和铪中的一方或双方的氧化物、氧化镁、氧化镓、铟镓锌氧化物、氮化硅及氮氧化硅。另外，作为包含铝和铪中的一方或双方的氧化物，例如可以举出氧化铝、氧化铪、包含铝及铪的氧化物(铝酸铪)、包含铪及硅的氧化物(硅酸铪)。例如，绝缘体250a、绝缘体250c、绝缘体250d、绝缘体255及绝缘体275优选采用上述氧阻挡绝缘体的单层结构或叠层结构。例如，当作为绝缘体255采用叠层结构时，可以采用氧化铝膜和氧化铝膜上的氮化硅膜的两层结构。
绝缘体250a及绝缘体255优选具有氧阻挡性。绝缘体250a及绝缘体255优选至少比绝缘体280不容易使氧透过。绝缘体250a具有与导电体242a1的侧面及导电体242b1的侧面接触的区域。绝缘体255具有与导电体242a1的顶面、导电体242b1的顶面、导电体242a2的顶面、导电体242b2的顶面接触的区域。绝缘体250a与绝缘体255的侧面接触。当绝缘体250a及绝缘体255具有氧阻挡性时，可以抑制导电体242a及导电体242b的侧面被氧化而在该侧面上形成氧化膜。因此，可以抑制导致晶体管200的通态电流的下降或场效应迁移率的下降。
绝缘体250a以与氧化物230b的顶面及侧面、氧化物230a的侧面、绝缘体224的侧面及绝缘体222的顶面接触的方式设置。当绝缘体250a具有氧阻挡性时，可以抑制在进行热处理等时氧从氧化物230b的沟道形成区域脱离。因此，可以减少在氧化物230a及氧化物230b中形成氧空位。
另外，通过设置绝缘体250a及绝缘体255，即使绝缘体280包含过多氧也可以抑制该氧过度供应到氧化物230a及氧化物230b而可以将适当量的氧供应到氧化物230a及氧化物230b。因此，可以抑制因源极区域及漏极区域被过度氧化而导致晶体管200的通态电流的下降或场效应迁移率的下降。
因为包含铝和铪中的一方或双方的氧化物具有氧阻挡性，所以可以适当地用作绝缘体250a。
另外，氮化硅也具有氧阻挡性，所以可以适当地被用作绝缘体255。此时，绝缘体255为至少包含氮及硅的绝缘体。此外，绝缘体255优选具有氢阻挡性。由此，可以防止导电体242a2、242b2中的氢等杂质扩散到氧化物230b。
绝缘体250c也优选具有氧阻挡性。绝缘体250c设置在氧化物230的沟道形成区域与导电体260之间以及绝缘体280与导电体260之间。通过采用该结构，可以抑制氧化物230的沟道形成区域中的氧扩散到导电体260而在氧化物230的沟道形成区域中形成氧空位。另外，可以抑制氧化物230中的氧及绝缘体280中的氧扩散到导电体260而导致导电体260的氧化。绝缘体250c优选至少比绝缘体280不容易使氧透过。例如，作为绝缘体250c优选使用氮化硅膜。此时，绝缘体250c为至少包含氮及硅的绝缘体。
此外，绝缘体250c优选具有氢阻挡性。由此，可以防止包含在导电体260中的氢等杂质扩散到氧化物230b。
绝缘体275也优选具有氧阻挡性。绝缘体275设置在绝缘体280与导电体242a之间以及绝缘体280与导电体242b之间。通过采用该结构，可以抑制包含在绝缘体280中的氧扩散到导电体242a及导电体242b。因此，可以抑制包含在绝缘体280中的氧导致导电体242a及导电体242b被氧化使得电阻率增大而通态电流减少。绝缘体275优选至少比绝缘体280不容易使氧透过。例如，作为绝缘体275优选使用氮化硅。此时，绝缘体275为至少包含氮及硅的绝缘体。
为了抑制氧化物230中的源极区域及漏极区域中的氢浓度降低，优选在源极区域的附近及漏极区域的附近设置氢阻挡绝缘体。在本实施方式所说明的半导体装置中，该氢阻挡绝缘体例如是绝缘体275。
作为氢阻挡绝缘体，可以举出氧化铝、氧化铪、氧化钽等氧化物、以及氮化硅等氮化物。例如，作为绝缘体275优选采用上述氢阻挡绝缘体的单层结构或叠层结构。
通过设置上述绝缘体275，可以降低源极区域及漏极区域的氢扩散到外部，因此可以抑制源极区域及漏极区域的氢浓度降低。因此，可以使源极区域及漏极区域n型化。
通过采用上述结构，沟道形成区域可以被i型化或实质上被i型化且源极区域及漏极区域可以被n型化，可以提供一种具有良好的电特性的半导体装置。通过采用上述结构，即便使半导体装置微型化或高集成化也可以使其具有良好的电特性。此外，通过使晶体管200微型化可以提高频率特性。具体而言，可以提高截止频率。
绝缘体250a至绝缘体250d被用作第一栅极绝缘体的一部分。绝缘体250a至绝缘体250d与绝缘体255及导电体260一起设置在形成于绝缘体280中的开口中。为了实现晶体管200的微型化，绝缘体250a至绝缘体250d的厚度优选薄。绝缘体250a至绝缘体250d的厚度分别优选为0.1nm以上且10nm以下，更优选为0.1nm以上且5.0nm以下，进一步优选为0.5nm以上且5.0nm以下，还进一步优选为1.0nm以上且小于5.0nm，更进一步优选为1.0nm以上且3.0nm以下。此外，绝缘体250a至绝缘体250d的至少一部分包括上述那样的厚度的区域即可。
为了如上所述地减小绝缘体250a至绝缘体250d的厚度，优选利用原子层沉积(ALD：Atomic Layer Deposition)法进行沉积。另外，为了在绝缘体280等的开口中设置绝缘体250a至绝缘体250d及绝缘体255，优选利用ALD法进行沉积。ALD法有只利用热能使前驱物及反应物起反应的热ALD(Thermal ALD)法、使用收到等离子体激发的反应物的PEALD(Plasma Enhanced ALD)法等。在PEALD法中，通过利用等离子体可以在更低温下进行沉积，所以有时是优选的。
ALD法可以按层沉积原子，从而有能够沉积极薄的膜、能够对纵横比高的结构进行沉积、能够以针孔等的缺陷少的方式进行沉积、能够进行覆盖性高的沉积及能够在低温下进行沉积等效果。因此，可以在形成于绝缘体280中的开口部的侧面以及导电体242a、242b的侧端部等以上述较小的厚度且高覆盖性沉积绝缘体250及绝缘体255。
ALD法中使用的前驱物有时包含碳等。因此，利用ALD法形成的膜有时与利用其它的沉积方法形成的膜相比包含更多的碳等杂质。此外，杂质的定量可以利用二次离子质谱分析法(SIMS：Secondary Ion Mass Spectrometry)、X射线光电子能谱(XPS：X-rayPhotoelectron Spectroscopy)或俄歇电子能谱(AES：Auger Electron Spectroscopy)进行。
注意，在上述中说明绝缘体250具有绝缘体250a至绝缘体250c的三层结构或绝缘体250a至绝缘体250d的四层结构，但本发明不局限于此。绝缘体250可以具有包括绝缘体250a至绝缘体250d中的至少一个的结构。通过绝缘体250由绝缘体250a至绝缘体250d中的一层、两层或三层构成，可以简化半导体装置的制造工序，由此可以提高生产率。
例如，如图3A所示，绝缘体250也可以具有两层结构。此时，绝缘体250优选具有绝缘体250a以及绝缘体250a上的绝缘体250c的叠层结构。可以将high-k材料用于绝缘体250a和绝缘体250c中的至少一个。由此，可以在将绝缘体250a及绝缘体250c的厚度保持为抑制泄漏电流的程度的同时减小等效氧化物厚度(EOT)。
在本实施方式中，优选的是，半导体装置除了上述结构以外还具有抑制氢混入晶体管200等的结构。例如，优选的是，以覆盖晶体管200等的上方和下方中的一方或双方的方式设置具有抑制氢扩散的功能的绝缘体。在本实施方式中说明的半导体装置中，该绝缘体例如为绝缘体283、绝缘体282、绝缘体222及绝缘体221等。另外，晶体管200下的绝缘体215也可以具有与绝缘体282和绝缘体283中的任一方或双方同样的结构。在此情况下，绝缘体215可以具有绝缘体282与绝缘体283的叠层结构，可以采用绝缘体282位于下方且绝缘体283位于上方的结构，也可以采用绝缘体282位于上方且绝缘体283位于下方的结构。
绝缘体283、绝缘体282、绝缘体222和绝缘体221中的一个或多个优选被用作抑制水、氢等杂质从衬底一侧或晶体管200等的上方扩散到晶体管200等的阻挡绝缘体。因此，绝缘体283、绝缘体282、绝缘体222和绝缘体221中的一个或多个优选包含具有抑制氢原子、氢分子、水分子、氮原子、氮分子、氧化氮分子(N2O、NO、NO2等)、铜原子等杂质的扩散的功能(不容易使上述杂质透过)的绝缘材料。此外，优选包括具有抑制氧(例如，氧原子、氧分子等中的至少一个)的扩散的功能(不容易使上述氧透过)的绝缘材料。
绝缘体283、绝缘体282、绝缘体222及绝缘体221优选都包括具有抑制水、氢等杂质及氧的扩散的功能的绝缘体，例如可以使用氧化铝、氧化镁、氧化铪、氧化锆、包含铝及铪的氧化物(铝酸铪)、包含铪及锆的氧化物(铪锆氧化物)、氧化镓、铟镓锌氧化物、氮化硅或氮氧化硅等。例如，绝缘体283及绝缘体221优选使用氢阻挡性更高的氮化硅等。另外，例如绝缘体282优选使用俘获氢或固定氢的能力高的氧化铝等。另外，例如绝缘体222优选使用俘获氢或固定氢的能力高且为高介电常数(high-k)材料的氧化铪等。
通过采用这种结构，可以抑制水、氢等杂质从配置在绝缘体283的上方的层间绝缘膜等扩散到晶体管200等。另外，可以抑制水、氢等杂质从配置在绝缘体221的下方的层间绝缘膜等扩散到晶体管200等。另外，可以将绝缘体280、绝缘体224及绝缘体250等中的氢俘获或固定到绝缘体282或绝缘体222。另外，通过设置绝缘体282及绝缘体283，可以抑制绝缘体280等中的氧扩散到晶体管200等的上方。另外，通过设置绝缘体222及绝缘体221，可以抑制绝缘体224等中的氧扩散到晶体管200等的下方。如此，通过采用由具有抑制水、氢等杂质及氧的扩散的功能的绝缘体围绕晶体管200的上下的结构，可以减少过剩的氧及氢扩散到氧化物半导体。由此，可以实现半导体装置的电特性及可靠性的提高。
并且，绝缘体255、绝缘体275及绝缘体250c优选使用氢阻挡性更高的氮化硅等。另外，例如绝缘体250a优选使用俘获氢或固定氢的能力高的氧化铝等。
在此，优选的是，绝缘体275的不与氧化物230重叠的区域与绝缘体222接触，绝缘体275的侧端部与绝缘体255接触，绝缘体255的上端部及绝缘体250a至绝缘体250c的上端部与绝缘体282接触。通过采用上述结构，在夹在绝缘体283和绝缘体221之间的区域中，由绝缘体275使绝缘体280与氧化物230隔开，由绝缘体255及绝缘体250a使绝缘体280与绝缘体250b隔开，由绝缘体250c使导电体260与绝缘体250b隔开，由绝缘体255及绝缘体250a使导电体242a2及导电体242b2与绝缘体250b隔开。
由此，可以抑制绝缘体280中的水、氢等杂质扩散到氧化物230及绝缘体250b。另外，可以抑制导电体260中的水、氢等杂质通过绝缘体250b扩散到氧化物230。另外，可以抑制导电体242a2及导电体242b2中的水、氢等杂质通过绝缘体250b扩散到氧化物230。例如，即使以与导电体242a2及导电体242b2的顶面接触的方式形成接触插头且水、氢等杂质通过该接触插头扩散到导电体242a2及导电体242b2，也可以减少水、氢等杂质扩散到氧化物230。另外，可以将绝缘体250a及绝缘体250b中的氢俘获并固定到绝缘体282。通过采用这种结构，可以进一步减少氢扩散到氧化物半导体。由此，可以实现半导体装置的电特性及可靠性的提高。
在晶体管200中，导电体205以与氧化物230及导电体260重叠的方式配置。在此，导电体205优选以嵌入形成在绝缘体216中的开口部的方式设置。此外，如图1A及图1C所示，导电体205优选延伸设置在沟道宽度方向上。通过采用这种结构，在设置多个晶体管时导电体205被用作布线。
如图1B及图1C所示，导电体205优选包括导电体205a及导电体205b。导电体205a以与上述开口部的底面及侧壁接触的方式设置。导电体205b以嵌入沿着上述开口部形成的导电体205a的凹部中的方式设置。在此，导电体205的顶面的高度与绝缘体216的顶面的高度一致大致一致。
在此，作为导电体205a优选包含具有抑制氢原子、氢分子、水分子、氮原子、氮分子、氧化氮分子(N2O、NO、NO2等)、铜原子等杂质的扩散的功能的导电材料。或者，优选包含具有抑制氧(例如，氧原子、氧分子等中的至少一个)的扩散的功能的导电材料。
通过作为导电体205a使用具有减少氢扩散的功能的导电材料，可以防止含在导电体205b中的氢等杂质通过绝缘体216等扩散到氧化物230。此外，通过作为导电体205a使用具有抑制氧扩散的功能的导电材料，可以抑制导电体205b被氧化而导电率降低。作为具有抑制氧扩散的功能的导电材料，例如可以举出钛、氮化钛、钽、氮化钽、钌、氧化钌。导电体205a可以具有上述导电材料的单层结构或叠层结构。例如，导电体205a优选包含氮化钛。
此外，导电体205b优选使用以钨、铜或铝为主要成分的导电材料。例如，导电体205b优选包含钨。
导电体205可以被用作第二栅电极。在此情况下，通过独立地改变施加到导电体205的电位而不使其与施加到导电体260的电位联动，可以控制晶体管200的阈值电压(Vth)。尤其是，通过对导电体205施加负电位，可以进一步增大晶体管200的Vth而减少关态电流。由此，与不对导电体205施加负电位的情况相比，在对导电体205施加负电位的情况下，可以减少对导电体260施加的电位为0V时的漏极电流。
此外，导电体205的电阻率考虑上述施加到导电体205的电位设计，导电体205的厚度根据该电阻率设定。此外，绝缘体216的厚度与导电体205大致相同。在此，优选在导电体205的设计允许的范围内减少导电体205及绝缘体216的厚度。通过减少绝缘体216的厚度，可以降低含在绝缘体216中的氢等杂质的绝对量，所以可以抑制该杂质扩散到氧化物230。
注意，在上述结构中，示出导电体205a和导电体205b的叠层结构，但是本发明不局限于此，导电体205既可以具有单层结构，又可以具有三层以上的叠层结构。例如，当使导电体205具有三层的叠层结构时，可以采用上述导电体205a和导电体205b的叠层结构并在导电体205b上设置包含与导电体205a同样的材料的导电体。此时，也可以以嵌入由导电体205a和导电体205b形成的凹部中的方式形成上述导电体，该凹部是以使导电体205b的顶面低于导电体205a的最上部的方式形成的。
绝缘体224、绝缘体221及绝缘体222被用作第二栅极绝缘体。
与氧化物230接触的绝缘体224例如优选包含氧化硅或氧氮化硅。由此，可以将氧从绝缘体224供应到氧化物230以减少氧空位。
另外，绝缘体224优选与氧化物230同样地加工为岛状。由此，在设置多个晶体管200时，每一个晶体管200中设置有大致相同尺寸的绝缘体224。因此，各晶体管200中的从绝缘体224供应到氧化物230的氧量大致相等。由此，可以抑制衬底面内的晶体管200的电特性不均匀。注意，不局限于此，也可以采用与绝缘体222同样地不形成绝缘体224的图案的结构。
此外，绝缘体224也可以具有两层以上的叠层结构。此时，不局限于使用相同材料构成的叠层结构，也可以是使用不同材料构成的叠层结构。
作为导电体242a、导电体242b及导电体260，优选使用不容易氧化的导电材料或者具有抑制氧扩散的功能的导电材料。作为该导电材料例如可以举出包含氮的导电材料及包含氧的导电材料。由此，可以抑制导电体242a、导电体242b及导电体260的导电率降低。在作为导电体242a、导电体242b及导电体260使用包含金属及氮的导电材料时，导电体242a、导电体242b及导电体260为至少包含金属及氮的导电体。
在图1B中，导电体242a、242b具有两层结构。导电体242a为导电体242a1及导电体242a1上的导电体242a2的叠层膜，导电体242b为导电体242b1及导电体242b1上的导电体242b2的叠层膜。此时，作为与氧化物230b接触的层(导电体242a1及导电体242b1)优选使用上述不容易氧化的导电材料或具有抑制氧扩散的功能的导电材料。由此可以抑制导电体242a、242b的导电率降低。另外，可以抑制氧从氧化物230b被提取而形成过多的氧空位。此外，通过作为与氧化物230b接触的层(导电体242a1及导电体242b1)使用容易吸取(提取)氢的材料，可以降低氧化物230的氢浓度，所以是优选的。
作为导电体242a1、242b1优选使用金属氮化物，例如优选使用包含钽的氮化物、包含钛的氮化物、包含钼的氮化物、包含钨的氮化物、包含钽及铝的氮化物、包含钛及铝的氮化物等。在本发明的一个方式中，尤其优选采用包含钽的氮化物。此外，例如也可以使用钌、氧化钌、氮化钌、包含锶和钌的氧化物、包含镧和镍的氧化物等。这些材料是不容易氧化的导电材料或者即使吸收氧也维持导电性的材料，所以是优选的。
注意，有时包含在氧化物230b等中的氢扩散到导电体242a1或导电体242b1。尤其是，当作为导电体242a1及导电体242b1使用包含钽的氮化物时，有时包含在氧化物230b等中的氢容易扩散到导电体242a1或导电体242b1，有时该扩散的氢与导电体242a1或导电体242b1所包含的氮键合。也就是说，有时包含在氧化物230b等中的氢被导电体242a1或导电体242b1吸取。
导电体242a2及导电体242b2的导电性优选比导电体242a1及导电体242b1高。例如，导电体242a2及导电体242b2的厚度优选比导电体242a1及导电体242b1的厚度大。作为导电体242a2及导电体242b2使用可用于上述导电体205b的导电体即可。通过采用上述结构，可以降低导电体242a2及导电体242b2的电阻。由此，可以提高根据本实施方式的半导体装置的工作速度。
例如，作为导电体242a1及导电体242b1可以使用氮化钽或氮化钛，作为导电体242a2及导电体242b2可以使用钨。
此外，为了抑制导电体242a、242b的导电率下降，作为氧化物230b优选使用CAAC-OS等具有结晶性的氧化物。尤其优选使用包含铟、锌及选自镓、铝和锡中的一个或多个的金属氧化物。当使用CAAC-OS时，可以抑制导电体242a或导电体242b从氧化物230b抽出氧。此外，可以抑制导电体242a及导电体242b的导电率下降。
如图1B及图1C所示，绝缘体255配置在形成于绝缘体280等的开口中，并与绝缘体280的侧面、绝缘体275的侧面、绝缘体271a的侧面、绝缘体271b的侧面、导电体242a2的侧面、导电体242b2的侧面、导电体242a1的顶面、导电体242b1的顶面及绝缘体222的顶面接触。换言之，也可以说绝缘体255以与形成在绝缘体280等中的开口的侧壁接触的方式被形成为侧壁状。绝缘体255的与导电体242a1的顶面、导电体242b1的顶面或绝缘体222的顶面接触的部分形成有突出部，呈比其他部分向上述开口的中央部突出的形状。
绝缘体255以与导电体242a2的侧面及导电体242b2的侧面接触的方式形成，并是保护导电体242a2及导电体242b2的无机绝缘体。因为被暴露于氧化气氛，所以绝缘体255优选为不容易氧化的无机绝缘体。另外，绝缘体255因为与导电体242a2及导电体242b2接触所以优选为不容易使导电体242a2、242b2氧化的无机绝缘体。因此，绝缘体255优选使用可用于具有氧阻挡性的绝缘体250c的绝缘材料。例如，作为绝缘体255，可以使用氮化硅。
通过使用这样的绝缘体255，即使在将导电体分为导电体242a1和导电体242b1之后且沉积绝缘体250之前在含氧气氛下进行热处理，导电体242a2及导电体242b2也不被过度氧化。
另外，绝缘体255的厚度优选为0.5nm以上且20nm以下，更优选为0.5nm以上且10nm以下，进一步优选为0.5nm以上且3nm以下。当绝缘体255具有上述厚度时，可以抑制导电体242a2及导电体242b2被过度氧化。注意，绝缘体255只要在其至少一部分中具有厚度为上述值的区域即可。另外，因为绝缘体255以与形成于绝缘体280等中的开口的侧壁接触的方式设置，所以优选利用覆盖性高的ALD法等沉积。当绝缘体255的厚度过大时，利用ALD法的绝缘体255的沉积时间较长而导致生产率的下降，因此优选将绝缘体255的厚度大致设定为上述范围。在此，绝缘体255的厚度是指绝缘体255的突出部的上部的A1-A2方向的厚度。
另外，绝缘体255也可以具有两层以上的叠层结构。此时，只要至少一个层为上述不容易氧化的无机绝缘体即可。例如，如图3C所示，也可以采用绝缘体255b以及绝缘体255b上的绝缘体255a的叠层结构。另外，也可以看作绝缘体255b的内侧配置有绝缘体255a的结构。在此，绝缘体255a的底面有时与绝缘体255b接触。将上述不容易氧化的无机绝缘体用于绝缘体255a，将可用于绝缘体250b的绝缘体(例如，氧化硅等)用于绝缘体255b，即可。绝缘体255b优选具有比绝缘体255a低的介电常数。如此，通过作为绝缘体255采用两层结构来增大厚度，可以增大导电体260与导电体242a或导电体242b的距离来降低寄生电容。
另外，当分为导电体242a1和导电体242b1时，绝缘体255被用作掩模。因此，如图1B等所示，在剖视晶体管200时，绝缘体255的突出部的端部与导电体242a1的侧端部及导电体242b1的侧端部对齐或大致对齐。
在剖视时侧端部对齐或大致对齐的情况下以及在顶面形状一致或大致一致的情况下，可以说在俯视时至少其轮廓的一部分在层叠的各层间彼此重叠。例如，包括上层的侧端部的下部接触于下层的侧端部的上部的情况。另外，例如包括上层及下层通过同一掩模图案或其一部分同一掩模图案被加工的情况。另外，例如包括将上层用作掩模来进行下层的加工的情况。但是，实际上有轮廓不重叠的情况，有时上层的一部分位于下层的内侧或者上层的一部分位于下层的外侧，这种情况也可以说“侧端部对齐或大致对齐”或“顶面形状一致或大致一致”。
在此，在导电体242a1中，顶面上形成有绝缘体255的部分以比导电体242a2向导电体260一侧突出的方式形成。同样地，在导电体242b1中，顶面上形成有绝缘体255的部分以比导电体242b2向导电体260一侧突出的方式形成。如图2B所示，在晶体管200的沟道长度方向上剖视时，导电体242a1和导电体242b1之间的距离L2比导电体242a2和导电体242b2之间的距离L1小。在此，L1和L2之差可以为绝缘体255的厚度的2倍以上。
导电体242a1和导电体242b1之间的距离L2因为反映到晶体管200的沟道长度所以优选很微小。例如，距离L2优选为60nm以下、50nm以下、40nm以下、30nm以下、20nm以下或10nm以下且1nm以上或5nm以上。例如，距离L2优选为1nm以上且20nm以下左右。通过采用这种结构，可以进一步缩短源极和漏极之间的距离且与此相对应地缩小沟道长度。因此，可以增大晶体管200的通态电流，降低亚阈值摆幅值(有时记载为S值)且提高频率特性。在此，S值是指：以固定的漏极电压使漏极电流的值变化一个位数的亚阈值区域中的栅极电压的变化量。如此，通过实现半导体装置的微型化，可以提供一种工作速度得到提高的半导体装置。
如图4A所示，有时在氧化物230b的从导电体242a1及导电体242b1露出的部分形成凹部。换言之，在氧化物230b的顶面，夹在导电体242a1和导电体242b1之间的区域的高度有时比与导电体242a1重叠的区域以及与导电体242b1重叠的区域小。
另外，在图2A所示的晶体管200中，导电体242a1和导电体242b1的彼此相对的侧面以及导电体242a2和导电体242b2彼此相对的侧面垂直或大致垂直于氧化物230b的顶面，但是本发明不局限于此。例如，如图4B所示，导电体242a1和导电体242b1的彼此相对的侧面以及导电体242a2和导电体242b2的彼此相对的侧面也可以呈锥形形状。此时，绝缘体271a、绝缘体271b、绝缘体275及绝缘体280的侧面有时呈锥形形状。
另外，导电体242a1、242b1的锥角也可以比导电体242a2、242b2的锥角小。
另外，如图4C所示，绝缘体255的侧面的上部有时呈锥形形状。另外，如图4C所示，有时在绝缘体280的上部也形成与绝缘体255的侧面的锥形形状连续或大致连续的锥形形状。另外，如图4C所示，绝缘体255的上部及绝缘体280的上部有时具有曲面。在此，绝缘体250a有时与绝缘体255的上部及绝缘体280的上部的锥形形状的部分接触。此时，当绝缘体255及绝缘体280的上部具有曲面时，可以以高覆盖性形成绝缘体250a。
注意，图4D所示，晶体管200也可以具有图4A至图4C所示的结构。就是说，有时在氧化物230b的从导电体242a1、242b1露出的部分中具有凹部，导电体242a1、242b1的侧面及导电体242a2、242b2的侧面呈锥形形状且绝缘体255的侧面的上部呈锥形形状。
绝缘体271a及绝缘体271b是导电体242a2及导电体242b2的加工中被用作蚀刻停止层的保护导电体242a2及导电体242b2的无机绝缘体。另外，由于接触于导电体242a2及导电体242b2，所以绝缘体271a及绝缘体271b优选使用不容易使导电体242a、242b氧化的无机绝缘体。因此，如图2A所示，优选的是，绝缘体271a具有绝缘体271a1与绝缘体271a1上的绝缘体271a2的叠层结构，并且绝缘体271b具有绝缘体271b1与绝缘体271b1上的绝缘体271b2的叠层结构。在此，绝缘体271a1、271b1优选使用可用于绝缘体250c的氮化物绝缘体以不使导电体242a2、242b2氧化。另外，为了用作蚀刻停止层，绝缘体271a2、271b2优选使用可用于绝缘体250b的氧化物绝缘体。
在此，绝缘体271a1接触于导电体242a2的顶面及绝缘体275的一部分，绝缘体271b1接触于导电体242b2的顶面及绝缘体275的一部分。另外，绝缘体271a2接触于绝缘体271a1的顶面及绝缘体275的底面，绝缘体271b2接触于绝缘体271b1的顶面及绝缘体275的底面。例如，作为绝缘体271a1及绝缘体271b1可以使用氮化硅，作为绝缘体271a2及绝缘体271b2可以使用氧化硅。
将成为绝缘体271a及绝缘体271b的绝缘体被用作将成为导电体242a及导电体242b的导电体的掩模，因此导电体242a及导电体242b不具有侧面和顶面之间的弯曲面。由此，导电体242a及导电体242b的侧面与顶面交叉的端部有棱角。在导电体242a及导电体242b的侧面与顶面交叉的端部有棱角时，与该端部具有曲面的情况相比，导电体242a及导电体242b的截面积增大。再者，通过作为绝缘体271a1、271b1使用不容易使金属氧化的氮化物绝缘体，可以防止导电体242a及导电体242b被过度氧化。由此，导电体242a及导电体242b的电阻降低，所以可以提高晶体管的通态电流。
如图1B及图1C所示，导电体260配置在形成于绝缘体280及绝缘体275的开口中。在该开口中，导电体260以隔着绝缘体250覆盖绝缘体222的顶面、绝缘体224的侧面、氧化物230a的侧面、氧化物230b的侧面及氧化物230b的顶面的方式设置。此外，导电体260的顶面以与绝缘体250的最上部、绝缘体255的最上部及绝缘体280的顶面的高度一致或大致一致的方式配置。
在配置有导电体260及绝缘体250的上述开口中，该开口的侧壁既可以垂直或大致垂直于绝缘体222的顶面，又可以具有锥形形状。通过侧壁具有锥形形状，可以提高设置在绝缘体280的开口的绝缘体255及绝缘体250等的覆盖性，因此可以降低空洞等缺陷。
导电体260被用作晶体管200的第一栅电极。在此，如图1A及图1C所示，导电体260优选延伸设置在沟道宽度方向上。通过采用这种结构，在设置多个晶体管时导电体260被用作布线。
在采用上述结构的情况下，如图1C所示，在沿晶体管200的沟道宽度方向剖视时，也可以在氧化物230b的侧面与氧化物230b的顶面之间具有弯曲面。就是说，该侧面的端部和该顶面的端部也可以弯曲(以下，也称为圆形)。
上述弯曲面的曲率半径优选大于0nm且小于与导电体242a及导电体242b重叠的区域的氧化物230b的厚度或者小于不具有上述弯曲面的区域的一半长度。具体而言，上述弯曲面的曲率半径大于0nm且为20nm以下，优选为1nm以上且15nm以下，更优选为2nm以上且10nm以下。通过采用上述形状，可以提高绝缘体250及导电体260的向氧化物230b的覆盖性。
在本说明书等中，将至少由第一栅电极的电场电围绕沟道形成区域的晶体管结构称为surrounded channel(S-channel)结构。此外，本说明书等中公开的S-channel结构与Fin型结构及平面型结构不同。另一方面，可以将在本说明书等中公开的S-channel结构视为Fin型结构的一种。另外，在本说明书等中，Fin型结构是指以至少包围沟道的两个面以上(具体而言，两个面、三个面或四个面等)的方式配置栅电极的结构。通过采用Fin型结构及S-channel结构，可以提高对短沟道效应的耐性，换言之可以实现不容易发生短沟道效应的晶体管。
通过作为晶体管200采用上述S-channel结构，可以电围绕沟道形成区域。S-channel结构是电围绕沟道形成区域的结构，所以也可以说该结构在实质上与GAA(GateAll Around：全环绕栅极)结构或LGAA(Lateral Gate All Around：横向全环绕栅极)结构相同。通过使晶体管200具有S-channel结构、GAA结构或LGAA结构，可以将形成在氧化物230与栅极绝缘体的界面或其附近的沟道形成区域设置在氧化物230的整个块体。因此，可以提高流过晶体管的电流密度，所以可以期待晶体管的通态电流或晶体管的场效应迁移率的提高。
本实施方式采用将绝缘体224设置为岛状的结构。因此，如图1C所示，导电体260的底面的至少一部分可以设置在氧化物230b的底面的下方。由此，可以以与氧化物230b的顶面及侧面相对的方式设置导电体260，所以可以使导电体260的电场作用于氧化物230b的顶面及侧面。如此，通过采用将绝缘体224设置为岛状的结构，可以使晶体管200具有S-channel结构。
注意，作为图1C所示的晶体管200示出S-channel结构的晶体管，但是本发明的一个方式的半导体装置不局限于此。例如，作为可用于本发明的一个方式的晶体管的结构，也可以采用选自平面型结构、Fin型结构和GAA结构中的任一个或多个。
在图1B等中，导电体260具有两层结构。在此，导电体260优选包括导电体260a以及配置在导电体260a上的导电体260b。例如，优选以包围导电体260b的底面及侧面的方式配置导电体260a。此时，作为导电体260a，优选使用不容易氧化的导电材料或者具有抑制氧扩散的功能的导电材料。
作为导电体260a优选使用具有抑制氢原子、氢分子、水分子、氮原子、氮分子、氧化氮分子、铜原子等杂质的扩散的功能的导电材料。此外，优选使用具有抑制氧(例如，氧原子、氧分子等中的至少一个)的扩散的功能的导电材料。
此外，当导电体260a具有抑制氧扩散的功能时，可以抑制绝缘体280等所包含的氧使导电体260b氧化而导致导电率的下降。作为具有抑制氧扩散的功能的导电材料，例如优选使用钛、氮化钛、钽、氮化钽、钌、氧化钌等。
此外，导电体260b优选使用导电性高的导电体。例如，导电体260b可以使用钨、铜或铝为主要成分的导电材料。此外，导电体260b可以具有叠层结构，例如可以具有钛或氮化钛与上述导电材料的叠层结构。
此外，在晶体管200中，以填埋形成于绝缘体280等的开口的方式自对准地形成导电体260。通过如此形成导电体260，不进行对准也可以以与导电体242a1和导电体242b1之间的区域重叠的方式配置导电体260。
绝缘体216及绝缘体280各自的介电常数优选比绝缘体222低。通过将介电常数低的材料用于层间膜，可以减少产生在布线之间的寄生电容。
例如，绝缘体216及绝缘体280优选分别包含氧化硅、氧氮化硅、添加有氟的氧化硅、添加有碳的氧化硅、添加有碳及氮的氧化硅、具有空孔的氧化硅中的一个或多个。
尤其是，氧化硅及氧氮化硅具有热稳定性，所以是优选的。特别是，因为氧化硅、氧氮化硅、具有空孔的氧化硅等材料容易形成包含通过加热脱离的氧的区域，所以是优选的。
此外，绝缘体216及绝缘体280的顶面也可以被平坦化。
绝缘体280中的水、氢等杂质的浓度优选得到降低。例如，作为绝缘体280优选使用氧化硅、氧氮化硅等包含硅的氧化物。
<半导体装置的构成材料>
以下，说明可用于半导体装置的构成材料。注意，构成半导体装置的各层既可具有单层结构，又可具有叠层结构。
<<衬底>>
作为形成晶体管的衬底例如可以使用绝缘体衬底、半导体衬底或导电体衬底。作为绝缘体衬底，例如可以举出玻璃衬底、石英衬底、蓝宝石衬底、稳定氧化锆衬底(氧化钇稳定氧化锆衬底等)及树脂衬底。此外，作为半导体衬底，例如可以举出以硅或锗为材料的半导体衬底、以及由碳化硅、硅锗、砷化镓、磷化铟、氧化锌或氧化镓构成的化合物半导体衬底。并且，还可以举出在上述半导体衬底内部具有绝缘体区域的半导体衬底，例如为SOI(Silicon On Insulator：绝缘体上硅)衬底等。作为导电体衬底，例如可以举出石墨衬底、金属衬底、合金衬底、导电树脂衬底。此外，作为衬底，例如可以举出包含金属氮化物的衬底、包含金属氧化物的衬底、设置有导电体或半导体的绝缘体衬底、设置有导电体或绝缘体的半导体衬底、设置有半导体或绝缘体的导电体衬底。或者，也可以使用在这些衬底上设置有一种或多种的元件的衬底。作为设置在衬底上的元件，例如可以举出电容器、电阻器、开关元件、发光元件及存储元件。
<<绝缘体>>
作为绝缘体，例如可以举出具有绝缘性的氧化物、氮化物、氧氮化物、氮氧化物、金属氧化物、金属氧氮化物及金属氮氧化物。
例如，当进行晶体管的微型化及高集成化时，由于栅极绝缘体的薄膜化，有时发生泄漏电流等的问题。通过作为用作栅极绝缘体的绝缘体使用high-k材料，可以在保持物理厚度的同时实现晶体管工作时的低电压化。另一方面，通过将相对介电常数较低的材料用于用作层间膜的绝缘体，可以减少产生在布线之间的寄生电容。因此，优选根据绝缘体的功能选择材料。
作为相对介电常数较高的绝缘体，例如可以举出氧化镓、氧化铪、氧化锆、含有铝及铪的氧化物、含有铝及铪的氧氮化物、含有硅及铪的氧化物、含有硅及铪的氧氮化物或者含有硅及铪的氮化物。
作为相对介电常数较低的绝缘体，例如可以举出氧化硅、氧氮化硅、氮氧化硅、氮化硅、添加有氟的氧化硅、添加有碳的氧化硅、添加有碳及氮的氧化硅、具有空孔的氧化硅及树脂。
此外，通过使用具有抑制氢等杂质及氧的透过的功能的绝缘体围绕使用金属氧化物的晶体管，可以使晶体管的电特性稳定。作为具有抑制氢等杂质及氧的透过的功能的绝缘体，例如可以使用包含硼、碳、氮、氧、氟、镁、铝、硅、磷、氯、氩、镓、锗、钇、锆、镧、钕、铪及钽中的一种或多种的绝缘体的单层或叠层。具体而言，作为具有抑制氢等杂质及氧的透过的功能的绝缘体，例如可以举出氧化铝、氧化镁、氧化镓、氧化锗、氧化钇、氧化锆、氧化镧、氧化钕、氧化铪、氧化钽等金属氧化物、氮化铝、氮氧化硅、氮化硅等金属氮化物。
此外，用作栅极绝缘体的绝缘体优选为具有包含通过加热脱离的氧的区域的绝缘体。例如，通过采用具有包含通过加热脱离的氧的区域的氧化硅或者氧氮化硅接触氧化物230的结构，可以填补氧化物230所包含的氧空位。
<<导电体>>
作为导电体，优选使用选自铝、铬、铜、银、金、铂、钽、镍、钛、钼、钨、铪、钒、铌、锰、镁、锆、铍、铟、钌、铱、锶和镧等中的金属元素、以上述金属元素为成分的合金或者组合上述金属元素的合金等。作为导电体，例如可以举出氮化钽、氮化钛、钨、包含钛和铝的氮化物、包含钽和铝的氮化物、氧化钌、氮化钌、包含锶和钌的氧化物、包含镧和镍的氧化物。此外，氮化钽、氮化钛、包含钛和铝的氮化物、包含钽和铝的氮化物、氧化钌、氮化钌、包含锶和钌的氧化物、包含镧和镍的氧化物是不容易氧化的导电材料或者吸收氧也维持导电性的材料，所以是优选的。此外，也可以使用以包含磷等杂质元素的多晶硅为代表的导电率高的半导体或者镍硅化物等硅化物。
在使用叠层结构的导电体的情况下，例如，也可以采用组合包含上述金属元素的材料和包含氧的导电材料的叠层结构、组合包含上述金属元素的材料和包含氮的导电材料的叠层结构或者组合包含上述金属元素的材料、包含氧的导电材料和包含氮的导电材料的叠层结构。
此外，在将氧化物用于晶体管的沟道形成区域的情况下，作为用作栅电极的导电体优选采用组合包含上述金属元素的材料和包含氧的导电材料的叠层结构。在此情况下，优选将包含氧的导电材料设置在沟道形成区域一侧。通过将包含氧的导电材料设置在沟道形成区域一侧，从该导电材料脱离的氧容易被供应到沟道形成区域。
尤其是，作为用作栅电极的导电体，优选使用包含含在形成沟道的金属氧化物中的金属元素及氧的导电材料。此外，也可以使用包含上述金属元素及氮的导电材料。例如，可以使用氮化钛、氮化钽等包含氮的导电材料。此外，也可以使用铟锡氧化物、包含氧化钨的铟氧化物、包含氧化钨的铟锌氧化物、包含氧化钛的铟氧化物、包含氧化钛的铟锡氧化物、铟锌氧化物、添加有硅的铟锡氧化物中的一个或多个。此外，也可以使用包含氮的铟镓锌氧化物。通过使用上述材料，有时可以俘获形成沟道的金属氧化物所包含的氢。或者，有时可以俘获从外方的绝缘体等混入的氢。
<<金属氧化物>>
作为氧化物230，优选使用用作半导体的金属氧化物(氧化物半导体)。下面，对可用于根据本发明的一个方式的氧化物230的金属氧化物进行说明。
金属氧化物优选至少包含铟或锌。尤其优选包含铟及锌。此外，除此之外，优选还包含铝、镓、钇、锡、锑等。此外，也可以包含选自硼、钛、铁、镍、锗、锆、钼、镧、铈、钕、铪、钽、钨、镁及钴等中的一种或多种。
在此考虑金属氧化物为包含铟、元素M及锌的In-M-Zn氧化物的情况。注意，元素M为铝、镓、钇、锡或锑。作为可以应用于元素M的其他元素，有硼、钛、铁、镍、锗、锆、钼、镧、铈、钕、铪、钽、钨、镁、钴等。注意，作为元素M有时也可以组合多个上述元素。尤其是，元素M优选为选自镓、铝、钇和锡中的一种或多种。
此外，在本说明书等中，有时将包含氮的金属氧化物也称为金属氧化物(metaloxide)。此外，也可以将包含氮的金属氧化物称为金属氧氮化物(metal oxynitride)。
以下，作为金属氧化物的一个例子说明In-Ga-Zn氧化物。
作为氧化物半导体的结晶结构，可以举出非晶(包括completely amorphous)、CAAC(c-axis-aligned crystalline)、nc(nanocrystalline)、CAC(cloud-alignedcomposite)、单晶(single crystal)及多晶(polycrystal)等。
此外，在着眼于氧化物半导体的结构的情况下，有时氧化物半导体的分类与上述不同。例如，氧化物半导体可以分类为单晶氧化物半导体和除此之外的非单晶氧化物半导体。作为非单晶氧化物半导体，例如可以举出上述CAAC-OS及nc-OS。此外，在非单晶氧化物半导体中包含多晶氧化物半导体、a-like OS(amorphous-like oxide semiconductor)及非晶氧化物半导体等。
在此，对上述CAAC-OS、nc-OS及a-like OS的详细内容进行说明。
[CAAC-OS]
CAAC-OS是包括多个结晶区域的氧化物半导体，该多个结晶区域的c轴取向于特定的方向。此外，特定的方向是指CAAC-OS膜的厚度方向、CAAC-OS膜的被形成面的法线方向、或者CAAC-OS膜的表面的法线方向。此外，结晶区域是具有原子排列的周期性的区域。注意，在将原子排列看作晶格排列时结晶区域也是晶格排列一致的区域。再者，CAAC-OS具有在a-b面方向上多个结晶区域连接的区域，有时该区域具有畸变。此外，畸变是指在多个结晶区域连接的区域中，晶格排列一致的区域和其他晶格排列一致的区域之间的晶格排列的方向变化的部分。换言之，CAAC-OS是指c轴取向并在a-b面方向上没有明显的取向的氧化物半导体。
此外，上述多个结晶区域的每一个由一个或多个微小结晶(最大径小于10nm的结晶)构成。在结晶区域由一个微小结晶构成的情况下，该结晶区域的最大径小于10nm。此外，在结晶区域由多个微小结晶构成的情况下，有时该结晶区域的最大径为几十nm左右。
CAAC-OS是结晶性高且确认不到明确的晶界的氧化物半导体。因此，可以说在CAAC-OS中，不容易发生起因于晶界的电子迁移率的降低。此外，氧化物半导体的结晶性有时因杂质的混入或缺陷的生成等而降低，因此可以说CAAC-OS是杂质、缺陷(氧空位等)少的氧化物半导体。因此，包含CAAC-OS的氧化物半导体的物理性质稳定。因此，包含CAAC-OS的氧化物半导体具有高耐热性及高可靠性。此外，CAAC-OS对制造工序中的高温度(所谓热积存)也很稳定。由此，通过在OS晶体管中使用CAAC-OS，可以扩大制造工序的自由度。
[nc-OS]
在nc-OS中，微小的区域(例如1nm以上且10nm以下的区域，特别是1nm以上且3nm以下的区域)中的原子排列具有周期性。换言之，nc-OS具有微小的结晶。此外，例如，该微小的结晶的尺寸为1nm以上且10nm以下，尤其为1nm以上且3nm以下，将该微小的结晶称为纳米晶。此外，nc-OS在不同的纳米晶之间观察不到结晶取向的规律性。因此，在膜整体中观察不到取向性。所以，有时nc-OS在某些分析方法中与a-like OS或非晶氧化物半导体没有差别。
[a-like OS]
a-like OS是具有介于nc-OS与非晶氧化物半导体之间的结构的氧化物半导体。a-like OS包含空洞或低密度区域。也就是说，a-like OS的结晶性比nc-OS及CAAC-OS的结晶性低。此外，a-like OS的膜中的氢浓度比nc-OS及CAAC-OS的膜中的氢浓度高。
接着，说明上述的CAC-OS的详细内容。此外，CAC-OS与材料构成有关。
[CAC-OS]
CAC-OS例如是指包含在金属氧化物中的元素不均匀地分布的构成，其中包含不均匀地分布的元素的材料的尺寸为0.5nm以上且10nm以下，优选为1nm以上且3nm以下或近似的尺寸。注意，在下面也将在金属氧化物中一个或多个金属元素不均匀地分布且包含该金属元素的区域混合的状态称为马赛克状或补丁(patch)状，该区域的尺寸为0.5nm以上且10nm以下，优选为1nm以上且3nm以下或近似的尺寸。
再者，CAC-OS是指其材料分开为第一区域与第二区域而成为马赛克状且该第一区域分布于膜中的结构(下面也称为云状)。就是说，CAC-OS是指具有该第一区域和该第二区域混合的结构的复合金属氧化物。
此外，In-Ga-Zn氧化物中的CAC-OS是指如下构成：在包含In、Ga、Zn及O的材料构成中，部分主要成分为In的区域(第一区域)与部分主要成分为Ga的区域(第二区域)无规律地以马赛克状存在。因此，可推测，CAC-OS具有金属元素不均匀地分布的结构。
CAC-OS例如可以通过在对衬底不进行加热的条件下利用溅射法来形成。在利用溅射法形成CAC-OS的情况下，作为沉积气体，可以使用选自惰性气体(典型的是氩)、氧气体和氮气体中的任一种或多种。此外，沉积时的沉积气体的总流量中的氧气体的流量比越低越好。例如，将沉积时的沉积气体的总流量中的氧气体的流量比设定为0％以上且低于30％，优选为0％以上且10％以下。
在此，第一区域是具有比第二区域高的导电性的区域。就是说，当载流子流过第一区域时，呈现作为金属氧化物的导电性。因此，当第一区域以云状分布在金属氧化物中时，可以实现高场效应迁移率(μ)。
另一方面，第二区域是具有比第一区域高的绝缘性的区域。就是说，当第二区域分布在金属氧化物中时，可以抑制泄漏电流。
由此，在将CAC-OS用于晶体管的情况下，通过起因于第一区域的导电性和起因于第二区域的绝缘性的互补作用，可以使CAC-OS具有开关功能(控制开启/关闭的功能)。换言之，在CAC-OS的材料的一部分中具有导电性的功能且在另一部分中具有绝缘性的功能，在材料的整体中具有半导体的功能。通过使导电性的功能和绝缘性的功能分离，可以最大限度地提高各功能。因此，通过将CAC-OS用于晶体管，可以实现大通态电流(Ion)、高场效应迁移率(μ)及良好的开关工作。
此外，使用CAC-OS的晶体管具有高可靠性。因此，CAC-OS最适合于显示装置等各种半导体装置。
氧化物半导体具有各种结构及各种特性。本发明的一个方式的氧化物半导体也可以包括非晶氧化物半导体、多晶氧化物半导体、a-like OS、CAC-OS、nc-OS、CAAC-OS中的两种以上。
<<其他半导体材料>>
作为晶体管的半导体层，也可以使用具有带隙的半导体材料(不是零带隙半导体的半导体材料)。例如，也可以使用硅等单个元素的半导体、砷化镓等化合物半导体。
此外，作为晶体管的半导体层例如优选使用用作半导体的过渡金属硫族化物。作为能够用于晶体管的半导体层的过渡金属硫族化物，具体地可以举出硫化钼(典型的是MoS2)、硒化钼(典型的是MoSe2)、碲化钼(典型的是MoTe2)、硫化钨(典型的是WS2)、硒化钨(典型的是WSe2)、碲化钨(典型的是WTe2)、硫化铪(典型的是HfS2)、硒化铪(典型的是HfSe2)、硫化锆(典型的是ZrS2)、硒化锆(典型的是ZrSe2)等。通过将上述过渡金属硫族化物用于晶体管的半导体层，可以提供通态电流大的半导体装置。
<半导体装置的制造方法例子>
使用图5A至图18D说明本发明的一个方式的半导体装置的制造方法例子。在此，以制造图1A至图1D所示的半导体装置的情况为例进行说明。
每个附图中的A是平面图。另外，每个附图中的B是沿着A中的点划线A1-A2的部分的截面图，该截面图相当于晶体管200的沟道长度方向上的截面图。每个附图中的C是沿着A中的点划线A3-A4的部分的截面图，该截面图相当于晶体管200的沟道宽度方向上的截面图。另外，每个附图中的D是沿着A中的点划线A5-A6的部分的截面图，该截面图相当于晶体管200的沟道宽度方向的截面图。为了明确起见，在每个附图中的A的平面图中省略部分构成要素。图14A至图14C是沿着点划线A3-A4的部分的截面图。图16A至图16C是晶体管200的沟道长度方向的截面放大图。
以下，用来形成绝缘体的绝缘材料、用来形成导电体的导电材料或用来形成半导体的半导体材料可以适当地使用溅射法、化学气相沉积(CVD：Chemical VaporDeposition)法、分子束外延(MBE：Molecular Beam Epitaxy)法、脉冲激光沉积(PLD：Pulsed Laser Deposition)法、ALD法等沉积。
作为溅射法，可以举出将高频电源用于溅射用电源的RF溅射法、利用直流电源的DC溅射法、以脉冲方式改变施加到电极的电压的脉冲DC溅射法。RF溅射法主要在沉积绝缘膜时使用，DC溅射法主要在沉积金属导电膜时使用。此外，脉冲DC溅射法主要在利用反应性溅射法沉积氧化物、氮化物、碳化物等化合物时使用。
注意，CVD法可以分为利用等离子体的等离子体增强CVD(PECVD)法、利用热的热CVD(TCVD：Thermal CVD)法及利用光的光CVD(Photo CVD)法等。再者，可以根据使用的源气体分类为金属CVD(MCVD：Metal CVD)法、有机金属CVD(MOCVD：Metal Organic CVD)法。
通过利用等离子体CVD法，可以以较低的温度得到高品质的膜。此外，因为不使用等离子体，热CVD法是能够减少对被处理物造成的等离子体损伤的沉积方法。例如，包括在半导体装置中的布线、电极、元件(晶体管、电容器等)等有时因从等离子体接收电荷而会产生电荷积聚。此时，有时由于所累积的电荷而使包括在半导体装置中的布线、电极、元件等受损伤。另一方面，因为在不使用等离子体的热CVD法的情况下不产生上述等离子体损伤，所以能够提高半导体装置的成品率。此外，在热CVD法中，不产生沉积时的等离子体损伤，因此能够得到缺陷较少的膜。
作为ALD法，采用只利用热能使前驱物及反应物起反应的热ALD法、使用收到等离子体激发的反应物的PEALD法等。
CVD法及ALD法不同于从靶材等中被释放的粒子沉积的溅射法。因此CVD法及ALD法是不易受被处理物的形状的影响而具有高台阶覆盖性的沉积方法。尤其是，ALD法具有高台阶覆盖性和厚度均匀性，所以ALD法适合用于覆盖纵横比高的开口部的表面的情况等。但是，ALD法的沉积速率比较慢，所以有时优选与沉积速率快的CVD法等其他沉积方法组合而使用。
此外，当使用CVD法时，可以通过调整源气体的流量比沉积任意组成的膜。例如，当使用CVD法时，可以通过在沉积的同时改变源气体的流量比来沉积其组成连续变化的膜。当在改变源气体的流量比的同时沉积时，因为不需要传送或调整压力所需的时间，所以与使用多个沉积室进行沉积的情况相比可以缩短沉积时间。因此，有时可以提高半导体装置的生产率。
当使用ALD法时，通过同时导入不同的多种前驱物，可以沉积任意组成的膜。或者，在导入不同的多种前驱物时，通过控制各前驱物的循环次数可以沉积任意组成的膜。
首先，准备衬底(未图示)，在该衬底上沉积绝缘体215(参照图5A至图5D)。如上所述，绝缘体215可以使用与绝缘体224、绝缘体282和绝缘体283中的任一个或多个的叠层膜同样的绝缘体。例如，可以通过溅射法、CVD法、MBE法、PLD法或ALD法沉积绝缘体215。通过使用不需要利用包含氢的分子作为沉积气体的溅射法，可以降低绝缘体215中的氢浓度，所以是优选的。
接着，在绝缘体215上沉积绝缘体216。绝缘体216优选利用溅射法沉积。通过利用不需要将包含氢的分子用于沉积气体的溅射法，可以降低绝缘体216中的氢浓度。注意，绝缘体216的沉积方法不局限于溅射法，例如也可以适当地使用CVD法、MBE法、PLD法或ALD法等。在本实施方式中，作为绝缘体216，利用溅射法沉积氧化硅。
绝缘体215及绝缘体216优选以不暴露于大气的方式连续沉积。例如，可以使用多室方式的沉积装置。由此，可以降低膜中的氢而沉积绝缘体215及绝缘体216，并且可以降低在各沉积工序之间氢混入膜中。
接着，在绝缘体216中形成到达绝缘体215的开口。在形成开口时，可以使用湿蚀刻，但是对微型加工来说干蚀刻是优选的。作为绝缘体215，优选选择在对绝缘体216进行蚀刻以形成槽时被用作蚀刻停止膜的绝缘体。例如，当作为形成槽的绝缘体216使用氧化硅或氧氮化硅时，绝缘体215优选使用氮化硅、氧化铝或氧化铪等。
在形成开口之后沉积将成为导电体205a的导电膜。将成为导电体205a的导电膜优选包括具有抑制氧的透过的功能的导电体。例如，该导电膜可以使用氮化钽、氮化钨、氮化钛等。此外，该导电膜可以使用具有抑制氧透过的功能的导电体与钽、钨、钛、钼、铝、铜或钼钨合金的叠层膜。将成为导电体205a的导电膜例如可以利用溅射法、CVD法、MBE法、PLD法、ALD法等沉积。
在本实施方式中，作为用作导电体205a的导电膜沉积氮化钛。通过作为导电体205b的下层使用上述金属氮化物，可以抑制由于绝缘体216等导电体205b被氧化。另外，即使作为导电体205b使用铜等容易扩散的金属，也可以防止该金属从导电体205a向外方扩散。
接着，沉积将成为导电体205b的导电膜。作为将成为导电体205b的导电膜，例如可以使用钽、钨、钛、钼、铝、铜和钼钨合金等。该导电膜例如可以利用镀敷法、溅射法、CVD法、MBE法、PLD法或ALD法等沉积。在本实施方式中，作为将成为导电体205b的导电膜沉积钨。
接着，通过进行CMP处理，去除将成为导电体205a的导电膜及将成为导电体205b的导电膜的一部分，使绝缘体216露出(参照图5A至图5D)。其结果是，导电体205a及导电体205b只残留在开口部中。注意，有时由于该CMP处理而绝缘体216的一部分被去除。
接着，在绝缘体216及导电体205上沉积绝缘体221(参照图6A至图6D)。
绝缘体221使用对氧、氢及水具有阻挡性的绝缘体即可。绝缘体221例如可以利用溅射法、CVD法、MBE法、PLD法或ALD法等沉积。在本实施方式中，作为绝缘体221，利用PEALD法沉积氮化硅。
接着，在绝缘体221上沉积绝缘体222(参照图6A至图6D)。
作为绝缘体222优选沉积包含铝和铪中的一方或双方的氧化物的绝缘体。作为包含铝和铪中的一方或双方的氧化物的绝缘体，例如优选使用氧化铝、氧化铪、包含铝及铪的氧化物(铝酸铪)等。或者，优选使用铪锆氧化物。包含铝和铪中的一方或双方的氧化物的绝缘体对氧、氢及水具有阻挡性。当绝缘体222对氢及水具有阻挡性时，可以抑制晶体管的周围的结构体所包含的氢及水通过绝缘体222扩散到晶体管的内侧，从而可以抑制氧化物230中的氧空位的生成。
绝缘体222例如可以利用溅射法、CVD法、MBE法、PLD法或ALD法等沉积。在本实施方式中，作为绝缘体222利用ALD法沉积氧化铪。
接着，在绝缘体222上沉积绝缘膜224f(参照图6A至图6D)。作为绝缘膜224f，可以使用对应于上述绝缘体224的绝缘体。
绝缘膜224f例如可以利用溅射法、CVD法、MBE法、PLD法或ALD法等沉积。在本实施方式中，作为绝缘膜224f利用溅射法沉积氧化硅。通过使用不需要利用包含氢的分子作为沉积气体的溅射法，可以降低绝缘膜224f中的氢浓度。绝缘膜224f在后面工序中与氧化物230a接触，所以像上述那样氢浓度得到降低是优选的。
此外，也可以在沉积绝缘膜224f之前进行热处理。该热处理也可以在减压下进行，并其中以不暴露于大气的方式连续地沉积绝缘膜224f。通过进行这种处理，可以去除附着于绝缘体222的表面的水分及氢，而且减少绝缘体222的水分浓度及氢浓度。在此，当以与绝缘体222的底面接触的方式设置有绝缘体221时，可以防止水分或氢等杂质因该热处理而从绝缘体221的下方进入。热处理的温度优选为100℃以上且400℃以下。在本实施方式中，将热处理的温度设定为250℃。
接着，在绝缘膜224f上沉积氧化膜230af且在氧化膜230af上沉积氧化膜230bf(参照图6A至图6D)。作为氧化膜230af可以使用对应于上述氧化物230a的金属氧化物，作为氧化膜230bf可以使用对应于上述氧化物230b的金属氧化物。优选在不暴露于大气环境的情况下连续地沉积氧化膜230af及氧化膜230bf。通过不暴露于大气而进行沉积，由于可以防止来自大气环境的杂质或水分附着于氧化膜230af及氧化膜230bf上，所以可以保持氧化膜230af与氧化膜230bf的界面或界面附近的清洁。
氧化膜230af及氧化膜230bf例如可以利用溅射法、CVD法、MBE法、PLD法或ALD法等沉积。在本实施方式中，作为氧化膜230af及氧化膜230bf的沉积方法利用溅射法。
例如，在利用溅射法沉积氧化膜230af以及氧化膜230bf的情况下，作为溅射气体使用氧或者氧和稀有气体的混合气体。通过提高溅射气体所包含的氧的比率，可以增加沉积的氧化膜中的过剩氧。此外，在利用溅射法沉积上述氧化膜的情况下，可以使用In-M-Zn氧化物靶材等。
尤其是，在沉积氧化膜230af时，有时溅射气体所包含的氧的一部分供应给绝缘膜224f。因此，该溅射气体所包含的氧的比率优选为70％以上，更优选为80％以上，进一步优选为100％。
在使用溅射法形成氧化膜230bf的情况下，通过在包含在溅射气体中的氧的比率为超过30％且为100％以下，优选为70％以上且100％以下的条件下进行沉积，可以形成氧过剩型氧化物半导体。将氧过剩型氧化物半导体用于沟道形成区域的晶体管可以得到比较高的可靠性。注意，本发明的一个方式不局限于此。在利用溅射法形成氧化膜230bf的情况下，当在溅射气体所包含的氧的比率设定为1％以上且30％以下，优选为5％以上且20％以下的情况下进行沉积时，形成氧缺乏型氧化物半导体。将氧缺乏型氧化物半导体用于沟道形成区域的晶体管可以具有较高的场效应迁移率。此外，通过在加热衬底的同时进行沉积，可以提高该氧化膜的结晶性。
在本实施方式中，利用溅射法使用In：Ga：Zn＝1：3：2[原子个数比]的氧化物靶材或In：Ga：Zn＝1：3：4[原子个数比]的氧化物靶材沉积氧化膜230af。另外，利用溅射法使用In：Ga：Zn＝1：1：1[原子个数比]的氧化物靶材、In：Ga：Zn＝1：1：1.2[原子个数比]的氧化物靶材、In：Ga：Zn＝4：2：4.1[原子个数比]的氧化物靶材或In：Ga：Zn＝1：1：2[原子个数比]的氧化物靶材沉积氧化膜230bf。各氧化膜优选根据氧化物230a及氧化物230b所需的特性适当地选择沉积条件及原子个数比来形成。
注意，优选利用溅射法以不暴露于大气的方式沉积绝缘膜224f、氧化膜230af及氧化膜230bf。例如，优选使用多室方式的沉积装置。由此，可以降低各沉积工序之间氢混入绝缘膜224f、氧化膜230af及氧化膜230bf中。
接着，优选进行热处理。热处理在氧化膜230af及氧化膜230bf中不发生多晶化的温度范围内进行即可。热处理的温度优选为100℃以上、250℃以上或350℃以上且650℃以下、600℃以下或550℃以下。
热处理在氮气体或惰性气体气氛或者包含10ppm以上、1％以上或10％以上的氧化性气体的气氛下进行。例如，当在氮气体和氧气体的混合气氛下进行热处理时，将氧气体的比率优选设为20％左右。热处理也可以在减压状态下进行。或者，热处理也可以在氮气体或惰性气体气氛下进行，然后为了填补脱离了的氧在包含10ppm以上、1％以上或10％以上的氧化性气体的气氛下进行热处理。
此外，在上述热处理中使用的气体优选被高纯度化。例如，在上述热处理中使用的气体所包含的水分量优选为1ppb以下，更优选为0.1ppb以下，进一步优选为0.05ppb以下。通过使用高纯度化了的气体进行热处理，可以尽可能地防止水分等被氧化膜230af及氧化膜230bf等吸收。
在本实施方式中，作为热处理，在氮气体与氧气体的流量比为4:1且450℃的温度的条件下进行1小时的处理。通过这样的包含氧气体的热处理可以减少氧化膜230af及氧化膜230bf中的碳、水、氢等杂质。通过如此减少膜中的杂质，氧化膜230af及氧化膜230bf的结晶性得到提高，可以实现密度更高的致密结构。因此，可以增大氧化膜230af及氧化膜230bf中的结晶区域，可以降低氧化膜230af及氧化膜230bf中的结晶区域的面内不均匀。因此，可以降低晶体管的电特性的面内不均匀。
另外，通过进行热处理，绝缘体216、绝缘膜224f、氧化膜230af和氧化膜230bf中的氢被绝缘体222吸收。换言之，绝缘体216、绝缘膜224f、氧化膜230af和氧化膜230bf中的氢扩散到绝缘体222。因此，虽然绝缘体222中的氢浓度增高，但绝缘体216、绝缘膜224f、氧化膜230af和氧化膜230bf中的氢浓度都降低。在此，当以与绝缘体222的底面接触的方式设置有绝缘体221时，可以防止水分或氢等杂质因该热处理而从绝缘体221的下方进入。
尤其是，绝缘膜224f(后面的绝缘体224)被用作晶体管200的第二栅极绝缘体，氧化膜230af及氧化膜230bf(后面的氧化物230a及氧化物230b)被用作晶体管200的沟道形成区域。使用氢浓度降低了的绝缘膜224f、氧化膜230af及氧化膜230bf形成的晶体管200具有优异可靠性，所以是优选的。
接着，在氧化膜230bf上沉积导电膜242_1f，在导电膜242_1f上沉积导电膜242_2f(参照图6A至图6D)。作为导电膜242_1f使用对应于上述导电体242a1、242b1的导电体即可，作为导电膜242_2f使用对应于上述导电体242a2、242b2的导电体即可。在沉积氧化膜230bf后，不经蚀刻工序等而以在氧化膜230bf上并与其接触的方式沉积导电膜242_1f，由此可以由导电膜242_1f保护氧化膜230bf的顶面。由此，由于可以降低杂质扩散到构成晶体管的氧化物230，所以可以提高半导体装置的电特性及可靠性。
导电膜242_1f及导电膜242_2f例如可以利用溅射法、CVD法、MBE法、PLD法、电镀法或ALD法沉积。
在本实施方式中，利用溅射法作为导电膜242_1f沉积氮化钽且作为导电膜242_2f沉积钽。此外，在沉积导电膜242_1f之前也可以进行热处理。该热处理也可以在减压下进行，并其中以不暴露于大气的方式连续地沉积导电膜242_1f。通过进行这种处理，可以去除附着于氧化物230b的表面的水分及氢，而且减少氧化物230a及氧化物230b中的水分浓度及氢浓度。热处理的温度优选为100℃以上且400℃以下。在本实施方式中，将热处理的温度设定为250℃。
接着，在导电膜242_1f上沉积绝缘膜271f(参照图6A至图6D)。绝缘膜271f可以利用溅射法、CVD法、MBE法、PLD法或ALD法等沉积。绝缘膜271f优选使用具有抑制氧的透过的功能的绝缘膜。例如，作为绝缘膜271f利用溅射法沉积氮化硅膜及氮化硅膜上的氧化硅膜的叠层膜即可。
在此，当作为绝缘膜271f采用叠层膜时，以不暴露于大气环境的方式连续进行沉积。通过以不暴露于大气的方式进行沉积，可以保持绝缘膜271f的叠层膜的界面或界面附近的清洁。另外，更优选以不暴露于大气的方式连续沉积导电膜242_1f至绝缘膜271f。
另外，也可以在沉积绝缘膜271f之前进行热处理。该热处理也可以在减压下进行，并其中以不暴露于大气的方式连续地沉积绝缘膜271f。通过进行这种处理，可以去除附着于导电膜242_1f及导电膜242_2f的表面的水分及氢，而且减少导电膜242_1f及导电膜242_2f中的水分浓度及氢浓度。热处理的温度优选为100℃以上且400℃以下。在本实施方式中，将热处理的温度设定为250℃。
接着，通过光刻法将绝缘膜224f、氧化膜230af、氧化膜230bf、导电膜242_1f、导电膜242_2f及绝缘膜271f加工为岛状而形成绝缘体224、氧化物230a、氧化物230b、导电体242_1、导电体242_2及绝缘体271(参照图7A至图7D)。
上述加工可以利用干蚀刻法或湿蚀刻法。利用干蚀刻法的加工适合于微型加工。此外，绝缘膜224f、氧化膜230af、氧化膜230bf、导电膜242_1f、导电膜242_2f及绝缘膜271f的加工分别也可以在不同条件下进行。
在此，优选将绝缘体224、氧化物230a、氧化物230b、导电体242_1、导电体242_2及绝缘体271一次性地加工为岛状。此时，导电体242_1的侧端部及导电体242_2的侧端部优选与氧化物230a的侧端部及氧化物230b的侧端部对齐或大致对齐。再者，绝缘体224的侧端部优选与氧化物230的侧端部对齐或大致对齐。另外，绝缘体271的侧端部优选与导电体242_2的侧端部对齐或大致对齐。通过采用上述结构，可以减少根据本发明的一个方式的半导体装置的工序数。由此，可以提供一种生产率良好的半导体装置的制造方法。
绝缘体224、氧化物230a、氧化物230b、导电体242_1、导电体242_2及绝缘体271的至少一部分以与导电体205重叠的方式形成。此外，在不与绝缘体224、氧化物230a、氧化物230b、导电体242_1、导电体242_2及绝缘体271重叠的区域中绝缘体222露出。
此外，如图7B所示，绝缘体224、氧化物230a、氧化物230b、导电体242_1、导电体242_2及绝缘体271的侧面也可以具有锥形形状。绝缘体224、氧化物230a、氧化物230b、导电体242_1、导电体242_2及绝缘体271的侧面的锥角例如也可以为60°以上且小于90°。如此，通过侧面具有锥形形状，在后面工序中，绝缘体275等的覆盖性得到提高，可以降低空洞等缺陷。
另外，不局限于此，也可以采用绝缘体224、氧化物230a、氧化物230b、导电体242_1、导电体242_2及绝缘体271的侧面垂直或大致垂直于绝缘体222的顶面的结构。通过采用这种结构，在设置多个晶体管时可以实现小面积化、高密度化。
注意，在光刻法中，首先通过掩模对抗蚀剂进行曝光。接着，使用显影液去除或留下所曝光的区域而形成抗蚀剂掩模。接着，隔着该抗蚀剂掩模进行蚀刻处理来将导电体、半导体或绝缘体等加工为所希望的形状。例如，可以使用KrF受激准分子激光、ArF受激准分子激光、EUV(Extreme Ultraviolet：极紫外)光等对抗蚀剂进行曝光来形成抗蚀剂掩模。此外，也可以利用在衬底和投影透镜之间填满液体(例如，水)的状态下进行曝光的液浸技术。此外，也可以使用电子束或离子束代替上述光。此外，在使用电子束或离子束的情况下，有时可以不使用掩模。
加工后不需要的抗蚀剂掩模可以通过进行利用氧等离子体的灰化(以下，有时被称为氧等离子体处理)等干蚀刻处理、进行湿蚀刻处理、干蚀刻处理后进行湿蚀刻处理或者湿蚀刻处理后进行干蚀刻处理来去除。
再者，也可以在抗蚀剂掩模下使用由绝缘体或导电体构成的硬掩模。当使用硬掩模时，可以在绝缘膜271f上形成成为硬掩模材料的绝缘膜或导电膜且在其上形成抗蚀剂掩模，然后对硬掩模材料进行蚀刻来形成所希望的形状的硬掩模。绝缘膜271f等的蚀刻既可以在去除抗蚀剂掩模后进行，又可以不去除抗蚀剂掩模进行。在采用后者的情况下，进行蚀刻时有时抗蚀剂掩模消失。可以在氧化膜230bf等的蚀刻之后，通过蚀刻去除硬掩模。另一方面，在硬掩模材料没有影响到后工序或者可以在后工序中使用的情况下，不一定需要去除硬掩模。
另外，也可以在被加工物和抗蚀剂掩模之间沉积SOC(Spin On Carbon：旋涂碳)膜及SOG(Spin On Glass：旋涂玻璃)膜。通过将SOC膜及SOG膜用作掩模，可以提高被加工物与抗蚀剂掩模的密接性而提高掩模图案的耐久性。例如，可以在被加工物上依次沉积SOC膜、SOG膜以及抗蚀剂掩模来进行光刻。
作为用于干蚀刻处理的蚀刻气体，可以使用包含卤素的蚀刻气体，具体而言，可以使用包含氟、氯和溴中的一个或多个的蚀刻气体。作为蚀刻气体，例如可以使用C4F6气体、C5F6气体、C4F8气体、CF4气体、SF6气体、CHF3气体、CH2F2气体、Cl2气体、BCl3气体、SiCl4和BBr3气体等中的一种或两种以上的混合气体。另外，可以对上述蚀刻气体适当地添加氧气体、碳酸气体、氮气体、氦气体、氩气体、氢气体或烃气体等。另外，根据干蚀刻处理的被处理物，也可以使用不包含卤素气体而包含烃气体或氢气体的气体作为蚀刻气体。作为用于蚀刻气体的烃，可以使用甲烷(CH4)、乙烷(C2H6)、丙烷(C3H8)、丁烷(C4H10)、乙烯(C2H4)、丙烯(C3H6)、乙炔(C2H2)及丙炔(C3H4)中的一个或多个。可以根据蚀刻对象适当地设定蚀刻条件。
作为干蚀刻装置，例如可以使用包括平行平板型电极的电容耦合等离子体(CCP：Capacitively Coupled Plasma)蚀刻装置。包括平行平板型电极的电容耦合等离子体蚀刻装置也可以采用对平行平板型电极中的一个施加高频电压的结构。或者，也可以采用对平行平板型电极中的一个施加不同的多个高频电压的结构。或者，也可以采用对平行平板型电极的各个施加频率相同的高频电压的结构。或者，也可以采用对平行平板型电极的各个施加频率不同的高频电压的结构。或者，也可以利用具有高密度等离子体源的干蚀刻装置。例如，作为具有高密度等离子体源的干蚀刻装置，可以使用电感耦合等离子体(ICP：Inductively Coupled Plasma)蚀刻装置等。可以根据蚀刻对象适当地设定蚀刻装置。
另外，在上述蚀刻工序中，也可以将绝缘体271用作保护导电体242_2的蚀刻停止层。例如，当上述蚀刻工序中在绝缘体271上形成金属硬掩模时，在去除该硬掩模的情况下，有时不容易获得与导电体242_2的蚀刻选择比。然而，通过在导电体242_2上形成绝缘体271，在去除硬掩模的蚀刻处理中，可以将绝缘体271用作保护导电体242_2的蚀刻停止层。由此，可以防止形成导电体242_2的侧面和顶面之间的曲面，因此后面形成的导电体242a2及导电体242b2的侧面和顶面相交的端部有棱角。当导电体242_2的侧面和顶面相交的端部有棱角时，与该端部具有曲面的情况相比，导电体242_2的截面积增大。再者，通过作为绝缘体271使用不容易使金属氧化的氮化物绝缘体，可以防止导电体242_2被过度氧化。由此，导电体242a2及导电体242b2的电阻降低，所以可以提高晶体管的通态电流。
另外，通过将绝缘体224加工为岛状，可以以接触于绝缘体224的侧面及绝缘体222的顶面的方式设置绝缘体275。就是说，可以由绝缘体275使绝缘体224与绝缘体280隔开。通过具有这种结构，可以防止过剩量的氧及氢等杂质从绝缘体280通过绝缘体224混入到氧化物230。
另外，通过将绝缘体224加工为岛状，在设置多个晶体管200时，每一个晶体管200中设置有大致相同尺寸的绝缘体224。因此，各晶体管200中的从绝缘体224供应到氧化物230的氧量大致相等。由此，可以抑制衬底面内的晶体管200的电特性不均匀。注意，不局限于此，也可以采用与绝缘体222同样地不形成绝缘体224的图案的结构。
接着，以覆盖绝缘体224、氧化物230a、氧化物230b、导电体242_1、导电体242_2及绝缘体271的方式沉积绝缘体275，并且在绝缘体275上沉积绝缘体280(参照图8A至图8D)。作为绝缘体275及绝缘体280，可以使用上述绝缘体。
在此，绝缘体275优选与绝缘体222的顶面接触。
作为绝缘体280，优选通过形成将成为绝缘体280的绝缘膜而对该绝缘膜进行CMP处理，形成其顶面平坦的绝缘体。此外，也可以在绝缘体280上例如通过溅射法沉积氮化硅，直到到达绝缘体280为止对该氮化硅进行CMP处理。
绝缘体275及绝缘体280各自例如可以利用溅射法、CVD法、MBE法、PLD法或ALD法沉积。
绝缘体275优选使用抑制氧透过的功能的绝缘体。例如，作为绝缘体275优选利用PEALD法沉积氮化硅。此外，作为绝缘体275优选利用溅射法沉积氧化铝且在其上利用PEALD法沉积氮化硅。在绝缘体275具有上述结构时，可以实现抑制水、氢等杂质及氧的扩散的功能得到提高。
如此，可以由具有抑制氧扩散的功能的绝缘体275覆盖氧化物230a、氧化物230b、导电体242_1及导电体242_2。由此，可以降低在后面工序中氧从绝缘体280等直接扩散到绝缘体224、氧化物230a、氧化物230b、导电体242_1及导电体242_2中。
另外，作为绝缘体280优选利用溅射法沉积氧化硅。通过在含氧气氛下使用溅射法沉积将成为绝缘体280的绝缘膜，可以形成包含过剩氧的绝缘体280。通过使用不需要利用包含氢的分子作为沉积气体的溅射法，可以降低绝缘体280中的氢浓度。此外，在沉积该绝缘膜之前也可以进行热处理。该热处理也可以在减压下进行，并其中以不暴露于大气的方式连续地沉积该绝缘膜。通过进行这种处理，可以去除附着于绝缘体275的表面等的水分及氢，而且减少氧化物230a、氧化物230b及绝缘体224中的水分浓度及氢浓度。该热处理可以采用上述热处理的条件。
另外，绝缘体280也可以具有叠层结构。例如，也可以在上述氧化硅膜上还设置用作蚀刻停止层的绝缘体。作为用作蚀刻停止层的绝缘体，适当地使用可用于上述绝缘体283等的绝缘体即可。
接着，利用光刻法对导电体242_2、绝缘体271、绝缘体275及绝缘体280进行加工来形成到达导电体242_1及绝缘体222的开口(参照图9A至图9D)。在此，分割导电体242_2来形成导电体242a2及导电体242b2，分割绝缘体271来形成绝缘体271a及绝缘体271b。到达导电体242_1的开口形成在氧化物230b和导电体205重叠的区域中。在晶体管200的沟道长度方向上剖视时，该开口的宽度为L1，这对应于图2B所示的导电体242a2和导电体242b2的距离L1。就是说，该开口的宽度比图2B所示的导电体242a1和导电体242b1的距离L2大。
在光刻法中可以适当地利用上述方法。为了将上述绝缘体280的开口加工成细小，优选采用利用EUV光等波长短的光或电子束的光刻法。
例如，可以在绝缘体280上依次沉积SOC膜、SOG膜以及抗蚀剂掩模且进行光刻。利用EUV光等波长短的光或电子束形成包括开口的抗蚀剂掩模，利用该抗蚀剂掩模对SOG膜、SOC膜、绝缘体280、绝缘体275、绝缘体271及导电体2422进行加工。
优选利用干蚀刻法进行上述加工。在干蚀刻法中可以进行各向异性蚀刻，因此干蚀刻法在形成纵横比高的图2B所示的宽度L1的开口的情况下很合适。注意，干蚀刻法条件及干蚀刻装置可以参照以上的内容。另外，SOG膜、SOC膜、绝缘体280、绝缘体275、绝缘体271及导电体242_2的蚀刻处理也可以在互不相同的条件下进行。
例如，在SOG膜的蚀刻中可以将CF4用作蚀刻气体。例如，在SOC膜的蚀刻中，可以将H2和N2用作蚀刻气体。例如，当将氧化硅用于绝缘体280时，可以将C4F8、C4F6、O2和Ar用作蚀刻气体。另外，例如当将氮化硅用于绝缘体275时，可以将CH2F2、O2和Ar用作蚀刻气体。另外，例如当将氮化硅和氧化硅的叠层膜用于绝缘体271时，可以利用ICP蚀刻装置且将CHF3和O2用作蚀刻气体来进行蚀刻处理。
另外，例如当将钨用于导电体242_2且将氮化钽用于导电体242_1时，可以利用ICP蚀刻装置且将CF4、Cl2和O2用作蚀刻气体来进行蚀刻处理。在此，因为导电体242_2以与形成在绝缘体280等中的宽度L1的开口重叠的方式被蚀刻，所以分离的导电体242a2和导电体242b2之间的距离为L1。
在此，为了后面工序中在导电体242a2及导电体242b2下形成其间的距离为L2的导电体242a1和导电体242b1，本工序的蚀刻处理需要在到达导电体242_1的顶面时停止。因此，在本工序中，在相对于导电体242_1的蚀刻速率的导电体242_2的蚀刻速率(以下，称为导电体242_2的蚀刻选择比)较大的条件下，利用ICP蚀刻装置进行蚀刻处理。
通过降低施加到ICP蚀刻装置的下部电极的偏压功率，可以降低离子入射能量而减小导电体242_1的蚀刻速率。例如，将施加到ICP蚀刻装置的下部电极的偏压功率设定为小于50W，优选为25W以下左右即可。但是，本发明不局限于此，也可以将施加到ICP蚀刻装置的下部电极的偏压功率设定为50W以上。通过增大该偏压功率，可以缩小形成在导电体242a2及导电体242b2的侧面的凹部。此时，例如将该偏压功率设定为100W即可。
另外，通过将CF4、Cl2和O2用作蚀刻气体，导电体242_2的钨变为WF6或WOCl等挥发性高的反应生成物，导电体242_2的蚀刻速率变高。另一方面，导电体242_1的表面的氮化钽变为氧化钽或氧氮化钽等挥发性极低的反应生成物，蚀刻被抑制。因此，优选提高蚀刻气体中的氧气体流量比。例如，将蚀刻气体中的氧气体流量比设定为35％以上即可。
通过在以上条件下进行导电体242_2的蚀刻处理，可以在防止导电体242_1的过度蚀刻的状态下将导电体242_2分为导电体242a2和导电体242b2。由此，在具有微小结构的半导体装置中也可以按设计进行加工。
另外，通过进行使用氧等离子体的灰化等干蚀刻处理、进行湿蚀刻处理、在进行干蚀刻处理之后进行湿蚀刻处理或者在进行湿蚀刻处理之后进行干蚀刻处理，去除SOC膜即可。
另外，绝缘体271及导电体242_2的加工及SOC膜的去除可以以不暴露于大气的方式连续地进行。例如，使用多室方式的蚀刻装置以不暴露于大气的方式连续地进行即可。
通过上述步骤，可以对导电体242_2、绝缘体271、绝缘体275及绝缘体280进行加工来形成宽度L1的开口。
接着，以覆盖绝缘体280、导电体242_1及绝缘体222的方式沉积绝缘膜255A(参照图10A至图10D)。绝缘膜255A是在后面工序中将成为绝缘体255的绝缘膜，可以使用上述氮化物绝缘体等。绝缘膜255A例如可以利用溅射法、CVD法、MBE法、PLD法或ALD法沉积。
绝缘膜255A因为沿着形成在导电体242a2、导电体242b2、绝缘体271、绝缘体275及绝缘体280中的开口而沉积，所以优选具有高覆盖性。因此，绝缘膜255A优选利用覆盖性高的ALD法等沉积。例如，作为绝缘膜255A，优选利用PEALD法沉积氮化硅。
接着，在绝缘膜255A上沉积绝缘膜256A(参照图10A至图10D)。绝缘膜256A可以使用上述可用于绝缘体250b等的氧化物绝缘体。绝缘膜256A例如可以利用溅射法、CVD法、MBE法、PLD法或ALD法沉积。
与绝缘膜255A同样，绝缘膜256A因为沿着形成在导电体242a2、导电体242b2、绝缘体271、绝缘体275及绝缘体280中的开口而沉积，所以优选具有高覆盖性。因此，绝缘膜256A优选利用覆盖性高的ALD法等沉积。例如，作为绝缘膜256A，优选利用PEALD法沉积氧化硅。另外，绝缘膜255A的沉积及绝缘膜256A的沉积可以以不暴露于大气的方式连续地进行。例如，使用多室方式的沉积装置以不暴露于大气的方式连续地进行即可。
接着，利用各向异性蚀刻去除绝缘膜255A及绝缘膜256A的一部分，以与上述开口的侧壁接触的方式形成侧壁状的绝缘体255及绝缘体256(参照图11A至图11D)。由此，绝缘体255以与绝缘体280的侧面、绝缘体275的侧面、绝缘体271a的侧面、绝缘体271b的侧面、导电体242a2的侧面、导电体242b2的侧面、导电体242_1的顶面及绝缘体222的顶面接触的方式形成。另外，如图11B及图11C所示，在绝缘体255的与导电体242_1的顶面或绝缘体222的顶面接触的部分形成突出部。绝缘体255的突出部呈比其他部分向形成于绝缘体280等中的开口的中央部突出的形状。就是说，在沟道长度方向上剖视时，绝缘体255呈所谓的L字状形状。
绝缘体256以位于绝缘体255的内侧的方式形成。如图11B及图11C所示，绝缘体256的底面与绝缘体255的突出部的顶面接触，绝缘体256的一个侧面与绝缘体255的侧面接触。另外，在俯视时，绝缘体256的另一个侧面以与绝缘体255的突出部的端部对齐或大致对齐的方式形成。
在沟道长度方向上剖视时，绝缘体255及绝缘体256形成在宽度L1的开口中，因此在A1一侧的绝缘体256和A2一侧的绝缘体256之间的距离为L2时，L2比L1小。在此，可以将距离L2看作A1一侧的绝缘体255的突出部的端部与A2一侧的绝缘体255的突出部的端部之间的距离。
作为绝缘膜255A及绝缘膜256A的各向异性蚀刻优选利用干蚀刻法。注意，干蚀刻法条件及干蚀刻装置可以参照以上的记载。例如，当将氮化硅用于绝缘膜255A且将氧化硅用于绝缘膜256A时，可以利用ICP蚀刻装置且将CHF3和O2用作蚀刻气体来进行蚀刻处理。
另外，绝缘膜255A及绝缘膜256A的蚀刻中产生的离子有时碰撞到绝缘体280及绝缘体255的开口的边缘的角部。由此，如图4C等所示，上述角部有时被抛光而呈锥形形状。例如，通过使蚀刻气体包含氩等容易离子化的气体或者对衬底一侧的电极施加偏置电压，上述角部容易被去除。
接着，利用各向异性蚀刻去除导电体242_1的从绝缘体255及绝缘体256露出的部分来形成导电体242a1及导电体242b1(参照图12A至图12D)。换言之，将绝缘体255及绝缘体256用作掩模，对导电体242_1进行加工来将导电体242_1分为导电体242a1和导电体242b1。如此，通过将绝缘体255及绝缘体256用作掩模来对导电体242_1进行加工，在剖视晶体管200时绝缘体255的突出部的端部被形成为与导电体242a1的侧端部及导电体242b1的侧端部对齐或大致对齐。由此，在沟道长度方向上剖视时，导电体242a1和导电体242b1的距离也是L2。
作为各向异性蚀刻优选利用干蚀刻法。注意，干蚀刻法条件及干蚀刻装置可以参照以上的记载。例如，当将氮化钽用于导电体242_1时，可以利用ICP蚀刻装置且将Cl2和Ar用作蚀刻气体来进行蚀刻处理。
如上所述，利用各向异性蚀刻在导电体242_1上形成绝缘体255及绝缘体256，将绝缘体255及绝缘体256用作掩模来分割导电体242_1，由此可以自对准地形成用作掩模的绝缘体255及绝缘体256。由此，在本实施方式所示的半导体装置的制造工序中，可以减少掩模数及工序数。因此，可以提供一种生产率高的半导体装置的制造方法。
另外，通过使用上述方法，岛状氧化物230被暴露于干蚀刻气氛的机会只可以是导电体242_1的加工期间。换言之，可以防止在形成绝缘体255及绝缘体256时岛状氧化物230的顶面被暴露于干蚀刻气氛。由此，可以减少用作晶体管200的沟道形成区域的氧化物230b通过干蚀刻受到的损伤(例如，离子碰撞所造成的损伤等)。在导电体242_1的干蚀刻处理中，通过中途降低偏压功率，可以进一步减少氧化物230受到的损伤。注意，如图4A所示，有时在氧化物230的从导电体242a1及导电体242b1露出的部分中形成凹部。
在导电体242_1的加工后，也可以进行利用氧等离子体的灰化处理。通过进行这样的氧等离子体处理，可以去除在上述蚀刻处理中产生而扩散到氧化物230等的杂质。作为该杂质，可以举出起因于上述蚀刻处理的被加工物中的成分的杂质以及起因于在蚀刻中使用的气体等中的成分的杂质。例如，可以举出氯、氟、钽、硅、铪等。尤其是，如在上述蚀刻处理中所示，当导电体242_1的加工中使用氯气体时，氧化物230被暴露于包含氯气体的气氛，因此优选去除附着于氧化物230的氯。通过如此去除附着于氧化物230的杂质，可以提高晶体管的电特性及可靠性。
另外，通过进行上述氧等离子体处理，绝缘体255的至少一部分有时被氧化。换言之，绝缘体255有时包含氧。此时，通过利用SIMS等对绝缘体255进行组成分析，在绝缘体255中观测到氧浓度高的区域。注意，有时绝缘体255的氧化发展，在形成晶体管200之后绝缘体255的至少一部分变为氧氮化硅或氮氧化硅。
另外，绝缘膜255A、绝缘膜256A及导电体242_1的加工及氧等离子体处理可以以不暴露于大气的方式连续地进行。例如，使用多室方式的蚀刻装置以不暴露于大气的方式连续地进行即可。
接着，优选进行各向同性蚀刻来选择性地去除绝缘体256(参照图13A至图13D)。作为各向同性蚀刻，例如利用湿蚀刻法即可。在此，在各向同性蚀刻中，绝缘体256的蚀刻速率优选比绝缘体255的蚀刻速率充分大。并且，绝缘体256的蚀刻速率优选比氧化物230的蚀刻速率充分大。
通过如此进行各向同性蚀刻，可以去除绝缘体256而残留绝缘体255。由此，在形成于绝缘体280等中的开口中，绝缘体255的突出部、导电体242a1的一部分及导电体242b1的一部分以突出的方式形成。
注意，如上所述，通过作为绝缘体280采用叠层结构且在顶面上沉积用作蚀刻停止层的绝缘体，可以防止在上述各向同性蚀刻中绝缘体280的顶面被蚀刻。
此外，在上述结构中，示出在导电体242_1的加工后去除绝缘体256的例子，但是本发明不局限于此。例如，也可以在形成绝缘体255及绝缘体256之后利用各向同性蚀刻去除绝缘体256，然后进行导电体242_1的加工。由此，可以防止氧化物230b的顶面被暴露于绝缘体256的各向同性蚀刻。因此，可以减少用作晶体管200的沟道形成区域的氧化物230b通过该各向同性蚀刻受到的损伤(例如，蚀刻剂所造成的损伤等)。注意，在形成绝缘体255及绝缘体256时，在剖视时绝缘体255被形成为L字状，因此将L字状的绝缘体255用作掩模来进行导电体242_1的加工即可。
如此，可以在导电性高的导电体242a2、242b2下形成具有抗氧化性的导电体242a1、242b1且以与导电体242a2、242b2的侧面接触的方式形成具有抗氧化性的绝缘体255。通过采用这种结构，因为可以将导电性高的导电体242a2、242b2用作晶体管200的源电极及漏电极，所以可以提高晶体管200的频率特性并提高半导体装置的工作速度。另外，可以以比导电体242a2、242b2突出与绝缘体255的突出部相同的程度的方式形成导电体242a1、242b1，因此可以进一步缩短源极和漏极之间的距离且与此相对应地缩小沟道长度。因此，可以增大晶体管200的通态电流、降低S值、提高频率特性。
为了去除在上述蚀刻工序中附着于氧化物230b表面的杂质等，也可以进行洗涤处理。作为洗涤方法，有使用洗涤液等的湿式洗涤(也可以称为湿蚀刻处理)、使用等离子体的等离子体处理、使用热处理的洗涤等，也可以适当地组合上述洗涤。注意，通过进行该洗涤处理有时上述槽部变深。
作为湿式洗涤，可以使用用碳酸水或纯水稀释氨水、草酸、磷酸或氢氟酸中的一个或多个而成的水溶液、纯水或碳酸水等进行。或者，也可以使用上述水溶液、纯水或碳酸水进行超声波洗涤。此外，也可以适当地组合上述洗涤。
另外，在根据图11C的工序中，如图14A所示，在沟道宽度方向上剖视时，有时绝缘体255的一部分以与绝缘体224的侧面、氧化物230的侧面、导电体242_1的侧面及绝缘体222的顶面接触的方式形成且在绝缘体255上形成绝缘体256。此时，在根据图13C的工序中，如图14B所示，在沟道宽度方向上剖视时，有时绝缘体255的一部分以与绝缘体224的侧面、氧化物230的侧面、导电体242_1的侧面及绝缘体222的顶面接触的方式形成。并且，如图14C所示，在晶体管200中，有时绝缘体255的一部分以与氧化物230的侧面及绝缘体224的侧面接触的方式形成。此时，在晶体管200中，绝缘体250不与氧化物230的侧面及绝缘体224的侧面接触。
注意，在本说明书等中，有时将用纯水稀释氢氟酸的水溶液称为稀氢氟酸且将用纯水稀释氨水的水溶液称为稀氨水。此外，该水溶液的浓度、温度等可以根据要去除的杂质、被洗涤的半导体装置的结构等适当地调整。稀氨水的氨浓度优选设定为0.01％以上且5％以下，更优选设定为0.1％以上且0.5％以下。此外，稀氢氟酸的氟化氢浓度优选设定为0.01ppm以上且100ppm以下，更优选设定为0.1ppm以上且10ppm以下。
此外，作为超声波洗涤优选使用200kHz以上的频率，更优选为900kHz以上的频率。通过使用该频率，可以降低对氧化物230b等造成的损伤。
此外，可以多次进行上述洗涤处理，也可以按每个洗涤处理改变洗涤液。例如，作为第一洗涤处理也可以进行使用稀氢氟酸或稀氨水的处理，作为第二洗涤处理也可以进行使用纯水或碳酸水的处理。
作为上述洗涤处理，在本实施方式中，使用稀氨水进行湿式洗涤。通过进行该洗涤处理，可以去除附着于氧化物230a、氧化物230b等的表面或者扩散到其内部的杂质。并且，可以提高氧化物230a、氧化物230b等的结晶性。
优选在上述蚀刻或上述洗涤后进行热处理。热处理的温度优选为100℃以上、250℃以上或350℃以上且650℃以下、600℃以下、550℃以下或400℃以下。热处理在氮气体、惰性气体或包含10ppm以上、1％以上或10％以上的氧化性气体的气氛下进行。例如，优选在含氧气氛下进行该热处理，优选以氮气体与氧气体的流量比为4：1且350℃的温度进行1小时的处理。由此，对氧化物230a及氧化物230b供应氧，从而可以减少氧空位。此外，通过进行上述热处理，可以提高氧化物230b的结晶性。再者，氧化物230a及氧化物230b中残留的氢与被供给的氧发生反应而可以将该氢以H2O的形态去除(脱水化)。由此，可以抑制残留在氧化物230a及氧化物230b中的氢与氧空位再结合而形成VOH。由此，可以提高设置有氧化物230的晶体管的电特性而提高可靠性。另外，可以抑制形成在同一衬底上的多个晶体管的电特性不均匀。上述热处理也可以在减压状态下进行。或者，也可以在氧气氛下进行热处理，然后以不暴露于大气的方式在氮气氛下连续地进行热处理。注意，在本实施方式中，示出在去除绝缘体256之后进行热处理的例子，但是本发明不局限于此。也可以在进行上述热处理之后去除绝缘体256。
在此，如上所述，包括不容易氧化的无机绝缘体的绝缘体255以与导电体242a2的侧面及导电体242b2的侧面接触的方式形成。由此，即使将较容易氧化的钨膜等用于导电体242a2、242b2，也可以防止通过上述热处理导电体242a2、242b2被过度氧化。
当在导电体242a及导电体242b与氧化物230b接触的状态下进行热处理时，氧化物230b的与导电体242a重叠的区域及氧化物230b的与导电体242b重叠的区域的薄层电阻有时降低。另外，有时载流子浓度增加。因此，可以使氧化物230b的与导电体242a重叠的区域及氧化物230b的与导电体242b重叠的区域自对准地低电阻化。
接着，以嵌入形成于绝缘体280等中的开口的方式沉积将成为绝缘体250的绝缘膜250A(参照图15A至图15D)。在此，绝缘膜250A与绝缘体280、绝缘体255、导电体242a1、导电体242b1、绝缘体222、绝缘体224、氧化物230a及氧化物230b接触。注意，在形成于绝缘体280等中的开口中，以突出的方式形成有绝缘体255的突出部、导电体242a1的一部分及导电体242b1的一部分，因此绝缘体255的突出部、导电体242a1的一部分及导电体242b1的一部分的形状反映到绝缘膜250A的形状。
绝缘膜250A可以利用溅射法、CVD法、MBE法、PLD法或ALD法沉积。例如，绝缘膜250A优选利用ALD法沉积。与上述绝缘体250同样，绝缘膜250A优选形成得薄，需要将厚度不均匀性抑制为小。对此，ALD法是交替地导入前驱物及反应物(例如，氧化剂等)进行的沉积方法，由于膜的厚度可以根据反复该循环的次数进行调整，所以可以精密地调整厚度。另外，绝缘膜250A需要以高覆盖性沉积在开口的底面及侧面。通过利用ALD法由于可以在上述开口的底面及侧面上沉积每一层的原子层，所以可以在该开口中以高覆盖性形成绝缘膜250A。
另外，当利用ALD法沉积绝缘膜250A时，作为氧化剂可以使用臭氧(O3)、氧(O2)、水(H2O)等。通过使用不包含氢的臭氧(O3)、氧(O2)等作为氧化剂，可以减少扩散到氧化物230b的氢。
如图2A等所示，绝缘体250也可以具有叠层结构。以下，参照图16A至图16C说明绝缘体250与图2A同样地具有绝缘体250a、绝缘体250b、绝缘体250c的三层结构时的绝缘膜250A的沉积方法。在图16A至图16C中，绝缘膜250A包括绝缘膜250Aa、绝缘膜250Aa上的绝缘膜250Ab以及绝缘膜250Ab上的绝缘膜250Ac。
首先，以嵌入形成于绝缘体280等中的开口中的方式沉积将成为绝缘体250a的绝缘膜250Aa，并且在绝缘膜250Aa上沉积绝缘膜250Ab。(参照图16A)。在本实施方式中，作为绝缘膜250Aa利用热ALD法沉积氧化铝，作为绝缘膜250Ab利用PEALD法沉积氧化硅。
接着，优选在含氧气氛下进行微波处理(参照图16B)。在此，微波处理例如是指使用包括用微波产生高密度等离子体的电源的装置的处理。另外，在本说明书等中，微波是指具有300MHz以上且300GHz以下的频率的电磁波。
微波处理例如优选使用包括用微波产生高密度等离子体的电源的微波处理装置。在此，将微波处理装置的频率优选设定为300MHz以上且300GHz以下，更优选为2.4GHz以上且2.5GHz以下，例如可以为2.45GHz。通过使用高密度等离子体，可以生成高密度的氧自由基。另外，微波处理装置的施加微波的电源的功率优选为1000W以上且10000W以下，更优选为2000W以上且5000W以下。此外，微波处理装置也可以包括对衬底一侧施加RF的电源。此外，通过对衬底一侧施加RF，可以将由高密度等离子体生成的氧离子高效地导入到氧化物230b中。
此外，上述微波处理优选在减压下进行，压力优选为10Pa以上且1000Pa以下，更优选为300Pa以上且700Pa以下即可。此外，处理温度优选为750℃以下，更优选为500℃以下，例如可以为250℃左右。此外，也可以在进行氧等离子体处理之后以不暴露于外部空气的方式连续进行热处理。热处理的温度例如优选为100℃以上且750℃以下，更优选以300℃以上且500℃以下。
另外，例如，上述微波处理可以使用氧气体及氩气体进行。在此，氧流量比(O2/(O2+Ar))大于0％且为100％以下。优选的是，氧流量比(O2/(O2+Ar))大于0％且为50％以下。更优选的是，氧流量比(O2/(O2+Ar))为10％以上且40％以下。进一步优选的是，氧流量比(O2/(O2+Ar))为10％以上且30％以下。如此，通过在含氧气氛下进行微波处理，可以降低氧化物230b中的载流子浓度。另外，通过在微波处理中防止对处理室导入过多的氧，可以防止在氧化物230b中载流子浓度过度地降低。
通过在含氧气氛下进行微波处理，可以使用微波或RF等高频使氧气体等离子体化而使该氧等离子体作用于氧化物230b的导电体242a与导电体242b间的区域。通过等离子体、微波等的作用，可以使该区域的VOH分开为氧空位和氢，从该区域去除氢。在此，在采用图2A等所示的结构时，作为绝缘膜250Aa，优选使用具有俘获氢或固定氢的功能的绝缘膜(例如，氧化铝等)。通过采用上述结构，可以使绝缘膜250Aa俘获或固定通过微波处理产生的氢。如此，可以减少包含在沟道形成区域中的VOH。由此，可以减少沟道形成区域中的氧空位及VOH而降低载流子浓度。此外，通过对形成在沟道形成区域中的氧空位供应在上述氧等离子体中产生的氧自由基，可以进一步降低沟道形成区域中的氧空位，由此可以降低载流子浓度。
作为注入到沟道形成区域中的氧，有氧原子、氧分子、氧离子及氧自由基(也称为O自由基，包含不成对电子的原子、分子或者离子)等各种形态。注入到沟道形成区域中的氧可以为上述形态中的任一个或多个，尤其优选为氧自由基。另外，由于可以提高绝缘体250的膜品质，晶体管的可靠性得到提高。
另一方面，氧化物230b中具有与导电体242a、242b中任一个重叠的区域。该区域可以被用作源极区域或漏极区域。在此，导电体242a、242b优选被用作在含氧气氛下进行微波处理时保护免受微波、RF等高频或氧等离子体等的作用的遮蔽膜。由此，导电体242a、242b优选具有遮蔽300MHz以上且300GHz以下，例如2.4GHz以上且2.5GHz以下的电磁波的功能。
导电体242a、242b遮蔽微波或RF等高频、氧等离子体等的作用，所以不作用于氧化物230b的与导电体242a、242b中任一个重叠的区域。由此，通过微波处理在源极区域及漏极区域中不发生VOH的下降及过多的氧的供应，所以可以防止载流子浓度的降低。
另外，以与导电体242a2、242b2的侧面接触的方式设置有具有氧阻挡性的绝缘体255。此外，以覆盖导电体242a1、242b1及绝缘体255的方式设置有绝缘膜250Aa及绝缘膜250Ab。因此，可以抑制因微波处理而氧化膜形成在导电体242a、242b的侧面。
如上所述，可以在氧化物半导体的沟道形成区域中选择性地去除氧空位及VOH而使沟道形成区域成为i型或实质上i型。并且，可以抑制用作源极区域或漏极区域的区域被供应过多的氧而保持进行微波处理之前的导电性(低电阻区域的状态)。由此，可以抑制晶体管的电特性变动而抑制在衬底面内晶体管的电特性不均匀。
另外，在微波处理中，有时由于微波与氧化物230b中的分子的电磁相互作用而对氧化物230b直接传递热能。有时因该热能而氧化物230b被加热。有时将该热处理称为微波退火。通过在含氧气氛下进行微波处理，有时可以得到与氧退火相等的效果。另外，可认为：在氧化物230b包含氢时，上述热能传递到氧化物230b中的氢而被活性化的氢从氧化物230b释放。
此外，通过进行微波处理而对绝缘膜250Aa及绝缘膜250Ab的膜质进行改性，可以抑制氢、水、杂质等的扩散。由此，可以抑制因将成为导电体260的导电膜的沉积等后工序或热处理等后处理而氢、水、杂质等经过绝缘体250扩散到氧化物230b、氧化物230a等。如此，通过提高绝缘体250的膜质，可以提高晶体管的可靠性。
接着，在绝缘膜250Ab上沉积绝缘膜250Ac(参照图16C)。在本实施方式中，作为绝缘膜250Ac，利用PEALD法沉积氮化硅。如此，可以形成包括绝缘膜250Aa至绝缘膜250Ac的绝缘膜250A。
注意，在上述结构中，示出在沉积绝缘膜250Ab之后进行微波处理的例子，但是本发明不局限于此。也可以在进行到绝缘膜250Ac的沉积之后进行微波处理。或者，也可以在沉积绝缘膜250Aa之前进行微波处理。
另外，也可以在微波处理之后保持减压状态下进行热处理。通过进行这种处理，可以高效地去除该绝缘膜中、氧化物230b中及氧化物230a中的氢。此外，氢的一部分有时被导电体242a、242b吸杂。此外，也可以反复在进行微波处理之后保持减压状态进行热处理的步骤。通过反复进行热处理，可以进一步高效地去除该绝缘膜中、氧化物230b中及氧化物230a中的氢。注意，热处理温度优选为300℃以上且500℃以下。上述微波处理，即微波退火也可以兼作该热处理。在通过微波退火氧化物230b等充分地被加热时，也可以不进行该热处理。
注意，如图3A所示，当绝缘体250具有绝缘体250a和绝缘体250c的叠层结构时，在上述工序中不进行绝缘膜250Ab的沉积即可。另外，如图3B所示，当绝缘体250具有绝缘体250a、绝缘体250b、绝缘体250c及绝缘体250d的叠层结构时，也可以在图16B的微波处理之后沉积将成为绝缘体250d的绝缘膜，再一次进行微波处理来沉积绝缘膜250Ac。在此，作为将成为绝缘体250d的绝缘膜可以利用热ALD法沉积氧化铪。如此，含氧气氛下的微波处理也可以为多次(至少两次以上)的处理。
接着，依次沉积将成为导电体260a的导电膜260A及将成为导电体260b的导电膜260B(参照图17A至图17D)。导电膜260A及导电膜260B例如可以通过溅射法、CVD法、MBE法、PLD法、电镀法或ALD法等沉积。在本实施方式中，利用ALD法作为导电膜260A沉积氮化钛，利用CVD法作为导电膜260B沉积钨。
接着，利用CMP处理直到绝缘体280露出为止对绝缘膜250A、导电膜260A及导电膜260B进行抛光。也就是说，去除绝缘膜250A、导电膜260A及导电膜260B的从上述开口露出的一部分。由此，在与导电体205重叠的开口中形成绝缘体250及导电体260(导电体260a及导电体260b)(参照图18A至图18D)。
由此，绝缘体250以在上述开口中与绝缘体255、导电体242a1、导电体242b1、氧化物230、绝缘体224及绝缘体222接触的方式设置。另外，导电体260以隔着绝缘体250嵌入上述开口中的方式配置。由此形成晶体管200。
注意，如上所述，当绝缘体280具有叠层结构且在顶面上设置用作蚀刻停止层的绝缘体时，优选利用上述CMP处理去除用作蚀刻停止层的绝缘体。由此，在后面工序中对绝缘体280添加氧时，可以防止上述用作蚀刻停止层的绝缘体阻挡氧的添加。
接着，在绝缘体255、绝缘体250、导电体260及绝缘体280上形成绝缘体282。绝缘体282例如可以利用溅射法、CVD法、MBE法、PLD法或ALD法等沉积。绝缘体282优选利用溅射法沉积。通过使用不需要利用包含氢的分子作为沉积气体的溅射法，可以降低绝缘体282中的氢浓度。
另外，通过利用溅射法在含氧气氛下沉积绝缘体282，可以在进行沉积的同时对绝缘体280添加氧。由此，可以使绝缘体280包含过剩氧。此时，优选在加热衬底的同时沉积绝缘体282。在此，如上所述，通过使绝缘体255的一部分氧化，可以将供应到绝缘体280的氧经过绝缘体255及绝缘体250扩散到氧化物230b且将适当量的氧供应到氧化物230b。
在本实施方式中，作为绝缘体282在包含氧气体的气氛下使用铝靶材利用溅射法沉积氧化铝。可以根据对衬底施加的RF功率的大小控制注入到绝缘体282的下层中的氧量。例如，RF功率越小注入到绝缘体282的下层中的氧量就越少，即使绝缘体282较薄该氧量也容易饱和。另外，RF功率越大注入到绝缘体282的下层中的氧量就越多。通过降低RF功率，可以抑制注入到绝缘体280中的氧量。或者，也可以沉积具有两层的叠层结构的绝缘体282。此时，例如，对衬底不施加RF功率来沉积绝缘体282的下层，对衬底施加RF功率来沉积绝缘体282的上层。
另外，RF的频率优选为10MHz以上。典型的是13.56MHz。RF的频率越高，越可以减少对衬底造成的损伤。
此外，在沉积绝缘体282之前也可以进行热处理。该热处理也可以在减压下进行，并其中以不暴露于大气的方式连续地沉积绝缘体282。通过进行这种处理，可以去除附着于绝缘体280的表面的水分及氢，而且减少绝缘体280中的水分浓度及氢浓度。热处理的温度优选为100℃以上且400℃以下。在本实施方式中，将热处理的温度设定为250℃。
接着，在绝缘体282上形成绝缘体283。绝缘体283例如可以利用溅射法、CVD法、MBE法、PLD法或ALD法沉积。绝缘体283优选利用溅射法沉积。通过利用不需要将包含氢的分子用于沉积气体的溅射法，可以降低绝缘体283中的氢浓度。在本实施方式中，作为绝缘体283利用溅射法沉积氮化硅。
在此，优选在不暴露于大气环境的情况下连续地沉积绝缘体282及绝缘体283。通过不暴露于大气而进行沉积，由于可以防止来自大气环境的杂质或水分附着于绝缘体282及绝缘体283上，所以可以保持绝缘体282与绝缘体283的界面或界面附近的清洁。
另外，也可以在沉积绝缘体283之后进行热处理。该热处理的温度优选为100℃以上且400℃以下。通过进行热处理，绝缘体280、绝缘体250及氧化物230中的氢被绝缘体282吸取。换言之，绝缘体280、绝缘体250及氧化物230中的氢扩散到绝缘体282。因此，虽然绝缘体282的氢浓度变高，但是绝缘体280、绝缘体250及氧化物230的氢浓度都变低。此外，通过以与绝缘体282的顶面接触的方式设置绝缘体283，可以防止在该热处理中水分或氢等杂质从绝缘体283的上方进入。另外，通过进行热处理，绝缘体216、绝缘体224及氧化物230中的氢被绝缘体222吸取。换言之，绝缘体216、绝缘体224及氧化物230中的氢扩散到绝缘体222。因此，虽然绝缘体222的氢浓度变高，但是绝缘体216、绝缘体224及氧化物230的氢浓度都变低。通过以与绝缘体222的底面接触的方式设置绝缘体221，可以防止在该热处理中水分或氢等杂质从绝缘体221的下方进入。
通过上述工序，可以制造图1A至图1D所示的半导体装置。
在根据本实施方式的半导体装置中，当氧化物半导体上的导电体具有两层结构，其中将不容易氧化的导电体用于下层且将导电性高的导电体用于上层时，以与氧化物半导体的顶面接触的方式设置有用作电极或布线的导电体。该导电体用作OS晶体管的源电极及漏电极。在根据本实施方式的半导体装置中，通过使源电极和漏电极的下层的导电体之间的距离比源电极及漏电极的上层的导电体之间的距离短来实现微型化，可以提高半导体装置的频率特性以及工作速度。另外，在根据本实施方式的半导体装置中，以与源电极及漏电极的上层的导电体的侧面接触的方式设置用作保护膜的绝缘体。由此，可以抑制源电极及漏电极的上层被过多氧化。
根据本实施方式的半导体装置包括OS晶体管。OS晶体管的关态电流小，因此可以实现功耗低的半导体装置或存储装置。另外，由于OS晶体管的频率特性高，所以可以实现工作速度快的半导体装置或存储装置。此外，通过使用OS晶体管，可以实现具有良好的电特性的半导体装置、晶体管的电特性不均匀小的半导体装置、通态电流大的半导体装置、可靠性高的半导体装置或存储装置。
本实施方式可以与其他实施方式适当地组合。此外，在本说明书中，在一个实施方式中示出多个结构例子的情况下，可以适当地组合该结构例子。
实施方式2
在本实施方式中，说明上述实施方式所示的OS晶体管与在沟道形成区域中包含硅的晶体管(也称为Si晶体管)的对比。
[OS晶体管]
优选将载流子浓度低的氧化物半导体用于OS晶体管。例如，氧化物半导体的沟道形成区域的载流子浓度为1×1018cm-3以下，优选低于1×1017cm-3，更优选低于1×1016cm-3，进一步优选低于1×1013cm-3，还进一步优选低于1×1010cm-3，且为1×10-9cm-3以上。在以降低氧化物半导体膜的载流子浓度为目的的情况下，可以降低氧化物半导体膜中的杂质浓度以降低缺陷态密度。在本说明书等中，将杂质浓度低且缺陷态密度低的状态称为高纯度本征或实质上高纯度本征。此外，有时将载流子浓度低的氧化物半导体称为高纯度本征或实质上高纯度本征的氧化物半导体。
因为高纯度本征或实质上高纯度本征的氧化物半导体具有较低的缺陷态密度，所以有时具有较低的陷阱态密度。此外，被氧化物半导体的陷阱态俘获的电荷到消失需要较长的时间，有时像固定电荷那样动作。因此，有时在陷阱态密度高的氧化物半导体中形成沟道形成区域的晶体管的电特性不稳定。
因此，为了使晶体管的电特性稳定，降低氧化物半导体中的杂质浓度是有效的。为了降低氧化物半导体中的杂质浓度，优选还降低附近膜中的杂质浓度。作为杂质可以举出氢、氮等。注意，氧化物半导体中的杂质例如是指构成氧化物半导体的主要成分之外的元素。例如，浓度低于0.1原子％的元素可以说是杂质。
在OS晶体管中，当氧化物半导体的沟道形成区域中存在杂质及氧空位时，电特性容易变动而可能使可靠性下降。此外，在OS晶体管中，氢进入氧化物半导体中的氧空位而形成缺陷(下面有时称为VOH)，可能会产生成为载流子的电子。另外，当在沟道形成区域中形成VOH时，有时沟道形成区域中的供体浓度增加。随着沟道形成区域中的供体浓度增加，有时阈值电压不均匀。因此，当在氧化物半导体的沟道形成区域中包含氧空位时，晶体管会具有常开启特性(即使不对栅电极施加电压也存在沟道而在晶体管中电流流过的特性)。由此，在氧化物半导体的沟道形成区域中，优选尽量减少杂质、氧空位及VOH。
另外，氧化物半导体的带隙优选比硅的带隙(典型的是1.1eV)大，优选为2eV以上，更优选为2.5eV以上，更优选为3.0eV以上。通过使用具有比硅大的带隙的氧化物半导体，可以减少晶体管的关态电流(也称为Ioff)。
例如，在Si晶体管中，随着晶体管的微型化发展，出现短沟道效应(Short ChannelEffect：也称为SCE)。因此，Si晶体管的微型化很困难。作为出现短沟道效应的原因之一可以举出硅的带隙较小。另一方面，在OS晶体管中，使用作为带隙大的半导体材料的氧化物半导体，因此可以抑制短沟道效应。换言之，OS晶体管是没有短沟道效应或短沟道效应极少的晶体管。
短沟道效应是指随着晶体管的微型化(沟道长度的缩小)出现的电特性的下降。作为短沟道效应的具体例子，有阈值电压的降低、S值的增大、泄漏电流的增大等。
作为对短沟道效应的耐性的指标，广泛地使用特征长度(CharacteristicLength)。特征长度是指沟道形成区域的势的弯曲性指标。特征长度越小，势越急剧上升，因此可以说抗短沟道效应能力高。
OS晶体管为积累型晶体管，Si晶体管为反型晶体管。因此，与Si晶体管相比，OS晶体管中的源极区域-沟道形成区域间的特征长度及漏极区域-沟道形成区域间的特征长度小。因此，OS晶体管的抗短沟道效应能力比Si晶体管高。就是说，当想要制造沟道长度小的晶体管时，OS晶体管比Si晶体管更合适。
即使在将氧化物半导体的载流子浓度降低到沟道形成区域被i型化或实质上被i型化的情况下，在短沟道晶体管中由于Conduction-Band-Lowering(CBL，导带降低)效应而沟道形成区域的导带底也变低，因此源极区域或漏极区域与沟道形成区域之间的导带底的能量差有可能减小到0.1eV以上且0.2eV以下。由此，可以将OS晶体管看作具有n+/n-/n+的积累型无结晶体管结构或n+/n-/n+的积累型non-junction晶体管结构，其中沟道形成区域为n-型区域，源极区域及漏极区为n+型区域。
当作为OS晶体管采用上述结构时，即便使半导体装置微型化或高集成化也可以实现良好的电特性。例如，即使OS晶体管的栅极长度为20nm以下、15nm以下、10nm以下、7nm以下或6nm以下且1nm以上、3nm以上或5nm以上，也可以得到良好的电特性。另一方面，在Si晶体管中，因为出现短沟道效应所以有时难以具有20nm以下或15nm以下的栅极长度。因此，与Si晶体管相比，OS晶体管更适合用作沟道长度小的晶体管。栅极长度是晶体管工作时载流子移动沟道形成区域内部的方向上的栅电极的长度，是晶体管的平面图中的栅电极的底面的宽度。
此外，通过使OS晶体管微型化可以提高晶体管的频率特性。具体而言，可以提高晶体管的截止频率。当OS晶体管的栅极长度在于上述范围内时，例如在室温环境下，晶体管的截止频率可以为50GHz以上，优选为100GHz以上，更优选为150GHz以上。
如以上的说明那样，OS晶体管具有比Si晶体管优异的效果，诸如关态电流小以及可以制造沟道长度小的晶体管。
本实施方式所示的构成、结构、方法等可以与其他实施方式等所示的构成、结构、方法等适当地组合而使用。
实施方式3
在本实施方式中，参照图19至图25C说明使用本发明的一个方式的晶体管的存储装置。
在本实施方式中，说明将使用包括上述实施方式中说明的晶体管的存储单元的存储装置的结构例子。在本实施方式中说明存储装置的结构例子，其中设置有层叠的存储单元的层以及包括具有放大保持在存储单元中的数据电位并将其输出的功能的功能电路的层。
[存储装置的结构例子]
图19是示出本发明的一个方式的存储装置的方框图。
图19所示的存储装置300包括驱动电路21及存储器阵列20。存储器阵列20包括多个存储单元10及具有多个功能电路51的功能层50。
图19示出存储器阵列20包括配置为m行n列(m及n为2以上的整数)的矩阵状的多个存储单元10的例子。此外，图19示出按每个用作位线的布线BL设置功能电路51的例子，也示出功能层50包括对应n个布线BL设置的n个功能电路51的例子。
在图19中，将第1行第1列存储单元10表示为存储单元10[1，1]，将第m行第n列存储单元10表示为存储单元10[m，n]。另外，在本实施方式等中，有时记作“i行”来表示任意行。另外，有时记作“j列”来表示任意列。因此，i为1以上且m以下的整数，j为1以上且n以下的整数。另外，在本实施方式等中，将第i行第j列存储单元10表示为存储单元10[i，j]。注意，在本实施方式等中，当表示为“i+α”(α为正整数或负整数)时，“i+α”不小于1且不大于m。同样，当表示为“j+α”时，“j+α”不小于1且不大于n。
另外，存储器阵列20包括延伸在行方向上的m个布线WL、延伸在行方向上的m个布线PL以及延伸在列方向上的n个布线BL。在本实施方式等中，将第一个(第1行)设置的布线WL表示为布线WL[1]，将第m个(第m行)设置的布线WL表示为布线WL[m]。同样地，将第一个(第1行)设置的布线PL表示为布线PL[1]，将第m个(第m行)设置的布线PL表示为布线PL[m]。同样地，将第一个(第1列)设置的布线BL表示为布线BL[1]，将第n个(第n列)设置的布线BL表示为布线BL[n]。
设置在第i行的多个存储单元10与第i行布线WL(布线WL[i])和第i行布线PL(布线PL[i])电连接。设置在第j列的多个存储单元10与第j列布线BL(布线BL[j])电连接。
存储器阵列20可以使用DOSRAM(注册商标)(Dynamic Oxide SemiconductorRandom Access Memory)。DOSRAM是包括1T(晶体管)1C(电容器)型存储单元的RAM，且是存取晶体管为OS晶体管的存储器。OS晶体管在关闭状态下流过源极和漏极之间的电流，即泄漏电流极小。在DOSRAM中，通过关闭存取晶体管(使其处于非导通状态)，可以长时间保持根据保持在电容器中的数据的电荷。因此，与使用在沟道形成区域中包含硅的晶体管(Si晶体管)构成的DRAM相比，DOSRAM的刷新工作的频率可以更低。其结果是，可以实现低功耗化。另外，由于OS晶体管的频率特性高，所以可以进行高速的存储装置的读出及写入。由此，可以提供一种工作速度高的存储装置。
例如在图19所示的存储器阵列20中可以层叠设置多个存储器阵列20[1]至20[m]。通过将存储器阵列20所包括的存储器阵列20[1]至20[m]配置在垂直于设置有驱动电路21的衬底表面的方向上，可以提高存储单元10的存储密度。
布线BL被用作进行数据的写入及读出的位线。布线WL被用作控制用作开关的存取晶体管的开启或关闭(导通状态或非导通状态)的字线。布线PL被用作连接到电容器的恒电位线。此外，作为用作向存取晶体管的OS晶体管的背栅极传输背栅极电位的布线，可以另行设置布线CL(未图示)。此外，也可以采用布线PL兼作传输背栅极电位的结构。
存储器阵列20[1]至20[m]分别包括的存储单元10通过布线BL与功能电路51连接。布线BL可以配置在垂直于设置有驱动电路21的衬底表面的方向上。通过将从存储器阵列20[1]至20[m]所包括的存储单元10延伸设置的布线BL设置在垂直于衬底表面的方向上，可以缩短存储器阵列20与功能电路51之间的布线的长度。因此，由于可以缩短连接于位线的两个电路之间的信号传输距离且可以大幅度降低位线的电阻及寄生电容，所以可以降低功耗及信号延迟。此外，即使降低存储单元10所包括的电容器的电容，存储装置也可以工作。
功能电路51具有放大保持在存储单元10中的数据电位并将其通过后述的布线GBL(未图示)输出到驱动电路21所包括的读出放大器46的功能。通过采用该结构，可以在读出数据时将布线BL的微小的电位差放大。布线GBL与布线BL同样地可以配置在垂直于设置有驱动电路21的衬底表面的方向上。通过将从存储器阵列20[1]至20[m]所包括的存储单元10延伸设置的布线BL及布线GBL设置在垂直于衬底表面的方向上，可以缩短功能电路51与读出放大器46之间的布线的长度。因此，由于可以缩短连接于布线GBL的两个电路之间的信号传输距离且大幅度降低布线GBL的电阻及寄生电容，所以可以降低功耗及信号延迟。
此外，布线BL以与存储单元10所包括的晶体管的半导体层接触的方式设置。或者布线BL以与存储单元10所包括的晶体管的半导体层的用作源极或漏极的区域接触的方式设置。或者布线BL以与接触于存储单元10所包括的晶体管的半导体层的用作源极或漏极的区域的导电体接触的方式设置。也就是说，布线BL可以说是使存储器阵列20的各层中的存储单元10所包括的晶体管的源极和漏极中的一个与功能电路51在垂直方向上电连接的布线。
存储器阵列20可以重叠设置在驱动电路21上。通过重叠设置驱动电路21和存储器阵列20，可以缩短驱动电路21和存储器阵列20之间的信号传输距离。因此，驱动电路21和存储器阵列20之间的电阻及寄生电容得到降低，可以实现功耗及信号延迟的降低。另外，可以实现存储装置300的小型化。
通过与DOSRAM的存储单元10所包括的晶体管同样地使用OS晶体管，可以与存储器阵列20[1]至20[m]同样地将功能电路51自由地配置在使用Si晶体管的电路上等，由此可以容易地进行集成化。通过采用由功能电路51放大信号的结构可以使后级的电路的读出放大器46等的电路小型化，从而可以实现存储装置300的小型化。
驱动电路21包括PSW22(功率开关)、PSW23及外围电路31。外围电路31包括外围电路41、控制电路32及电压生成电路33。
在存储装置300中，根据需要可以适当地取舍各电路、各信号及各电压。或者，也可以追加其它电路或其它信号。信号BW、信号CE、信号GW、信号CLK、信号WAKE、信号ADDR、信号WDA、信号PON1、信号PON2为从外部输入的信号，信号RDA为输出到外部的信号。信号CLK为时钟信号。
此外，信号BW、信号CE及信号GW为控制信号。信号CE为芯片使能信号，信号GW为全局写入使能信号，信号BW为字节写入使能信号。信号ADDR为地址信号。信号WDA为写入数据，信号RDA为读出数据。信号PON1、信号PON2为电源门控控制用信号。此外，信号PON1、信号PON2也可以在控制电路32中生成。
控制电路32为具有控制存储装置300的整体工作的功能的逻辑电路。例如，控制电路对信号CE、信号GW及信号BW进行逻辑运算来决定存储装置300的工作模式(例如，写入工作、读出工作)。或者，控制电路32生成外围电路41的控制信号，以执行上述工作模式。
电压生成电路33具有生成负电压的功能。信号WAKE具有控制对电压生成电路33输入信号CLK的功能。例如，当信号WAKE被施加H电平的信号时，信号CLK被输入到电压生成电路33，电压生成电路33生成负电压。
外围电路41是用来对存储单元10进行数据的写入及读出的电路。此外，外围电路41是输出用来控制功能电路51的各种信号的电路。外围电路41包括行译码器42、列译码器44、行驱动器43、列驱动器45、输入电路47、输出电路48、读出放大器46。
行译码器42及列译码器44具有对信号ADDR进行译码的功能。行译码器42是用来指定要访问行的电路，列译码器44是用来指定要访问列的电路。行驱动器43具有选择由行译码器42指定的布线WL的功能。列驱动器45具有如下功能：将数据写入到存储单元10的功能；从存储单元10读出数据的功能；保持所读出的数据的功能等。
输入电路47具有保持信号WDA的功能。输入电路47中保持的数据输出到列驱动器45。输入电路47的输出数据是写入到存储单元10的数据(Din)。由列驱动器45从存储单元10读出的数据(Dout)被输出至输出电路48。输出电路48具有保持Dout的功能。此外，输出电路48具有将Dout输出到存储装置300的外部的功能。从输出电路48输出的数据为信号RDA。
PSW22具有控制向外围电路31供给VDD的功能。PSW23具有控制向行驱动器43供给VHM的功能。在此，存储装置300的高电源电压为VDD，低电源电压为GND(接地电位)。此外，VHM是用来使字线成为高电平的高电源电压，其高于VDD。利用信号PON1控制PSW22的开启/关闭，利用信号PON2控制PSW23的开启/关闭。在图19中，外围电路31中被供应VDD的电源域的个数为1，但是也可以为多个。此时，可以对各电源域设置功率开关。
存储器阵列20包括存储器阵列20[1]至20[m](m为2以上的整数)及功能层50，可以在驱动电路21上重叠设置多个层的存储器阵列20。通过重叠设置多个层的存储器阵列20，可以提高存储单元10的存储密度。图20A是在驱动电路21上重叠设置有功能层50及5层(m＝5)的存储器阵列20[1]至20[5]的存储装置300的立体图。
在图20A中，将设置在第一层中的存储器阵列20记作存储器阵列20[1]，将设置在第二层中的存储器阵列20记作存储器阵列20[2]，将设置在第五层中的存储器阵列20记作存储器阵列20[5]。另外，图20A示出延伸设置在X方向上的布线WL、布线PL及布线CL以及延伸设置在Z方向(垂直于设置有驱动电路的衬底表面的方向)上的布线BL。注意，为了使附图更易懂，省略存储器阵列20的每一个所包括的布线WL及布线PL的一部分的记载。
图20B示出说明图20A所示的连接于布线BL的功能电路51及连接于布线BL的存储器阵列20[1]至20[5]所包括的存储单元10的结构例子的示意图。此外，图20B示出设置在功能电路51与驱动电路21之间的布线GBL。另外，将一个布线BL与多个存储单元(存储单元10)电连接的结构也称为“存储器串”。注意，在附图中，为了提高易见度，有时用粗线示出布线GBL。
图20B示出连接于布线BL的存储单元10的电路结构的一个例子。存储单元10包括晶体管11及电容器12。关于晶体管11、电容器12及各布线(布线BL及布线WL等)，例如有时将布线BL[1]及布线WL[1]称为布线BL及布线WL等。在此，晶体管11对应于实施方式1所示的晶体管200。
在存储单元10中，晶体管11的源极和漏极中的一个与布线BL连接。晶体管11的源极和漏极中的另一个与电容器12的一个电极连接。电容器12的另一个电极与布线PL连接。晶体管11的栅极与布线WL连接。晶体管11的背栅极与布线CL连接。
布线PL是供应用来保持电容器12的电位的恒电位的布线。布线CL是供应用来控制晶体管11的阈值电压的恒电位的布线。布线PL及布线CL也可以为相同的电位。此时，通过连接两个布线，可以减少连接于存储单元10的布线数。
图20B所示的布线GBL以使驱动电路21与功能层50之间电连接的方式设置。图21A示出以功能电路51以及存储器阵列20[1]至20[m]为重复单位70的存储装置300的示意图。虽然图21A中示出一个布线GBL，但也可以根据功能层50中的功能电路51的数量适当地设置布线GBL。
此外，布线GBL以与功能电路51所包括的晶体管的半导体层接触的方式设置。或者，布线GBL以与功能电路51所包括的晶体管的半导体层的用作源极或漏极的区域接触的方式设置。或者，布线GBL以与接触于功能电路51所包括的晶体管的半导体层的用作源极或漏极的区域的导电体接触的方式设置。也就是说，布线GBL可以说是使功能层50的功能电路51所包括的晶体管的源极和漏极中的一个与驱动电路21在垂直方向上电连接的布线。
此外，也可以具有层叠包括功能电路51及存储器阵列20[1]至20[m]的重复单位70的结构。本发明的一个方式的存储装置300A如图21B所示可以包括重复单位70[1]至70[p](p为2以上的整数)。布线GBL与重复单位70所包括的功能层50连接。根据功能电路51的个数适当地设置布线GBL即可。
在本发明的一个方式中，在层叠设置OS晶体管的同时将用作位线的布线配置在垂直于设置有驱动电路21的衬底表面的方向上。通过在衬底表面的垂直方向上设置从存储器阵列20延伸设置的用作位线的布线，可以缩短存储器阵列20与驱动电路21之间的布线的长度。因此，可以大幅度降低位线的寄生电容。
另外，本发明的一个方式在设置有存储器阵列20的层中包括功能层50，该功能层50包括具有放大保持在存储单元10中的数据电位并将其输出的功能的功能电路51。通过采用该结构，可以将读出数据时用作位线的布线BL的微小的电位差放大而可以驱动驱动电路21所包括的读出放大器46。由于可以使读出放大器等的电路小型化，所以可以实现存储装置300的小型化。此外，即使降低存储单元10所包括的电容器12的电容，存储装置300也可以工作。
注意，在上面示出存储单元10具有1T(晶体管)1C(电容器)型结构的例子，但是本发明不局限于此。例如，如图25A所示，也可以将3T1C型的存储单元用于存储装置。图25A所示的存储单元包括晶体管11a、11b、11c以及电容器12a。在此，晶体管11a、11b、11c可以具有与晶体管11同样的结构，电容器12a可以具有与电容器12同样的结构。另外，具有上述结构的RAM有时被称为NOSRAM(注册商标)(Nonvolatile Oxide Semiconductor RAM：非易失性氧化物半导体RAM)。
如图25A所示，晶体管11a的源极和漏极中的一个电连接于电容器12a的一个电极及晶体管11b的第一栅极。另外，晶体管11b的源极和漏极中的一个电连接于晶体管11c的源极和漏极中的一个。另外，可以在晶体管11a的第一栅极、源极和漏极中的另一个及第二栅极、晶体管11b的源极和漏极中的另一个及第二栅极、晶体管11c的第一栅极、源极和漏极中的另一个及第二栅极、以及电容器12a的另一个电极适当地设置布线。另外，也可以对应上述布线适当地使存储装置的结构变形。
另外，如图25B所示，也可以采用不设置晶体管11c而只设置晶体管11a、11b以及电容器12a的2T1C型的存储单元。
另外，在晶体管11a及晶体管11b的寄生电容充分大时，如图25C所示，也可以不设置电容器12a。在此情况下，只由晶体管11a及晶体管11b构成存储单元。
[存储器阵列20及功能电路51的结构例子]
参照图22说明图19至图21B所说明的功能电路51的结构例子以及存储器阵列20及驱动电路21所包括的读出放大器46的结构例子。图22示出驱动电路21，该驱动电路21连接于布线GBL(布线GBL_A、布线GBL_B)，该布线GBL连接于功能电路51(功能电路51_A、功能电路51_B)，且该功能电路51连接于与不同的布线BL(布线BL_A、布线BL_B)连接的存储单元10(存储单元10_A、存储单元10_B)。作为图22所示的驱动电路21，除了读出放大器46以外还示出预充电电路71_A、预充电电路71_B、开关电路72_A、开关电路72_B及写入读出电路73。
作为功能电路51_A、51_B示出晶体管52_a、52_b、53_a、53_b、54_a、54_b、55_a、55_b。图22所示的晶体管52_a、52_b、53_a、53_b、54_a、54_b、55_a、55_b与存储单元10所包括的晶体管11同样地是OS晶体管。包括功能电路51的功能层50可以与存储器阵列20[1]至20[m]同样地层叠设置在驱动电路21上。
布线BL_A与晶体管52_a的栅极连接，且布线BL_B与晶体管52_b的栅极连接。布线GBL_A与晶体管53_a、54_a的源极和漏极中的一个连接。布线GBL_B与晶体管53_b、54_b的源极和漏极中的一个连接。与布线BL_A及BL_B同样地，布线GBL_A及GBL_B设置在垂直方向上并与驱动电路21所包括的晶体管连接。如图22所示，晶体管53_a、53_b、54_a、54_b、55_a、55_b的栅极被供应选择信号MUX、控制信号WE或控制信号RE。
构成图22所示的读出放大器46、预充电电路71_A及预充电电路71_B的晶体管81_1至81_6及82_1至82_4由Si晶体管构成。构成开关电路72_A及开关电路72_B的开关83_A至83_D也可以由Si晶体管构成。晶体管53_a、53_b、54_a、54_b的源极和漏极中的一个与构成预充电电路71_A、预充电电路71_B、读出放大器46、开关电路72_A的晶体管或开关连接。
预充电电路71_A包括n沟道型的晶体管81_1至81_3。预充电电路71_A是根据供应给预充电线PCL1的预充电信号将布线BL_A及布线BL_B预充电至相当于高电源电位(VDD)与低电源电位(VSS)之间的电位VDD/2的中间电位VPC的电路。
预充电电路71_B包括n沟道型的晶体管81_4至81_6。预充电电路71_B是根据供应给预充电线PCL2的预充电信号将布线GBL_A及布线GBL_B预充电至相当于VDD与VSS之间的电位VDD/2的中间电位VPC的电路。
读出放大器46包括连接于布线VHH或布线VLL的p沟道型的晶体管82_1、82_2及n沟道型的晶体管82_3、82_4。布线VHH或布线VLL是具有供应VDD或VSS的功能的布线。晶体管82_1至82_4是构成反相器环路的晶体管。通过选择存储单元10_A、10_B而被预充电的布线BL_A及布线BL_B的电位变化，根据该变化将布线GBL_A及布线GBL_B的电位设定为VDD或VSS。布线GBL_A及布线GBL_B的电位可以经过开关83_C及开关83_D以及写入读出电路73输出到外部。布线BL_A及布线BL_B以及布线GBL_A及布线GBL_B相当于位线对。写入读出电路73的数据信号的写入根据信号EN_data被控制。
开关电路72_A是控制读出放大器46与布线GBL_A及布线GBL_B之间的导通状态的电路。开关电路72_A通过控制切换信号CSEL1可以切换开启或关闭。在开关83_A及83_B为n沟道晶体管的情况下，在切换信号CSEL1为高电平时开启，而在切换信号CSEL1为低电平时关闭。开关电路72_B是控制写入读出电路73与连接于读出放大器46的位线对之间的导通状态的电路。开关电路72_B通过控制切换信号CSEL2可以切换开启或关闭。开关83_C及83_D可以与开关83_A及83_B同样地工作。
如图22所示，存储装置300可以具有通过设置在最短距离的垂直方向上的布线BL及布线GBL使存储单元10、功能电路51与读出放大器46连接的结构。包括构成功能电路51的晶体管的功能层50增加，但由于降低布线BL的负载，可以缩短写入时间且可以易于读出数据。
另外，如图22所示，功能电路51_A、51_B所包括的各晶体管根据控制信号WE、RE及选择信号MUX控制。各晶体管可以根据控制信号及选择信号将布线BL的电位经过布线GBL输出到驱动电路21。功能电路51_A、51_B可以被用作由OS晶体管构成的读出放大器。通过采用该结构，可以在读出时将布线BL的微小的电位差放大，可以驱动使用Si晶体管的读出放大器46。
<存储单元的结构例子>
使用图23说明用于上述存储装置的存储单元10的结构例子。
注意，在图23中，X方向平行于晶体管的沟道宽度方向，Y方向垂直于X方向，Z方向垂直于X方向及Y方向。
如图23所示，存储单元10包括晶体管11及电容器12。晶体管11上设置有绝缘体285且绝缘体285上设置有绝缘体284。绝缘体285及绝缘体284可以使用可用作绝缘体216的绝缘体。另外，晶体管11具有与上述实施方式所示的晶体管200同样的结构，对相同构成要素附上相同符号。关于晶体管200的详细内容，可以参照上述实施方式。另外，以与晶体管11的源极和漏极中的一个(导电体242a)接触的方式设置导电体240。导电体240在Z方向上延伸并被用作布线BL。
电容器12包括导电体242b上的导电体153、导电体153上的绝缘体154以及绝缘体154上的导电体160(导电体160a及导电体160b)。
导电体153、绝缘体154及导电体160的每一个的至少一部分配置在设置于绝缘体271b、绝缘体275、绝缘体280、绝缘体282、绝缘体283及绝缘体285中的开口的内部。导电体153、绝缘体154及导电体160的每一个的端部至少位于绝缘体282上，优选位于绝缘体285上。绝缘体154以覆盖导电体153的端部的方式设置。由此，可以使导电体153与导电体160电绝缘。
设置于绝缘体271b、绝缘体275、绝缘体280、绝缘体282、绝缘体283及绝缘体285中的开口的深度越深(也就是说，使绝缘体271b、绝缘体275、绝缘体280、绝缘体282、绝缘体283和绝缘体285中的一个或多个的厚度变大)电容器12的静电电容可以越大。通过增大单位面积的电容器12的静电电容，可以实现半导体装置的微型化或高集成化。
导电体153具有用作电容器12的一个电极(下部电极)的区域。绝缘体154具有用作电容器12的介电质的区域。导电体160具有用作电容器12的另一个电极(上部电极)的区域。电容器12构成MIM(Metal-Insulator-Metal：金属-绝缘体-金属)电容器。
以与氧化物230重叠的方式在氧化物230上设置的导电体242b被用作与电容器12的导电体153电连接的布线。
电容器12所包括的导电体153及导电体160分别可以使用可用于导电体205或导电体260的各种导电体形成。导电体153及导电体160优选都利用ALD法或CVD法等覆盖性高的沉积法沉积。例如，作为导电体153可以使用利用ALD法或CVD法沉积的氮化钛或氮化钽。
导电体153的底面与导电体242b2的顶面接触。这里，通过作为导电体242b2使用导电性良好的导电材料，可以降低导电体153与导电体242b的接触电阻。
另外，作为导电体160a可以使用利用ALD法或CVD法沉积的氮化钛，作为导电体160b可以使用利用CVD法沉积的钨。在此，对绝缘体154的钨的密着性充分高时，作为导电体160也可以使用利用CVD法沉积的钨的单层结构。
电容器12中的绝缘体154优选使用高介电常数(high-k)材料(相对介电常数较高的材料)。绝缘体154优选利用ALD法或CVD法等覆盖性高的沉积方法沉积。
作为高介电常数(high-k)材料的绝缘体，例如可以举出包含选自铝、铪、锆及镓等中的一种以上的金属元素的氧化物、氧氮化物、氮氧化物及氮化物。此外，上述氧化物、氧氮化物、氮化氧化物或氮化物也可以包含硅。此外，也可以将由上述材料构成的绝缘体叠层地使用。
例如，作为高介电常数(high-k)材料的绝缘体例如可以举出氧化铝、氧化铪、氧化锆、包含铝及铪的氧化物、包含铝及铪的氧氮化物、包含硅及铪的氧化物、包含硅及铪的氧氮化物、包含硅及锆的氧化物、包含硅及锆的氧氮化物、包含铪及锆的氧化物以及包含铪及锆的氧氮化物。通过使用这种high-k材料，可以以能够抑制泄漏电流的程度增厚绝缘体154，并且，也可以充分确保电容器12的静电电容。
此外，优选将由上述材料构成的绝缘体叠层地使用，优选使用高介电常数(high-k)材料与该高介电常数(high-k)材料相比介电强度大的材料的叠层结构。例如，作为绝缘体154可以使用以氧化锆、氧化铝、氧化锆的顺序依次层叠的绝缘体。此外，例如，可以使用以氧化锆、氧化铝、氧化锆、氧化铝的顺序依次层叠的绝缘体。此外，例如，可以使用以铪锆氧化物、氧化铝、铪锆氧化物、氧化铝的顺序依次层叠的绝缘体。通过将氧化铝等介电强度比较大的绝缘体层叠地使用，提高介电强度，因此可以抑制电容器12的静电破坏。
设置在绝缘体271b、绝缘体275、绝缘体280、绝缘体282、绝缘体283及绝缘体285中的开口的深度越深(也就是说，使绝缘体271b、绝缘体275、绝缘体280、绝缘体282、绝缘体283和绝缘体285中的一个或多个的厚度变大)电容器12的静电电容可以越大。在此，由于绝缘体271b、绝缘体275、绝缘体282及绝缘体283被用作阻挡绝缘体，所以优选根据半导体装置所需的阻挡性设定厚度。此外，由于根据绝缘体280的厚度决定用作栅电极的导电体260的厚度，所以绝缘体280的厚度优选根据半导体装置所需的导电体260的厚度设定。
因此，优选的是，通过调节绝缘体285的厚度设定电容器12的静电电容。例如，将绝缘体285的厚度设定在50nm以上且250nm以下的范围内，上述开口的深度为150nm以上且350nm以下左右即可。通过上述范围内形成电容器12，使电容器12具有充分的静电电容，且在层叠多个存储单元的层的半导体装置中，可以不使一个层的高度过度增高。在多个存储单元的层的每一个中，可以使设置在各存储单元中的电容器的静电电容不同。在采用该结构时，例如，使设置在各存储单元的层中的绝缘体285的厚度不同即可。
在配置有电容器12的设置在绝缘体285等中的开口部，该开口部的侧壁也可以垂直或大致垂直于绝缘体222的顶面，也可以具有锥形形状。通过侧壁具有锥形形状，可以提高设置在绝缘体285等的开口部的导电体153等的覆盖性，因此可以降低空洞等缺陷。
以与氧化物230重叠的方式在氧化物230上设置的导电体242a被用作与导电体240电连接的布线。例如，在图23中，导电体242a的顶面及侧端部与延伸在Z方向上的导电体240电连接。尤其是，在图23中，导电体242a2的顶面及侧端部、导电体242a1的侧端部与导电体240接触。
当导电体240直接与导电体242a的顶面和侧端部的至少一个接触时，不需要另行设置用于连接的电极，因此可以缩小存储器阵列的占有面积。此外，存储单元的集成度得到提高，可以增大存储装置的存储容量。此外，导电体240优选与导电体242a的顶面的一部分及侧端部接触。通过导电体240与导电体242a的多个面接触，可以降低导电体240与导电体242a的接触电阻。尤其是，如图23所示，当导电体240与导电性高的导电体242a2的顶面的一部分及侧端部接触时，可以进一步降低导电体240和导电体242a的接触电阻。
导电体240设置在形成在绝缘体216、绝缘体221、绝缘体222、绝缘体275、绝缘体280、绝缘体282、绝缘体283、绝缘体285及绝缘体284中的开口中。
导电体240优选具有导电体240a与导电体240b的叠层结构。例如，如图23所示，导电体240可以具有导电体240a以与上述开口部的内壁接触的方式设置并且在其内侧设置导电体240b的结构。也就是说，与导电体240b相比，导电体240a在绝缘体216、绝缘体221、绝缘体222、绝缘体275、绝缘体280、绝缘体282、绝缘体283、绝缘体285及绝缘体284的附近配置。此外，导电体240a接触于导电体242a的顶面及侧端部。
作为导电体240a，优选使用具有抑制水、氢等杂质的透过的功能的导电材料。导电体240a例如可以具有使用钽、氮化钽、钛、氮化钛、钌及氧化钌中的一个或多个的单层结构或叠层结构。由此，可以抑制水、氢等杂质经过导电体240混入到氧化物230。
此外，由于导电体240还被用作布线，所以优选使用导电性高的导电体。例如，导电体240b可以使用钨、铜或铝为主要成分的导电材料。
例如，优选的是，作为导电体240a使用氮化钛，作为导电体240b使用钨。在此情况下，导电体240a为包含钛及氮的导电体，导电体240b为包含钨的导电体。
此外，导电体240既可以具有单层结构，又可以具有三层以上的叠层结构。
另外，如图23所示，优选以与导电体240的侧面接触的方式设置绝缘体241。具体而言，以与绝缘体216、绝缘体221、绝缘体222、绝缘体275、绝缘体280、绝缘体282、绝缘体283、绝缘体285及绝缘体284的开口的内壁接触的方式设置绝缘体241。此外，在该开口中突出形成的绝缘体224、氧化物230及导电体242a的侧面也形成有绝缘体241。在此，导电体242a的至少一部分从绝缘体241露出并与导电体240接触。也就是说，导电体240以隔着绝缘体241嵌入在上述开口的内部的方式设置。
如图23所示，形成在导电体242a的下方的绝缘体241的最上部优选位于导电体242a的顶面的下方。通过采用该结构，导电体240可以与导电体242a的侧端部的至少一部分接触。此外，形成在导电体242a的下方的绝缘体241优选包括与氧化物230的侧面接触的区域。通过采用该结构，可以抑制绝缘体280等所包含的水、氢等杂质经过导电体240混入到氧化物230。
作为绝缘体241，可以使用可用于绝缘体275等的阻挡绝缘膜。例如，绝缘体241可以使用氮化硅、氧化铝、氮氧化硅等的绝缘体。通过采用该结构，可以抑制绝缘体280等所包含的水、氢等杂质经过导电体240混入到氧化物230。尤其是，氮化硅对氢具有高阻挡性，所以是优选的。另外，可以抑制绝缘体280所包含的氧被导电体240吸收。
图23示出绝缘体241为单层的结构，但本发明不局限于此。绝缘体241也可以具有两层以上的叠层结构。
在绝缘体241具有两层叠层结构时，接触于绝缘体280等的开口的内壁的第一层使用氧阻挡绝缘膜且其内侧的第二层使用氢阻挡绝缘膜，即可。例如，作为第一层使用利用ALD法沉积的氧化铝且作为第二层使用利用PEALD法沉积的氮化硅即可。通过采用该结构，可以抑制导电体240的氧化，并且可以降低氢从导电体240混入到氧化物230等。由此，可以实现晶体管11的电特性及可靠性的提高。
在配置有导电体240及绝缘体241的开口部，该开口部的侧壁也可以垂直或大致垂直于绝缘体222的顶面，也可以为锥形形状。通过侧壁具有锥形形状，设置在该开口部中的绝缘体241等的覆盖性得到提高。
<存储装置300的结构例子>
使用图24说明上述存储装置300的结构例子。
存储装置300包括：包括晶体管310等的层的驱动电路21；驱动电路21上的包括晶体管52、53、54、55等的层的功能层50；以及功能层50上的存储器阵列20[1]至20[m](图24仅示出存储器阵列20[1]、20[2])。晶体管52对应于上述晶体管52_a、52_b，晶体管53对应于上述晶体管53_a、53_b，晶体管54对应于上述晶体管54_a、54_b，并且晶体管55对应于上述晶体管55_a、55_b。
图24示出驱动电路21所包括的晶体管310。晶体管310设置在衬底311上，并包括用作栅极的导电体316、用作栅极绝缘体的绝缘体315、包含衬底311的一部分的半导体区域313以及用作源极区域或漏极区域的低电阻区域314a及低电阻区域314b。晶体管310可以是p沟道型晶体管或n沟道型晶体管。作为衬底311，例如可以使用单晶硅衬底。
在此，在图24所示的晶体管310中，形成沟道的半导体区域313(衬底311的一部分)具有凸形状。此外，以隔着绝缘体315覆盖半导体区域313的侧面及顶面的方式设置导电体316。此外，导电体316可以使用调整功函数的材料。因为利用半导体衬底的凸部，所以这种晶体管310也被称为FIN型晶体管。此外，也可以以与凸部的上部接触的方式具有用于形成凸部的掩模的绝缘体。此外，虽然在此示出对半导体衬底的一部分进行加工来形成凸部的情况，但是也可以对SOI衬底进行加工来形成具有凸形状的半导体膜。
注意，图24所示的晶体管310的结构只是一个例子，不局限于上述结构，可以根据电路结构或驱动方法使用适当的晶体管。
在各结构体之间也可以设置有包括层间膜、布线及插头等的布线层。此外，布线层可以根据设计而设置为多个层。此外，在本说明书等中，布线、与布线电连接的插头也可以是一个构成要素。就是说，导电体的一部分有时被用作布线，并且导电体的一部分有时被用作插头。
例如，在晶体管310上，作为层间膜依次层叠地设置有绝缘体320、绝缘体322、绝缘体324及绝缘体326。此外，导电体328等嵌入绝缘体320及绝缘体322中。此外，导电体330等嵌入绝缘体324及绝缘体326中。此外，导电体328及导电体330被用作接触插头或布线。
此外，用作层间膜的绝缘体也可以被用作覆盖其下方的凹凸形状的平坦化膜。例如，为了提高绝缘体322的顶面的平坦性，也可以通过利用化学机械抛光(CMP：ChemicalMechanical Polishing)法等的平坦化处理实现平坦化。
此外，图24示出功能层50中的晶体管52、53、55。晶体管52、53、55具有与存储单元10中的晶体管11同样的结构。晶体管52、53、55彼此的源极及漏极串联连接。
晶体管52、53、55上设置有绝缘体208，形成在绝缘体208中的开口中设置有导电体207。并且，绝缘体208上设置有绝缘体210，形成在绝缘体210中的开口中设置有导电体209。再者，绝缘体210上设置有绝缘体212，绝缘体212上设置有绝缘体214。形成在绝缘体212及绝缘体214中的开口嵌入有设置在存储器阵列20[1]中的导电体240的一部分。在此，绝缘体208及绝缘体210可以使用可用作绝缘体216的绝缘体。另外，绝缘体212可以使用可用作绝缘体283的绝缘体。另外，绝缘体214可以使用可用作绝缘体282的绝缘体。
导电体207的底面以与晶体管52的导电体260的顶面接触的方式设置。此外，导电体207的顶面以与导电体209的底面接触的方式设置。另外，导电体209的顶面接触于设置在存储器阵列20[1]中的导电体240的底面。通过采用这种结构，可以将相当于布线BL的导电体240与晶体管52的栅极电连接。
存储器阵列20[1]至20[m]都包括多个存储单元10。各存储单元10所包括的导电体240电连接于上层的导电体240及下层的导电体240。
如图24所示，相邻的存储单元10共同使用导电体240。另外，在相邻的存储单元10中，以导电体240为界右侧的结构和左侧的结构呈对称设置。
这里，用作下层(例如存储器阵列20[1]的层)的电容器12的上部电极的导电体160及用作上层(例如存储器阵列20[2]的层)的晶体管11的第二栅电极的导电体261可以形成在同一层中。换言之，下层的电容器12的导电体160及上层的晶体管11的导电体261以嵌入形成在同一绝缘体216中的开口中的方式形成。通过加工一个导电膜形成下层的电容器12的导电体160及上层的晶体管11的导电体261，具有上述结构。此时，下层的电容器12的导电体160包含与上层的晶体管11的导电体261相同的材料。
如上所述，通过下层的电容器12的导电体160以及上层的晶体管11的导电体261同时形成，可以缩减根据本实施方式的存储装置的制造工序，由此可以提高该存储装置的生产率。
在上述存储器阵列20中可以层叠设置多个存储器阵列20[1]至20[m]。通过将存储器阵列20所包括的存储器阵列20[1]至20[m]配置在垂直于设置有驱动电路21的衬底表面的方向上，可以提高存储单元10的存储密度。此外，存储器阵列20可以在垂直方向上反复使用相同的制造工序制造。存储装置300可以降低存储器阵列20的制造成本。
本实施方式可以与其他实施方式适当地组合。
实施方式4
在本实施方式中，参照图26A及图26B说明安装有本发明的一个方式的存储装置的芯片的一个例子。
在图26A及图26B所示的芯片1200上安装有多个电路(系统)。如此，在一个芯片上集成有多个电路(系统)的技术有时被称为系统芯片(System on Chip：SoC)。
如图26A所示，芯片1200包括CPU1211、GPU1212、一个或多个模拟运算部1213、一个或多个存储控制器1214、一个或多个接口1215、一个或多个网络电路1216等。
在芯片1200上设置有凸块(未图示)，该凸块如图26B所示那样与封装衬底1201的第一面连接。此外，在封装衬底1201的第一面的背面设置有多个凸块1202，该凸块1202与母板1203连接。
此外，也可以在母板1203上设置有DRAM1221、闪存1222等的存储装置。例如，可以将上述实施方式所示的DOSRAM用于DRAM1221。由此，可以使DRAM1221低功耗化、高速化及大容量化。
CPU1211优选具有多个CPU核。此外，GPU1212优选具有多个GPU核。此外，CPU1211和GPU1212可以分别具有暂时储存数据的存储器。或者，也可以在芯片1200上设置有CPU1211和GPU1212共同使用的存储器。可以将上述DOSRAM用于该存储器。此外，GPU1212适合用于多个数据的并行计算，其可以用于图像处理或积和运算。通过作为GPU1212设置使用上述实施方式所示的OS晶体管的图像处理电路或积和运算电路，可以以低功耗执行图像处理或积和运算。
此外，因为在同一芯片上设置有CPU1211和GPU1212，所以可以缩短CPU1211和GPU1212之间的布线，并可以以高速进行从CPU1211到GPU1212的数据传送、CPU1211及GPU1212所具有的存储器之间的数据传送以及GPU1212中的运算结束之后的从GPU1212到CPU1211的运算结果传送。
模拟运算部1213具有A/D(模拟/数字)转换电路和D/A(数字/模拟)转换电路中的一方或双方。此外，也可以在模拟运算部1213中设置上述积和运算电路。
存储控制器1214具有用作DRAM1221的控制器的电路及用作闪存1222的接口的电路。
接口1215具有与如显示装置、扬声器、麦克风、照相机、控制器等外部连接设备之间的接口电路。控制器包括鼠标、键盘、游戏机用控制器等。作为上述接口，可以使用USB(Universal Serial Bus：通用串行总线)、HDMI(High-Definition MultimediaInterface：高清晰度多媒体接口)(注册商标)等。
网络电路1216具有用来与LAN(Local Area Network：局域网)等网络连接的电路。此外，还可以具有网络安全用电路。
上述电路(系统)可以经同一制造工艺形成在芯片1200上。由此，即使芯片1200所需的电路个数增多，也不需要增加制造工艺，可以以低成本制造芯片1200。
可以将包括设置有具有GPU1212的芯片1200的封装衬底1201、DRAM1221以及闪存1222的母板1203称为GPU模块1204。
GPU模块1204因具有使用SoC技术的芯片1200而可以减小其尺寸。此外，GPU模块1204因具有高图像处理能力而适合用于智能手机、平板终端、膝上型个人计算机、便携式(可携带)游戏机等便携式电子设备。此外，通过利用使用GPU1212的积和运算电路，可以执行深度神经网络(DNN)、卷积神经网络(CNN)、递归神经网络(RNN)、自动编码器、深度玻尔兹曼机(DBM)、深度置信网络(DBN)等方法，由此可以将芯片1200用作AI芯片，或者，可以将GPU模块1204用作AI系统模块。
本实施方式可以与其他实施方式适当地组合。
实施方式5
在本实施方式中，说明可以使用在上述实施方式中说明的半导体装置的电子构件、电子设备、大型计算机、太空设备及数据中心(Data Center：也称为DC)。使用本发明的一个方式的半导体装置的电子构件、电子设备、大型计算机、太空设备及数据中心对低功耗等高性能的实现很有效。
[电子构件]
图27A示出安装有电子构件700的基板(电路板704)的立体图。图27A所示的电子构件700在模子711内包括半导体装置710。在图27A中，省略电子构件700的一部分记载以表示其内部。电子构件700在模子711的外侧包括连接盘(land)712。连接盘712电连接于电极焊盘713，电极焊盘713通过引线714电连接于半导体装置710。电子构件700例如安装于印刷电路板702上。通过组合多个该电子构件并使其分别在印刷电路板702上电连接，由此完成电路板704。
另外，半导体装置710包括驱动电路层715及存储层716。存储层716具有层叠有多个存储单元阵列的结构。层叠有驱动电路层715及存储层716的结构可以采用单片叠层的结构。在单片叠层的结构中，可以不用TSV(Through Silicon Via：硅通孔)等贯通电极技术及Cu-Cu直接接合等接合技术而连接各层间。当以单片的方式层叠驱动电路层715和存储层716时，例如，可以实现在处理器上直接形成存储器的所谓的片上存储器的结构。通过采用片上存储器的结构，可以实现处理器与存储器的接口部分的高速工作。
另外，通过采用片上存储器的结构，与使用TSV等贯通电极的技术相比，可以缩小连接布线等的尺寸，因此可以增加引脚数量。通过增加引脚数量可以进行并联工作，由此可以提高存储器的带宽度(也称为存储器带宽)。
另外，优选的是，使用OS晶体管形成存储层716中的多个存储单元阵列，以单片的方式层叠该多个存储单元阵列。当多个存储单元阵列采用单片叠层时，可以提高存储器的带宽度和存储器的访问延迟中的任一方或双方。带宽度是指单位时间的数据传输量，访问延迟是指访问和开始数据的交换之间的时间。当在存储层716中使用Si晶体管时，与OS晶体管相比，实现单片叠层的结构更困难。因此，在单片叠层的结构中，OS晶体管比Si晶体管优异。
另外，可以将半导体装置710称为裸片。在本说明书等中，裸片是指在半导体芯片的制造工序中例如在圆盘状的衬底(也称为晶圆)等上形成电路图案，切割成矩形小片而得的芯片。作为可用于裸片的半导体材料，例如可以举出硅(Si)、碳化硅(SiC)或氮化镓(GaN)等。例如，有时将从硅衬底(也称为硅晶圆)得到的裸片称为硅片。
接着，图27B示出电子构件730的立体图。电子构件730是SiP(System in Package：系统封装)或MCM(Multi Chip Module：多芯片模块)的一个例子。在电子构件730中，封装衬底732(印刷电路板)上设置有插板(interposer)731，插板731上设置有半导体装置735及多个半导体装置710。
电子构件730示出将半导体装置710用作高带宽存储器(HBM：High BandwidthMemory)的例子。此外，半导体装置735可以用于CPU(Central Processing Unit：中央处理器)、GPU(Graphics Processing Unit：图形处理器)或FPGA(Field Programmable GateArray：现场可编程门阵列)等集成电路。
封装衬底732例如可以使用陶瓷衬底、塑料衬底或玻璃环氧衬底。插板731例如可以使用硅插板或树脂插板。
插板731具有多个布线并具有电连接端子间距不同的多个集成电路的功能。多个布线由单层或多层构成。此外，插板731具有将设置于插板731上的集成电路与设置于封装衬底732上的电极电连接的功能。因此，有时将插板也称为“重布线衬底(rewiringsubstrate)”或“中间衬底”。此外，有时通过在插板731中设置贯通电极，通过该贯通电极使集成电路与封装衬底732电连接。此外，在使用硅插板的情况下，也可以使用TSV作为贯通电极。
在HBM中，为了实现宽存储器带宽需要连接许多布线。为此，要求安装HBM的插板上能够高密度地形成微细的布线。因此，作为安装HBM的插板优选使用硅插板。
此外，在使用硅插板的SiP及MCM等中，不容易发生因集成电路与插板间的膨胀系数的不同而导致的可靠性下降。此外，由于硅插板的表面平坦性高，所以设置在硅插板上的集成电路与硅插板间不容易产生连接不良。尤其优选将硅插板用于2.5D封装(2.5D安装)，其中多个集成电路横着排放并配置于插板上。
另一方面，当利用硅插板及TSV等使端子间距不同的多个集成电路电连接时，需要该端子间距的宽度等的空间。因此，当想要缩小电子构件730的尺寸时，上述端子间距的宽度成为问题，有时难以设置为实现较宽的存储器带宽需要的较多的布线。于是，如上所述，使用OS晶体管的单片叠层的结构是优选的。另外，也可以采用组合利用TSV层叠的存储单元阵列与以单片的方式层叠的存储单元阵列的复合结构。
此外，也可以与电子构件730重叠地设置散热器(散热板)。在设置散热器的情况下，优选使设置于插板731上的集成电路的高度一致。例如，在本实施方式所示的电子构件730中，优选使半导体装置710与半导体装置735的高度一致。
为了将电子构件730安装在其他衬底上，也可以在封装衬底732的底部设置电极733。图27B示出用焊球形成电极733的例子。通过在封装衬底732的底部以矩阵状设置焊球，可以实现BGA(Ball Grid Array：球栅阵列)的安装。此外，电极733也可以使用导电针形成。通过在封装衬底732的底部以矩阵状设置导电针，可以实现PGA(Pin Grid Array：针栅阵列)的安装。
电子构件730可以通过各种安装方式安装在其他衬底上，而不局限于BGA及PGA。作为安装方法例如可以举出SPGA(Staggered Pin Grid Array：交错针栅阵列)、LGA(LandGrid Array：地栅阵列)、QFP(Quad Flat Package：四侧引脚扁平封装)、QFJ(Quad Flat J-leaded package：四侧J形引脚扁平封装)及QFN(Quad Flat Non-leaded package：四侧无引脚扁平封装)。
[电子设备]
接着，图28A示出电子设备6500的立体图。图28A所示的电子设备6500是可用作智能手机的便携式信息终端。电子设备6500包括外壳6501、显示部6502、电源按钮6503、按钮6504、扬声器6505、麦克风6506、摄像头6507、光源6508及控制装置6509等。控制装置6509例如包括选自CPU、GPU及存储装置中的任一个或多个。可以将本发明的一个方式的半导体装置用于显示部6502、控制装置6509等。
图28B所示的电子设备6600是可用作笔记本式个人计算机的信息终端。电子设备6600包括外壳6611、键盘6612、指向装置6613、外部连接端口6614、显示部6615、控制装置6616等。控制装置6616例如包括选自CPU、GPU及存储装置中的任一个或多个。可以将本发明的一个方式的半导体装置用于显示部6615、控制装置6616等。此外，通过将本发明的一个方式的半导体装置用于上述控制装置6509及控制装置6616，可以降低功耗，所以是优选的。
[大型计算机]
接着，图28C示出大型计算机5600的立体图。在图28C所示的大型计算机5600中，多个机架式计算机5620收纳在机架5610中。此外，也可以将大型计算机5600称为超级计算机。
计算机5620例如可以具有图28D所示的立体图的结构。在图28D中，计算机5620包括母板5630，母板5630包括多个插槽5631以及多个连接端子等。插槽5631插入有个人计算机卡5621。并且，个人计算机卡5621包括连接端子5623、连接端子5624、连接端子5625，它们连接到母板5630。
图28E所示的个人计算机卡5621是包括CPU、GPU、存储装置等的处理板的一个例子。个人计算机卡5621具有板5622。此外，板5622包括连接端子5623、连接端子5624、连接端子5625、半导体装置5626、半导体装置5627、半导体装置5628以及连接端子5629。注意，图28E示出半导体装置5626、半导体装置5627以及半导体装置5628以外的半导体装置，关于这些半导体装置的说明，参照以下记载的半导体装置5626、半导体装置5627以及半导体装置5628的说明即可。
连接端子5629具有可以插入母板5630的插槽5631的形状，连接端子5629被用作连接个人计算机卡5621与母板5630的接口。作为连接端子5629的规格例如可以举出PCIe等。
连接端子5623、连接端子5624、连接端子5625例如可以被用作用来对个人计算机卡5621供电或输入信号等的接口。此外，例如，可以被用作用来进行个人计算机卡5621所计算的信号的输出等的接口。作为连接端子5623、连接端子5624、连接端子5625各自的规格例如可以举出USB(通用串行总线)、SATA(Serial ATA：串行ATA)、SCSI(Small ComputerSystem Interface：小型计算机系统接口)等。此外，当从连接端子5623、连接端子5624、连接端子5625输出视频信号时，作为各规格可以举出HDMI(注册商标)等。
半导体装置5626包括进行信号的输入及输出的端子(未图示)，通过将该端子插入板5622所包括的插座(未图示)，可以电连接半导体装置5626与板5622。
半导体装置5627包括多个端子，例如通过将该端子以回流焊方式焊接到板5622所包括的布线，可以电连接半导体装置5627与板5622。作为半导体装置5627，例如，可以举出FPGA、GPU、CPU等。作为半导体装置5627，例如可以使用电子构件730。
半导体装置5628包括多个端子，例如通过将该端子以回流焊方式焊接到板5622所包括的布线，可以电连接半导体装置5628与板5622。作为半导体装置5628，例如，可以举出存储装置等。作为半导体装置5628，例如可以使用电子构件700。
大型计算机5600可以用作并行计算机。通过将大型计算机5600用作并行计算机，例如可以进行人工智能的学习及推论所需要的大规模计算。
[太空设备]
可以将本发明的一个方式的半导体装置适用于处理并储存信息的设备等的太空设备。
本发明的一个方式的半导体装置可以包括OS晶体管。该OS晶体管的因被照射辐射线而导致的电特性变动小。换言之，对于辐射线的耐性高，所以在有可能入射辐射线的环境下也可以适当地使用。例如，可以在宇宙空间中使用的情况下适当地使用OS晶体管。
在图29中，作为太空设备的一个例子示出人造卫星6800。人造卫星6800包括主体6801、太阳能电池板6802、天线6803、二次电池6805以及控制装置6807。另外，图29示出在宇宙空间有行星6804的例子。注意，宇宙空间例如是指高度100km以上，但是本说明书所示的宇宙空间也可以包括热层、中间层及平流层。
另外，虽然图29中未图示，但是也可以将电池管理系统(也称为BMS)或电池控制电路设置到二次电池6805。当将OS晶体管用于上述电池管理系统或电池控制电路时，功耗低，并且即使在宇宙空间也实现高可靠性，所以是优选的。
另外，宇宙空间是其辐射剂量为地面的100倍以上的环境。作为辐射线，例如可以举出：以X射线及γ射线为代表的电磁波(电磁辐射线)；以及以α射线、β射线、中子射线、质子射线、重离子射线、介子射线等为代表的粒子辐射线。
在阳光照射到太阳能电池板6802时产生人造卫星6800进行工作所需的电力。然而，例如在阳光不照射到太阳能电池板的情况或者在照射到太阳能电池板的阳光量较少的情况下，所产生的电力量减少。因此，有可能不会产生人造卫星6800进行工作所需的电力。为了在所产生的电力较少的情况下也使人造卫星6800工作，优选在人造卫星6800中设置二次电池6805。另外，有时将太阳能电池板称为太阳能电池模块。
人造卫星6800可以生成信号。该信号通过天线6803传送，例如地面上的接收机或其他人造卫星可以接收该信号。通过接收人造卫星6800所传送的信号，可以测量接收该信号的接收机的位置。由此，人造卫星6800可以构成卫星定位系统。
另外，控制装置6807具有控制人造卫星6800的功能。控制装置6807例如使用选自CPU、GPU和存储装置中的任一个或多个构成。另外，作为控制装置6807优选使用本发明的一个方式的半导体装置。与Si晶体管相比，OS晶体管的因被照射辐射线而导致的电特性变动小。因此，OS晶体管在有可能入射辐射线的环境下也可靠性高且可以适当地使用。
另外，人造卫星6800可以包括传感器。例如通过包括可见光传感器，人造卫星6800可以具有检测地面上的物体反射的阳光的功能。或者，通过包括热红外线传感器，人造卫星6800可以具有检测从地表释放的热红外线的功能。由此，人造卫星6800例如可以被用作地球观测卫星。
注意，在本实施方式中，作为太空设备的一个例子示出人造卫星，但是不局限于此。例如，本发明的一个方式的半导体装置可以适当地应用于宇宙飞船、太空舱、太空探测器等太空设备。
如以上的说明那样，与Si晶体管相比，OS晶体管具有优异的效果，诸如可以实现较宽的存储器带宽、耐辐射线高。
[数据中心]
例如，可以将本发明的一个方式的半导体装置适用于数据中心等采用的存储系统。数据中心被要求保证数据不变性等进行数据的长期管理。在进行数据的长期管理时需要使设施大型化，诸如设置用来储存庞大的数据的存储及服务器、确保稳定的电源以保持数据或者确保在数据的保持中需要的冷却设备等。
通过将本发明的一个方式的半导体装置用于数据中心采用的存储系统，可以实现数据保持所需的功率的降低、保持数据的半导体装置小型化。因此，可以实现存储系统的小型化、用来保持数据的电源的小型化、冷却设备规模的缩小等。由此，可以实现数据中心的省空间。
此外，本发明的一个方式的半导体装置的功耗少，因此可以降低电路发热。由此，可以减少因该发热而给电路本身、外围电路及模块带来的负面影响。此外，通过使用本发明的一个方式的半导体装置，可以实现高温环境下也稳定工作的数据中心。因此，可以提高数据中心的可靠性。
图30示出可用于数据中心的存储系统。图30所示的存储系统7000作为主机7001(图示为主计算机)包括多个服务器7001sb。另外，作为存储7003(图示为存储)包括多个存储装置7003md。示出主机7001和存储7003通过存储区域网络7004(图示为SAN：StorageArea Network)及存储控制电路7002(图示为存储控制器)连接的形态。
主机7001相当于访问储存在存储7003中的数据的计算机。主机7001彼此也可以通过网络连接。
在存储7003中，通过使用快闪存储器缩短数据的访问速度，即缩短数据的存储及输出所需要的时间，但是该时间比可用作存储7003中的高速缓冲存储器的DRAM所需要的时间长得多。在存储系统中，为了解决存储7003的访问速度较长的问题，一般在存储7003中设置高速缓冲存储器来缩短数据的存储及输出所需要的时间。
在存储控制电路7002及存储7003中使用上述高速缓冲存储器。主机7001和存储7003交换的数据在储存在存储控制电路7002及存储7003中的该高速缓冲存储器之后输出到主机7001或存储7003。
当作为用来储存上述高速缓冲存储器的数据的晶体管使用OS晶体管来保持对应于数据的电位时，可以减少刷新频率来降低功耗。此外，通过层叠存储单元阵列可以实现存储的小型化。
注意，通过将本发明的一个方式的半导体装置用于选自电子构件、电子设备、大型计算机、太空设备和数据中心中的任一个或多个，可期待功耗降低的效果。因此，目前被认为随着半导体装置的高性能化或高集成化能量需求增加，通过使用本发明的一个方式的半导体装置，也可以减少以二氧化碳(CO2)为代表的温室气体的排放量。另外，本发明的一个方式的半导体装置具有低功耗，因此作为全球变暖的措施也有效。
本实施方式所示的构成、结构、方法等可以与其他实施方式等所示的构成、结构、方法等适当地组合而使用。

Claims (12)

1.一种半导体装置的制造方法，包括如下步骤：
形成衬底上的氧化物、所述氧化物上的第一导电体及所述第一导电体上的第二导电体；
以覆盖所述氧化物、所述第一导电体及所述第二导电体的方式形成第一绝缘体；
以将所述第二导电体分为第三导电体和第四导电体的方式在所述第一绝缘体及所述第二导电体中形成开口；
以覆盖所述开口及所述第一绝缘体的方式形成第二绝缘体；
在所述第二绝缘体上形成第三绝缘体；
利用干蚀刻法将所述第二绝缘体及所述第三绝缘体加工为与所述第一绝缘体的侧面、所述第三导电体的侧面及所述第四导电体的侧面接触的第四绝缘体以及与所述第四绝缘体的侧面及顶面接触的第五绝缘体；
利用所述干蚀刻法将所述第四绝缘体及所述第五绝缘体用作掩模对所述第一导电体进行加工，来将所述第一导电体分为第五导电体和第六导电体；
利用各向同性蚀刻去除所述第五绝缘体；
在含氧气氛下对所述氧化物进行热处理；
以覆盖所述氧化物、所述第一绝缘体及所述第四绝缘体的方式形成第六绝缘体；
在所述第六绝缘体上形成第七导电体；以及
利用CMP处理对所述第六绝缘体及所述第七导电体进行加工来在所述开口中形成第七绝缘体及第八导电体，
其中，形成氮化物绝缘体作为所述第二绝缘体，
并且，形成氧化物绝缘体作为所述第三绝缘体。
2.根据权利要求1所述的半导体装置的制造方法，
其中利用PEALD法形成氮化硅作为所述第二绝缘体。
3.根据权利要求1所述的半导体装置的制造方法，
其中作为所述第三绝缘体利用PEALD法形成氧化硅。
4.根据权利要求1所述的半导体装置的制造方法，
其中作为所述第一导电体利用溅射法形成氮化钽。
5.根据权利要求1所述的半导体装置的制造方法，
其中利用溅射法形成钨作为所述第二导电体。
6.根据权利要求1所述的半导体装置的制造方法，
其中作为所述氧化物利用溅射法形成包含铟、镓及锌的氧化物。
7.一种半导体装置的制造方法，包括如下步骤：
形成衬底上的氧化物、所述氧化物上的第一导电体及所述第一导电体上的第二导电体；
以覆盖所述氧化物、所述第一导电体及所述第二导电体的方式形成第一绝缘体；
以使所述第一导电体露出且将所述第二导电体分为第三导电体和第四导电体的方式在所述第一绝缘体及所述第二导电体中形成开口；
以覆盖所述开口及所述第一绝缘体的方式形成第二绝缘体；
在所述第二绝缘体上形成第三绝缘体；
以形成与所述开口的侧壁接触的第四绝缘体及与所述第四绝缘体的侧面及顶面接触的第五绝缘体的方式去除所述第二绝缘体的一部分及所述第三绝缘体的一部分；
以将所述第一导电体分为第五导电体及第六导电体的方式去除所述第一导电体的与所述开口重叠的部分；
去除所述第五绝缘体；以及
在所述开口中形成第六绝缘体及第七导电体。
8.根据权利要求7所述的半导体装置的制造方法，
其中利用PEALD法形成氮化硅作为所述第二绝缘体。
9.根据权利要求7所述的半导体装置的制造方法，
其中利用PEALD法形成氧化硅作为所述第三绝缘体。
10.根据权利要求7所述的半导体装置的制造方法，
其中作为所述第一导电体利用溅射法形成氮化钽。
11.根据权利要求7所述的半导体装置的制造方法，
其中作为所述第二导电体利用溅射法形成钨。
12.根据权利要求7所述的半导体装置的制造方法，
其中作为所述氧化物利用溅射法形成包含铟、镓及锌的氧化物。
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