CN117199130A - 功率半导体器件及制作方法、封装结构和电子设备 - Google Patents

Abstract

本发明实施例提供了一种功率半导体器件、封装结构及电子设备，用以减小功率半导体器件失效的风险。功率半导体器包括半导体衬底、外延层、第一钝化层、金属层以及第二钝化层。半导体衬底掺杂有第一类型杂质。外延层掺杂有第一类型杂质且背离半导体衬底的第一面设置有掺杂第二类型杂质的第一掺杂区。第一钝化层对应终端区设置于外延层的第一面并包括间隔第一预设距离的第一台阶与第二台阶。金属层设置于外延层背离半导体衬底的一侧，并且对应在部分有源区覆盖第一面及对应部分终端区覆盖第一台阶。第二钝化层覆盖金属层与第一钝化层。本申请实施例还提供一种前述功率半导体器件的制作方法。

Description

功率半导体器件及制作方法、封装结构和电子设备

技术领域

本申请涉及电子设备技术领域，尤其涉及到一种功率半导体器件、封装结构及电子设备，以及功率半导体器件的制作方法。

背景技术

在电力系统、数据中心、电动汽车、新能源应用等多个领域，利用电力电子设备来实现能量转换是常用的手段，功率半导体器件作为电力电子变换器的基本组成单元，在其中起着至关重要的作用。半导体器件通常包括半导体衬底层、金属电极层、钝化层、塑封层等多层结构，各层结构的固有热特性不一致，在温度循环及温度冲击等可靠性考核过程中，各层结构间就会由于热膨胀系数(coefficient of thermal expansion，CTE)不匹配而产生剪切应力，当超过一定的循环次数时，该应力甚至会超过金属材料的屈服强度，致使金属电极层发生形变，此时剪切应力几乎完全由刚性的钝化层承担，这样就会导致钝化层内部产生裂纹，若裂纹发生进一步扩展，则有可能会引发半导体器件失效。

发明内容

本发明实施例提供了一种功率半导体器件、封装结构和电子设备，用于减小功率半导体器件失效的风险，同时还提供一种前述功率半导体器件的制作方法。

第一方面，本发明实施例提供一种功率半导体器件，其包括半导体衬底、外延层、第一钝化层、金属层以及第二钝化层。其中，所述半导体衬底掺杂有第一类型杂质。所述外延层掺杂有所述第一类型杂质，所述外延层设置于所述半导体衬底的一面，所述外延层背离所述半导体衬底的第一面设置有掺杂第二类型杂质的第一掺杂区，所述外延层掺杂的第一面自周侧边缘至中心区的方向依次形成周缘区、终端区与有源区。第一钝化层对应所述终端区设置于所述外延层的第一面，并包括间隔第一预设距离的第一台阶与第二台阶。金属层，设置于所述外延层背离所述半导体衬底的一侧，并且对应在部分所述有源区覆盖所述第一面及对应部分所述终端区覆盖所述第一台阶。第二钝化层，所述钝化层覆盖所述金属层与所述第一钝化层。

本实施例中，金属层仅覆盖了第一钝化层的一个台阶结构，由此第一钝化层上的应力集聚点更容易集中在其靠近功率半导体器件边缘的第二台阶处，从而降低了金属层跨越的台阶的高度，避免了金属层中的金属材料产生的断裂风险。

其中一实施例中，所述金属层对应在所述终端区的周侧边缘与所述第二台阶间隔第二预设距离，所述第二预设距离小于所述第一预设距离。由于第一台阶与第二台阶间隔了预设距离，增大了在后续针对第一钝化层通过湿刻而蚀刻图案化获得第一台阶的操作空间，有效降低制作时针对两个台阶结构的制作难度。

其中一实施例中，所述第一钝化层包括自第一面开始依次层叠设置的第一子钝化层、第二子钝化层与第三子钝化层，其中，所述第一子钝化层覆盖所述终端区与有源区所对应的所述第一面，所述第二子钝化层对应所述终端区覆盖于所述第一子钝化层表面，所述第三子钝化层覆盖所述第二子钝化层与所述第一子钝化层；所述第三子钝化层与所述第一子钝化层相对于所述第一面构成所述第一台阶；所述第二子钝化层相对于所述第一子钝化层构成所述第二台阶。

其中一实施例中，所述第一子钝化层与所述第三子钝化层的材质为氧化硅；所述第二子钝化层的材质为氮化硅。

其中一实施例中，所述有源区内用于设置有多个基本功能元胞，用于执行半导体器件功能。所述终端区用于吸收所述有源区边缘的尖峰电场以提高所述半导体器的击穿电压。所述周缘区用于引导所述功率半导体的切割。

第二方面，本发明实施例提供一种前述功率半导体器件的制作方法，具体包括：

提供层叠设置的半导体衬底与外延层，其中，所述外延层设置在半导体衬底的一面，所述半导体衬底掺杂有第一类型杂质，所述外延层掺杂有所述第一类型杂质，所述外延层设置于所述半导体衬底的一面，所述外延层背离所述半导体衬底的第一面设置有掺杂第二类型杂质的第一掺杂区，所述外延层掺杂的第一面自周侧边缘至中心区的方向依次周缘区、终端区与有源区；

在所述外延层的第一面沉积第一钝化层，所述钝化层包括间隔第一预设距离的第一台阶与第二台阶；

沉积金属层于所述外延层的第一面并与外延片电性连接，且所述金属层对应在部分所述有源区覆盖所述第一面及对应部分所述终端区覆盖所述第一台阶；

对应所述终端区沉积所述第二钝化层于所述金属层与所述第一钝化层的表面。

金属层仅覆盖了第一钝化层的一个台阶结构，由此第一钝化层上的应力集聚点更容易集中在其靠近功率半导体器件边缘的第二台阶处，从而降低了金属层跨越的台阶的高度，避免了金属层中的金属材料产生的断裂风险。

其中一实施例中，沉积第一钝化层包括：

依次在所述外延层的所述第一面沉积第一子钝化层与第二子钝化层；

图案化所述第二子钝化层，于邻近所述有源区的部分所述终端区显露所述第一子钝化层以使得所述第二子钝化层相对于所述第一子钝化层形成所述第二台阶；

沉积第三子钝化层于所述第一子钝化层与所述第二子钝化层表面；

图案化所述第三子钝化层与所述第一子钝化层，于所述有源区显露外延层的第一面，于终端区保留所述第三子钝化层与所述第一子钝化层，其中所述第三子钝化层与所述第一子钝化层相对于所述第一面构成所述第一台阶，所述第一台阶与所述第二台阶间隔第一预设距离。

本实施例中，由于第一台阶与第二台阶间隔了预设距离，增大了在后续针对第一钝化层通过湿刻而蚀刻图案化获得第一台阶的操作空间，有效降低制作时针对两个台阶结构的制作难度。

其中一实施例中，图案化所述第三子钝化层包括通过湿刻法蚀刻所述第三子钝化层并形成所述第一台阶。

其中一实施例中，所述第一子钝化层与所述第三子钝化层的材质为氧化硅；所述第二子钝化层的材质为氮化硅。

第三方面，本发明实施例提供一种封装结构，包括基板、引线以及前述功率半导体器件。所述功率半导体器件设置于基板的一面。所述引线设置于所述基板上与所述功率半导体器件同侧的一面，且所述引线围绕所述功率半导体器件设置，所述引线的第一端与所述功率半导体器件电性连接。由于功率半导体器件电性失效风险较低，因此该封装结构的性能可靠性和安全性得以提升。

第四方面，本发明实施例提供一种电子设备，包括电路板以及前述的封装结构，所述封装结构设置于所述电路板上，所述电路板上避开所述封装结构的区域设置有信号管脚，所述信号管脚与所述引线的第二端电性连接。由于功率半导体器件电性失效风险较低，因此该电子设备的性能稳定性、可靠性和安全性得以提升。

附图说明

图1为一种功率半导体器件的截面结构示意图；

图2为本申请实施例提供的一种功率半导体器件的局部平面结构示意图；

图3为图2中所示的功率半导体器件在A-A处的截面结构示意图；

图4为本申请实施例提供的一种功率半导体器件的制作方法流程图；

图5～图9为图4所示的功率半导体器件在制作过程中各步骤的截面结构示意图；

图10为本申请实施例提供的一种封装结构的结构示意图。

具体实施方式

为了使本申请的目的、技术方案和优点更加清楚，下面将结合附图对本申请作进一步地详细描述。

在电力系统、数据中心、电动汽车、新能源应用等多个领域，利用电力电子设备来实现能量转换是常用的手段，功率半导体器件作为电力电子变换器的基本组成单元，在其中起着至关重要的作用。

碳化硅(SiC)属于第三代宽禁带半导体材料，相比于传统的硅材料，碳化硅具有高临界击穿场强、高热导率、高本征工作温度等优异特性，由其制备的肖特基二极管(schottky barrier diode，SBD)、功率金属氧化物半导体场效应晶体管(metal-oxide-semiconductor field-effect transistor，MOSFET)等功率器件具有工作结温高、开关损耗低等优点，有利于电力电子系统的高频化及轻量化，在功率因数校正(power factorcorrection，PFC)整流器、光伏逆变器、车载电驱动系统等领域广泛应用。

肖特基二极管利用金属与半导体接触形成的金属-半导体结原理制作而成，因此，肖特基二极管也称为金属-半导体二极管或表面势垒二极管。肖特基二极管的反向恢复时间短、正向导通压降低，因此多用作高频、低压等场景。下面首先以功率半导体器件为肖特基二极管为例进行说明。

图1为一种功率半导体器件的截面结构示意图。参考图1所示，该功率半导体器件100’可以包括依次层叠的半导体衬底10、外延层20、金属层30、第一钝化层40和第二钝化层50。

按照功能区域划分，从边缘指向中心的方向，功率半导体器件100’依次包括周缘区110、终端区120以及有源区130，其中，有源区130内设置有多个基本功能元胞，以保证半导体器件功能的正常实现。终端区120用于吸收有源区130边缘的尖峰电场，防止半导体器被提前击穿，也即是保证半导体器的击穿电压以提高半导体器件的工作可靠性。周缘区110则可为后续的切割作业进行导引，在各层结构制作完成后，可以利用切割工具沿周缘区将晶片切割为多个独立的功率半导体器件100’。

本实施例中，半导体衬底10可以为碳化硅衬底，半导体衬底10中可掺杂有第一类型杂质。其中，第一类型杂质可以为N型杂质或者P型杂质，可以理解的，若第一类型杂质为N型杂质，则所形成的半导体衬底10即为N型半导体衬底；若第一类型杂质为P型杂质，则所形成的半导体衬底10即为P型半导体衬底。以下实施例以第一类型杂质为N型杂质进行说明。

外延层20设置在半导体衬底10的一面，外延层20中也掺杂有第一类型杂质。具体地，外延层20中第一类型杂质的掺杂浓度与半导体衬底10中第一类型杂质的掺杂浓度可以不同，例如外延层20中第一类型杂质的掺杂浓度可以小于半导体衬底10中第一类型杂质的掺杂浓度。通过调节外延层20中第一类型杂质的掺杂浓度，可以实现对功率半导体器件的性能参数的控制。例如，当增大外延层20中第一类型杂质的掺杂浓度，功率半导体器件100’的击穿电压和特征导通电阻均可变小；当增大外延层20中第一类型杂质的掺杂浓度，功率半导体器件100’的击穿电压和特征导通电阻均有所增大。

半导体器件100的击穿电压和特征导通电阻也受外延层20的厚度的影响，例如，随着外延层20厚度的增大，半导体器件的击穿电压和特征导通电阻均可变大；随着外延层20厚度的减小，半导体器件的击穿电压和特征导通电阻均可变小。在实际应用中，可以根据应用场景的需求对外延层20的厚度以及其中第一类型杂质的掺杂浓度进行设计，以获得合适的性能参数。

请继续参考图1，外延层20具有背离半导体衬底10设置的第一面20a，在外延层20的第一面设置有多个第一掺杂区，该第一掺杂区内掺杂有第二类型杂质。应当理解的是，当第一类型杂质为N型杂质时，第二类型杂质则为P型杂质，此时第一掺杂区也即P型掺杂区。

有源区130和终端区120可分别设置第一掺杂区，其中，有源区130内的第一掺杂区可以为条形结构，有源区130内的多个第一掺杂区可以呈阵列排布，用于形成功率半导体器件100’的基本功能元胞。

终端区120内的第一掺杂区则可以为环形结构，终端区120内的多个第一掺杂区可以呈辐射状排布，用于使电场横向扩展，以在有源区130边缘电场集中而产生尖峰电场时进行吸收缓解，从而保证有源区130PN结的耐压效率。

第一钝化层40对应终端区120设置于外延层20的第一面2，其中，第一钝化层40的内侧位于第一金属层30与外延层20之间，第一钝化层40的外侧与周缘区110间隔预设距离设置。其中，第一钝化层40的内侧位置具有两个连续的台阶结构T0。

第一钝化层40用于保护终端区120表面，减小外部电荷对终端区120的影响，从而提高功率半导体器件100’的工作可靠性。本实施例中，第一钝化层40可以为环形结构，第一钝化层40的材质可以为氧化硅(SiOx)、氧化硅(SiNx)磷硅玻璃(phosphosilicate glass，PSG)或者硼磷硅玻璃(boro-phospho-silicate glass，BPSG)等。

金属层30设置于外延层20的第一面，具体地，金属层30可以覆盖部分有源区130以及部分终端区120中的第一钝化层40的表面，以保证与有源区130内的N型半导体的可靠接触并电性连接，同时通过第一钝化层40用于保护终端区120表面。本实施例中，金属层30覆盖于第一钝化层40的内侧的两个台阶结构T0的表面。

其中，金属层30的材质不限，例如可以为钛、钨、钼、金、银、铝、镍等。在本实施例中，金属层30可作为功率半导体器件100’的正极，N型半导体(半导体衬底10及外延层20)可作为功率半导体器件100’的负极。

金属层30与N型半导体接触后，由于两者功函数不同，N型半导体中的电子会由高能级发射至金属低能级中，表面电中性被破坏，形成耗尽层，建立起由N型半导体指向金属层30的电场，并使电子产生由金属层30向N型半导体的漂移运动。当电子发射与漂移运动达到相对平衡后，便形成稳定的肖特基势垒。当在肖特基结两端加上正向偏压，也即金属层30接电源正极，N型半导体衬底接电源负极时，肖特基势垒降低，电子发射增强，正向偏压足够高时，即形成正向电流；反之，当在肖特基结两端加上反向偏压，肖特基势垒增大，电子发射被抑制，形成反向阻断。

第二钝化层50可以设置在第一金属层30背离半导体衬底的一侧以及对应终端区120的第一钝化层40的表面。具体设置时，第二钝化层50可以为环形结构，第二钝化层50的内侧可覆盖第一金属层30的边缘，第二钝化层50的外侧与周缘区110间隔设置。第二钝化层50可以抵挡外界杂质与潮气的入侵，从而提高功率半导体器件100’的性能稳定性与可靠性。在一些实施例中，第二钝化层50可以为单层结构，这时第二钝化层50的材质可以为二氧化硅、氮化硅或者半绝缘多晶硅中的一种。在另外一些实施例中，第二钝化层50还可以为多层结构，各层结构的材质不同且均可以为二氧化硅、氮化硅或者半绝缘多晶硅中的一种。需要说明的是，本申请实施例所采用的“内”、“外”等方位用词主要依据功率半导体器件100’的结构进行阐述，定义靠近功率半导体器件100’边缘的一侧为外侧，远离功率半导体器件100’边缘的一侧为内侧。

在图1所示的实施例中的功率半导体器件中，由于各层结构的固有热特性不一致，在温度循环及温度冲击等可靠性考核过程中，半导体衬底10、第一钝化层40、第二钝化层50等层结构间就会由于CTE值不匹配而产生剪切应力，当超过一定的循环次数时，该应力甚至会超过第一金属层30的金属材料的屈服强度，致使第一金属层30发生形变，此时剪切应力几乎完全由刚性的第一钝化层40承担，从而导致第一钝化层40内部产生裂纹。

同时，金属层30覆盖于第一钝化层40内侧的两个连续的台阶结构T0的表面，在金属层30通过沉积方式设置于第一面20a以及第一钝化层40时，需要跨越两个台阶的高度，则更容易在第二个台阶处收到更大的剪切应力，从而导致金属层出现裂纹(crack)的风险增大，并且由于两个台阶结构是连续设置，二者间距较小，在通过湿刻法形成第二个台阶结构时容易对第一个台阶结构发生侧向腐蚀，从而容易导致外延层20中有源区130内的掺杂结构受损失效。

此外，由于金属层30相对较厚，且整体尺寸较大，因此其形变也更为严重；而相比于传统的硅材料半导体衬底，碳化硅材料与第一钝化层40材料的CTE值差别更大，因此应力集中问题也更为严重，并且尤其容易集中在第一钝化层40在第一金属层30的边缘所形成的台阶区域S，导致该区域的第一钝化层40产生裂纹的风险进一步增加，若裂纹发生进一步扩展，就会影响器件的电性功能区，从而有可能引发功率半导体器件100’失效。

图2为本申请实施例提供的一种功率半导体器件100的局部平面结构示意图，图3为图2中所示的功率半导体器件在A-A处的截面结构示意图。

请一并参考图2和图3所示，本实施例中，功率半导体器件100与功率半导体器件100’基本相同，主要区别在于第一钝化层40的层结构不同。具体地，针对上述问题，在本实施例中，功率半导体器件100中第一钝化层40包括间隔第一预设距离D1的第一台阶T1与第二台阶T2，其中，金属层30对应部分有源区设置于外延层20背离所述半导体衬底10的一侧的第一面20a，并且对应在部分终端区120仅覆盖第一台阶T1，而第二台阶T2则位于金属层30周侧边缘与周缘区110之间。

具体实施时，第一钝化层40包括自第一面开始包括依次层叠设置的第一子钝化层41、第二子钝化层42与第三子钝化层43。其中，第一子钝化层41覆盖终端区120对应的第一面20a。第二子钝化层42对应部分终端区120覆盖于第一子钝化层41表面，并且第二子钝化层42相对于第一子钝化层41构成第二台阶T2。

第三子钝化层43覆盖第二子钝化层42与部分第一子钝化层41，第三子钝化层43与第一子钝化层41相对于第一面20a构成第一台阶T1，其中，第一台阶T1与第二台阶T2间隔第一预设距离D1。

金属层30的周侧边缘与第二台阶T2间隔第二预设距离D2，第二预设距离D2小于第一预设距离D1。

本实施例中，第一子钝化层41的材质为氧化硅(SiOx)，第二子钝化层42的材质为氮化硅(SiNx)，第三子钝化层43的材质为氧化硅(SiOx)。

经过实验以及仿真结果验证，在温度循环及温度冲击等可靠性考核中，金属层30仅覆盖在第一台阶T1，那么第一钝化层40上的应力集聚点更容易集中在其靠近功率半导体器件100边缘的第二台阶T2处，同时还降低了金属层30跨越的台阶的高度，避免了金属层30中的金属材料产生的断裂风险；进一步，而第一台阶T1与第二台阶T2间隔了预设距离，增大了在后续针对第一钝化层40通过湿刻而蚀刻图案化而获得第二台阶T2的操作空间，有效降低制作时针对两个台阶结构的制作难度。

请参阅图4～图9，其中，图4为如图3所示功率半导体器件制作方法的制作流程图，图5～图9为具体制作过程中的功率半导体层结构的结构示意图。

请应参阅图4与图5，步骤S100，提供层叠设置的半导体衬底10与外延层20，其中，所述外延层20设置在半导体衬底10的一面。

如图5所示，半导体衬底10具体可以为碳化硅衬底，半导体衬底10中可掺杂有第一类型杂质。第一类型杂质可以为N型杂质或者P型杂质，可以理解的，若第一类型杂质为N型杂质，则所形成的半导体衬底10即为N型半导体衬底；若第一类型杂质为P型杂质，则所形成的半导体衬底10即为P型半导体衬底。以下实施例以第一类型杂质为N型杂质进行说明。

外延层20中也可掺杂有第一类型杂质。具体地，外延层20中第一类型杂质的掺杂浓度与半导体衬底10中第一类型杂质的掺杂浓度可以不同，例如外延层20中第一类型杂质的掺杂浓度可以小于半导体衬底10中第一类型杂质的掺杂浓度。

外延层20具有背离半导体衬底10设置的第一面，在外延层20的第一面设置有多个第一掺杂区21，该第一掺杂区21内掺杂有第二类型杂质。应当理解的是，当第一类型杂质为N型杂质时，第二类型杂质则为P型杂质，此时第一掺杂区21也即P型掺杂区。

有源区130和终端区120可分别设置第一掺杂区21，其中，有源区130内的第一掺杂区21可以为条形结构，有源区130内的多个第一掺杂区21可以呈阵列排布，用于形成功率半导体器件100的基本功能元胞。

终端区120内的第一掺杂区21则可以为环形结构，终端区120内的多个第一掺杂区21可以呈辐射状排布，用于使电场横向扩展，以在有源区130边缘电场集中而产生尖峰电场时进行吸收缓解，从而保证有源区130PN结的耐压效率。

其中一实施例中，所述形成第一掺杂区21的步骤包括：利用热氧化工艺在外延层20上形成第一氧化层；利用光刻工艺在所述第一氧化层上形成第一光刻胶图形，所述第一光刻胶图形包括如图4所示的第一掺杂区21的图形；以第一氧化层为掩膜，进行第一离子注入，以在外延层20中形成第一离子注入区。接着针对外延层20进行退火工艺形成第一掺杂区21。

其中，第一氧化层的厚度可以为述第一离子注入中注入剂量为2e11cm-2～1e13cm-2，能量为60KeV～120KeV的N型杂质。所述退火工艺为在1100℃～1200℃有氧环境中进行。

在其它实施例中，所述形成第一掺杂区21的方式也可以为其它在外延层20表现形成掺杂区的方式，比如热扩散。

请一并参阅图4，步骤S200，在外延层20的第一面20a沉积第一钝化层40，钝化层40包括间隔第一预设距离D1的第一台阶T1与第二台阶T2。

更为具体地，请一并参阅图4、图6，S201依次在外延层20的第一面沉积第一子钝化层41与第二子钝化层42，所述第一面为背离所述半导体衬底10的一面。

如图6所示，本实施例中，第一子钝化层41的材质为氧化硅(SiOx)，第二子钝化层42的材质为氮化硅(SiNx)。

请一并参阅图4、图7，步骤S202，图案化第二子钝化层42，于有源区130显露所述第一子钝化层41，并且第二子钝化层42对应在部分终端区120覆盖第一子钝化层41，所述第二子钝化层相对于第一子钝化层41形成第二台阶T2。

如图7所示，本实施例中，通过光刻或者其他蚀刻工艺蚀刻对应有源区130的第二子钝化层42进行蚀刻，并保留终端区120对应的第二子钝化层42，从而对应在终端区120形成第二台阶T2。

请一并参阅图4、图8，步骤S203，沉积第三子钝化层43于第一子钝化层41与第二子钝化层。本实施例中，对应有源区130与终端区120在所述第一子钝化层41与第二子钝化层42的表面沉积并形成第三子钝化层43。

请一并参阅图4、图9，步骤S204，图案化第三子钝化层43与第一子钝化层41，对应有源区130显露外延层20的第一面20a，并且对应终端区120保留所述第三子钝化层43与所述第一子钝化层41，其中第三子钝化层43与第一子钝化层41相对于第一面20a构成第一台阶T1，第一台阶T1与第二台阶T2间隔第一预设距离D1。

本实施例中，通过湿蚀工艺蚀刻对第一子钝化层41和第三子钝化层43进行蚀刻，并在终端区120朝向有源区130的方向距离第二台阶T2的位置保留对应的第一子钝化层41、第三子钝化层43，从而在第一子钝化层41和第三子钝化层43相对于第一面20a上形成第一台阶T1。其中，第一台阶T1较第二台阶T2邻近有源区130，换言之，第二台阶T2较第一台阶邻近外延层20周侧边缘的周缘区110。

由于第一台阶T1与第二台阶T2间隔第一预设距离D1，那么由于第一预设距离D1较大，就能够在对第一子钝化层41、第三子钝化层43在湿刻工艺时提供足够大的工艺操作窗口，防止发生侧向腐蚀而损坏第二子钝化层42。

请继续参阅图3-图4，步骤S300，对应部分有源区130沉积金属层30于所述外延层20的第一面20a并与外延层20电性连接，以及对应所述终端区120于第一台阶T1的位置覆盖部分第三子钝化层43，其中，金属层30的外侧周缘与第二台阶T2间隔第二预设距离D2。

具体地，金属层30的沉积步骤包括：

于外延层20的第一面20a以及第三子钝化层43表面沉积硼磷硅玻璃并形成层间介电层，然后利用光刻工艺在硼磷硅玻璃层中形成通孔，沉积金属层并覆盖过层间介电层，再利用光刻工艺去除多余的金属层，以形成金属层30的图案。

进一步，在步骤S400，对应终端区120沉积第二钝化层50于金属层30与第三子钝化层43的表面，其中，第二钝化层50用于防止后续封装等工序对芯片的颗粒以及可动离子的沾污等。本实施例中，第二钝化层50的材质可为聚亚酰胺(Polyimide,PI)、氧化硅或者氮化硅材料。

具体一实施例中，第二钝化层50可以为光敏型聚酰亚胺PI材料，由于其具有光敏性，光刻曝光后经过固化即成为钝化层，且其可预防芯片表面打火现象，且可以防止外界沾污进入芯片内部，降低漏电流。

参考图10所示，本申请实施例还提供了一种封装结构，该封装结构可以包括基板200、引线300以及前述任一可能的实施例中的功率半导体器件100，功率半导体器件100可以设置于基板200的其中一面，引线300设置于基板200上与功率半导体器件100同侧的一面，且引线300围绕功率半导体器件100设置，引线300的第一端与功率半导体器件100电性连接。在一些实施例中，功率半导体器件100具体可以为肖特基二极管或者功率MOSFET。在温度循环及温度冲击等可靠性考核中，功率半导体器件100的应力集聚点可以转移至边角区域，即使产生裂纹，也不至于影响功率半导体器件100的电性功能区，从而可以消减功率半导体器件100电性失效的风险，进而可以提高封装结构的可靠性。

本申请实施例还提供了一种电子设备，该电子设备可以为现有技术中的通讯设备、服务器、超级计算机或者路由器、交换机等设备。电子设备可以包括电路板以及前述实施例中的封装结构，封装结构可以通过焊接等方式固定于电路板上，电路板上避开半导体器件的区域则可以设置信号管脚，信号管脚可以与引线的第二端电性连接，以使封装结构能够通过电路板上的走线与其它器件相连接，进而实现功率半导体器件与外部电路的连接。由于功率半导体器件电性失效的风险较低，因此该电子设备的性能稳定性得以提升。

以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应该以权利要求的保护范围为准。

Claims (12)

1.一种功率半导体器件，其特征在于，包括：

半导体衬底，掺杂有第一类型杂质；

外延层，掺杂有所述第一类型杂质，所述外延层设置于所述半导体衬底的一面，所述外延层背离所述半导体衬底的第一面设置有掺杂第二类型杂质的第一掺杂区，所述外延层掺杂的第一面自周侧边缘至中心区的方向依次形成周缘区、终端区与有源区；

第一钝化层，对应所述终端区设置于所述外延层的第一面，并包括间隔第一预设距离的第一台阶与第二台阶；

金属层，设置于所述外延层背离所述半导体衬底的一侧，并且对应在部分所述有源区覆盖所述第一面及对应部分所述终端区覆盖所述第一台阶；

第二钝化层，覆盖所述金属层与所述第一钝化层。

2.根据权利要求1所述的功率半导体器件，其特征在于，

所述金属层对应在所述终端区的周侧边缘与所述第二台阶间隔第二预设距离，所述第二预设距离小于所述第一预设距离。

3.根据权利要求1或2所述的功率半导体器件，其特征在于，

所述第一钝化层包括自第一面开始依次层叠设置的第一子钝化层、第二子钝化层与第三子钝化层，其中，

所述第一子钝化层覆盖所述终端区与有源区所对应的所述第一面，

所述第二子钝化层对应所述终端区覆盖于所述第一子钝化层表面，

所述第三子钝化层覆盖所述第二子钝化层与所述第一子钝化层；

所述第三子钝化层与所述第一子钝化层相对于所述第一面构成所述第一台阶；

所述第二子钝化层相对于所述第一子钝化层构成所述第二台阶。

4.根据权利要求3所述的功率半导体器件，其特征在于，所述第一子钝化层与所述第三子钝化层的材质为氧化硅；所述第二子钝化层的材质为氮化硅。

5.如权利要求1～4中任一项所述的功率半导体器件，其特征在于，

所述有源区内用于设置有多个基本功能元胞，用于执行半导体器件功能；

所述终端区用于吸收所述有源区边缘的尖峰电场以提高所述半导体器的击穿电压；

所述周缘区用于引导所述功率半导体的切割。

6.一种功率半导体器件的制作方法，其特征在于，包括步骤：

提供层叠设置的半导体衬底与外延层，其中，所述外延层设置在半导体衬底的一面，所述半导体衬底掺杂有第一类型杂质，所述外延层掺杂有所述第一类型杂质，所述外延层设置于所述半导体衬底的一面，所述外延层背离所述半导体衬底的第一面设置有掺杂第二类型杂质的第一掺杂区，所述外延层掺杂的第一面自周侧边缘至中心区的方向依次周缘区、终端区与有源区；

在所述外延层的第一面沉积第一钝化层，所述钝化层包括间隔第一预设距离的第一台阶与第二台阶；

沉积金属层于所述外延层的第一面并与外延片电性连接，且所述金属层对应在部分所述有源区覆盖所述第一面及对应部分所述终端区覆盖所述第一台阶；

对应所述终端区沉积所述第二钝化层于所述金属层与所述第一钝化层的表面。

7.根据权利要求6所述的功率半导体器件的制作方法，其特征在于，

所述金属层对应在所述终端区的周侧边缘与所述第二台阶间隔第二预设距离，所述第二预设距离小于所述第一预设距离。

8.根据权利要求6或7所述的功率半导体器件的制作方法，其特征在于，沉积第一钝化层包括：

依次在所述外延层的所述第一面沉积第一子钝化层与第二子钝化层；

图案化所述第二子钝化层，于邻近所述有源区的部分所述终端区显露所述第一子钝化层以使得所述第二子钝化层相对于所述第一子钝化层形成所述第二台阶；

沉积第三子钝化层于所述第一子钝化层与所述第二子钝化层表面；

图案化所述第三子钝化层与所述第一子钝化层，且于所述有源区显露所述外延层的第一面，于所述终端区保留所述第三子钝化层与所述第一子钝化层，其中所述第三子钝化层与所述第一子钝化层相对于所述第一面构成所述第一台阶，所述第一台阶与所述第二台阶间隔第一预设距离。

9.根据权利要求8所述的功率半导体器件的制作方法，其特征在于，图案化所述第三子钝化层包括通过湿刻法蚀刻所述第三子钝化层并形成所述第一台阶。

10.根据权利要求8所述的功率半导体器件的制作方法，其特征在于，所述第一子钝化层与所述第三子钝化层的材质为氧化硅；所述第二子钝化层的材质为氮化硅。

11.一种封装结构，其特征在于，包括基板、引线以及如权利要求1～5任一项所述的功率半导体器件，其中：

所述功率半导体器件设置于基板的一面；

所述引线设置于所述基板上与所述功率半导体器件同侧的一面，且所述引线围绕所述功率半导体器件设置，所述引线的第一端与所述功率半导体器件电性连接。

12.一种电子设备，其特征在于，包括电路板以及如权利要求11所述的封装结构，所述封装结构设置于所述电路板上，所述电路板上避开所述封装结构的区域设置有信号管脚，所述信号管脚与所述引线的第二端电性连接。