CN117176138A - 逻辑门电路、集成电路及电子设备 - Google Patents

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CN117176138A CN202210588574.XA CN202210588574A CN117176138A CN 117176138 A CN117176138 A CN 117176138A CN 202210588574 A CN202210588574 A CN 202210588574A CN 117176138 A CN117176138 A CN 117176138A
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詹士杰
吴颖
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/20—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits characterised by logic function, e.g. AND, OR, NOR, NOT circuits

Abstract

一种逻辑门电路、集成电路及电子设备，涉及电路技术领域，能够降低静态漏电。该逻辑门电路包括：第一上拉电路与第一下拉电路串联于第一直流电压端和第二直流电压端之间；第二上拉电路与第二下拉电路串联于第一直流电压端和第二直流电压端之间；第一上拉电路与第一下拉电路连接于第一连接点，第二上拉电路与第二下拉电路连接于第二连接点；第一上拉电路、第一下拉电路、第二上拉电路以及第二下拉电路均具有第一控制端；逻辑门电路包括第一输入端、第一共轭输入端，以及输出端；第一上拉电路的第一控制端连接第一共轭输入端，第一下拉电路和第二下拉电路的第一控制端连接第一输入端，第二连接点连接输出端。

Description

逻辑门电路、集成电路及电子设备
技术领域
本申请涉及电路技术领域，尤其涉及一种逻辑门电路、包含该逻辑门电路的集成电路，以及包含集成电路的电子设备。
背景技术
逻辑门(logic gates)电路是芯片上构成集成电路(integrated circuit)的基本组件。逻辑门电路可由若干个晶体管组成。通常，逻辑门电路的基本功能通过分别代表两种信号的高电位(高电平)或低电位(低电平)控制晶体管的导通状态或截止状态，使被控制在特定状态的晶体管在电源的驱动下而在逻辑门电路输出高电位或者低电位的信号。也可以这样讲，逻辑门电路指的是能够实现“或非(NOR)”、“与非(NAND)”、“或(OR)”、“与(AND)”等基本逻辑运算的电路。
目前，当这种逻辑门电路全部由电子型或者空穴型晶体管组成时，在结构上存在静态漏电、电位损失、高频响应延迟、带负载能力等性能上的诸多问题。因此，针对上述一项或多项问题对逻辑门电路进行性能上的优化是目前需要解决的问题。
发明内容
本申请提供一种逻辑门电路、集成电路及电子设备，能够降低静态漏电同时提高工作频率和带负载能力。
为达到上述目的，本申请的实施例采用如下技术方案：
第一方面，本申请的实施例提供一种逻辑门电路，该共轭逻辑门电路可以是一种单极型逻辑门电路。该逻辑门电路包括：第一上拉电路、第一下拉电路、第二上拉电路以及第二下拉电路；第一上拉电路与第一下拉电路串联于第一直流电压端和第二直流电压端之间；第二上拉电路与第二下拉电路串联于第一直流电压端和第二直流电压端之间；第一上拉电路与第一下拉电路连接于第一连接点，第二上拉电路与第二下拉电路连接于第二连接点；第一上拉电路、第一下拉电路、第二上拉电路以及第二下拉电路均具有第一控制端；第一上拉电路在第一上拉电路的第一控制端的信号控制下处于导通状态，以将第一直流电压端与第一连接点导通，或第一上拉电路在第一上拉电路的第一控制端的信号控制下处于截止状态，以将第一直流电压端与第一连接点断开；第一下拉电路在第一下拉电路的第一控制端的信号控制下处于截止状态，以将第二直流电压端与第一连接点断开，或第一下拉电路在第一下拉电路的第一控制端的信号控制下处于导通状态，以将第二直流电压端与第一连接点导通。第二上拉电路的第一控制端连接第一连接点，第二下拉电路的第一控制端连接第一下拉电路的第一控制端；第二上拉电路在第一连接点的信号控制下处于导通状态，以将第一直流电压端与第二连接点导通，或，第二上拉电路在第一连接点的信号控制下处于截止状态，以将第一直流电压端与第二连接点断开；第二下拉电路在第二下拉电路的第一控制端的控制下处于截止状态，以将第二直流电压端与第二连接点断开，或，第二下拉电路在第二下拉电路的第一控制端的控制下导通状态，以将第二直流电压端与第二连接点导通；或者，第二上拉电路的第一控制端连接第一上拉电路的第一控制端，第二下拉电路的第一控制端连接第一连接点；第二上拉电路在第二上拉电路的第一控制端的信号控制下处于导通状态，以将第一直流电压端与第二连接点导通，或第二上拉电路在第二上拉电路的第一控制端的信号控制下处于截止状态，以将第一直流电压端与第二连接点断开，第二下拉电路在第一连接点的信号控制下处于截止状态以将第二直流电压端与第二连接点断开，或第二下拉电路在第一连接点的信号控制下处于导通状态，以将第二直流电压端与第二连接点导通；逻辑门电路包括第一输入端、第一共轭输入端，以及输出端；第一上拉电路的第一控制端连接第一共轭输入端，第一下拉电路的第一控制端连接第一输入端，第二连接点连接输出端。
基于上述对共轭逻辑门电路的电路结构的描述，可以看出，若各个上拉电路和下拉电路均采用第一控制端的输入信号为高电平时处于导通状态，低电平时处于截止状态的元件。则，由于第一上拉电路与第一下拉电路的第一控制端的控制信号分别是第一共轭输入端、第一输入端提供的一对共轭信号，因此第一上拉电路与第一下拉电路总处于不同的状态，并且第一上拉电路被控制处于导通状态时，第一下拉电路被控制处于截止状态，第一连接点会被钳位在高电位，即第一连接点的电位状态与第一共轭输入端保持一致，因此，第二上拉电路被控制处于导通状态，第二下拉电路被控制处于截止状态，这样通过将第二连接点的电位钳位在高电位，可以在输出端输出高电位；另外当第一上拉电路被控制处于截止状态时，第一下拉电路被控制处于导通状态，第一连接点会被钳位在低电位，即第一连接点的电位状态与第一共轭输入端保持一致，因此，第二上拉电路被控制处于截止状态，第二下拉电路被控制处于导通状态，这样通过将第二连接点的电位钳位在低电位，可以在输出端输出低电位；在上述过程中，由于第一直流电压端和第二直流电压端之间的第一上拉电路与第一下拉电路不会同时导通，并且第一直流电压端和第二直流电压端之间的第二上拉电路与第二下拉电路也不会同时导通，因此在实现上述功能的过程中，能够降低静态漏电。又例如，若各个上拉电路和下拉电路的第一控制端均采用输入信号为低电平时处于导通状态，高电平时处于截止状态。则，由于第一上拉电路与第一下拉电路的第一控制端的控制信号分别是第一共轭输入端、第一输入端提供的一对共轭信号，因此第一上拉电路与第一下拉电路总处于不同的状态，并且第一上拉电路被控制处于导通状态时，第一下拉电路被控制处于截止状态，第一连接点会被钳位在高电位，即第一连接点的电位状态与第一共轭输入端保持相反，因此，第二下拉电路被控制处于截止状态，而第二上拉电路被控制处于导通状态，这样通过将第二连接点的电位钳位在高电位，可以在输出端输出高电位；另外第一上拉电路被控制处于截止状态时，第一下拉电路被控制处于导通状态，第一连接点会被钳位在低电位，即第一连接点的电位状态与第一输入端保持一致，因此，第二上拉电路被控制处于截止状态，第二下拉电路被控制处于导通状态，这样通过将第二连接点的电位钳位在低电位，可以在输出端输出低电位；在上述过程中，由于第一直流电压端和第二直流电压端之间的第一上拉电路与第一下拉电路不会同时导通，并且第一直流电压端和第二直流电压端之间的第二上拉电路与第二下拉电路也不会同时导通，因此在实现上述功能的过程中，能够降低静态漏电。
在一种可能的实现方式中，以上方案主要介绍了具有一对共轭输入(第一输入端和第一共轭输入端)的逻辑门电路。此外，在一些示例中，还可以通过多对共轭输入实现更加复杂的逻辑门功能，例如：与非门，与门，或非门，以及或门。则该逻辑门电路还包括以下结构：第一上拉电路、第一下拉电路均具有第二控制端；第一上拉电路在第一上拉电路的第一控制端和/或第二控制端的信号控制下处于导通状态或截止状态，第一下拉电路在第一下拉电路的第一控制端和/或第二控制端的信号控制下处于截止状态或导通状态；第二下拉电路具有第二控制端，第二下拉电路的第二控制端连接第一下拉电路的第二控制端，第二下拉电路在第二下拉电路的第一控制端和/或第二控制端的信号控制下处于截止状态或导通状态；或者，第二上拉电路具有第二控制端，第二上拉电路的第二控制端连接第一上拉电路的第二控制端，第二上拉电路在第二上拉电路的第一控制端和/或第二控制端的信号控制下处于导通状态或截止状态；逻辑门电路还包括第二输入端、第二共轭输入端；第一上拉电路的第二控制端连接第二共轭输入端，第一下拉电路的第二控制端连接第二输入端。
在一种可能的实现方式中，第一上拉电路包括第一晶体管；第一下拉电路包括第二晶体管；第二上拉电路包括第三晶体管；第二下拉电路包括第四晶体管；第一晶体管与第二晶体管串联于第一直流电压端和第二直流电压端之间；第三晶体管与第四晶体管串联于第一直流电压端和第二直流电压端之间；第一晶体管与第二晶体管连接于第一连接点；第三晶体管与第四晶体管连接于第二连接点；第一晶体管的栅极作为第一上拉电路的第一控制端；第二晶体管的栅极作为第一下拉电路的第一控制端；第三晶体管的栅极作为第二上拉电路的第一控制端，第四晶体管的栅极作为第二下拉电路的第一控制端。如此形成一种4T0C的结构。
在一种可能的实现方式中，第一上拉电路包括第一晶体管和第五晶体管；第一下拉电路包括第二晶体管和第六晶体管；第二上拉电路包括第三晶体管；第二下拉电路包括第四晶体管和第七晶体管；第一晶体管与第五晶体管串联于第一直流电压端和第一连接点之间；第二晶体管与第六晶体管并联于第一连接点和第二直流电压端之间；第三晶体管连接于第一直流电压端和第二连接点之间；第四晶体管与第七晶体管并联于第二连接点和第二直流电压端之间；第一晶体管的栅极连接第一上拉电路的第一控制端；第二晶体管的栅极连接第一下拉电路的第一控制端；第三晶体管的栅极连接第二上拉电路的第一控制端；第四晶体管的栅极连接第二下拉电路的第一控制端；第五晶体管的栅极连接第一上拉电路的第二控制端；第六晶体管的栅极连接第一下拉电路的第二控制端；第七晶体管的栅极连接第二下拉电路的第二控制端。例如：上拉电路和下拉电路全部采用NFET，在实现与门逻辑时，串联于第一直流电压端和第一连接点之间的第一晶体管和第五晶体管构成第一上拉电路，并联于第一连接点和第二直流电压端之间的第二晶体管和第六晶体管构成第一下拉电路；并联于第二连接点和第二直流电压端之间的第四晶体管与第七晶体管构成第二下拉电路；第二晶体管和第六晶体管的漏极与第一晶体管的源极的连接点(第一连接点)连接至第三晶体管的栅极(第三晶体管连接于第一直流电压端和第二连接点之间形成第二上拉电路)。其中，第二晶体管和第四晶体管的栅极连接第一输入端的电压均为A’，第六晶体管和第七晶体管的栅极连接第二输入端电压均为B’，第一晶体管的栅极连接第一共轭输入端的电压为A，第五晶体管的栅极连接第二共轭输入端的电压为B(A’和B’分别为A和B的共轭反相信号)。第三晶体管的源极和第四晶体管的漏极的连接点(第二连接点)输出与逻辑AB。对于与非门和与门，在同一个上拉或下拉电路中的晶体管位置可以互换。例如，在与门中第一晶体管和第五晶体管可以互换(栅极电压也随之跟换)，第四晶体管与第七晶体管可以互换。或非门跟与门具有相同结构，区别在于或非门的第二晶体管和第四晶体管的栅极连接第一输入端的电压均为A，第六晶体管与第七晶体管的栅极连接第二输入端电压均为B，第一晶体管的栅极连接第一共轭输入端的电压为A’，第五晶体管的栅极连接第二共轭输入端的电压为B’，输出端信号为或非逻辑(A+B)’。
在一种可能的实现方式中，第一上拉电路包括第一晶体管和第五晶体管；第一下拉电路包括第二晶体管和第六晶体管；第二上拉电路包括第三晶体管；第二下拉电路包括第四晶体管和第七晶体管；第一晶体管与第五晶体管并联于第一直流电压端和第一连接点之间；第二晶体管与第六晶体管串联于第一连接点和第二直流电压端之间；第三晶体管连接于第一直流电压端和第二连接点之间；第四晶体管与第七晶体管串联于第二连接点和第二直流电压端之间；第一晶体管的栅极连接第一上拉电路的第一控制端；第二晶体管的栅极连接第一下拉电路的第一控制端；第三晶体管的栅极连接第二上拉电路的第一控制端；第四晶体管的栅极连接第二下拉电路的第一控制端；第五晶体管的栅极连接第一上拉电路的第二控制端；第六晶体管的栅极连接第一下拉电路的第二控制端；第七晶体管的栅极连接第二下拉电路的第二控制端。例如：上拉电路和下拉电路全部采用NFET，在实现与非门逻辑时，并联于第一直流电压端和第一连接点之间的第一晶体管和第五晶体管构成第一上拉电路，串联于第一连接点和第二直流电压端之间的第二晶体管和第六晶体管构成第一下拉电路；第一晶体管和第五晶体管的源极与第二晶体管的漏极的连接点(第一连接点)连接至第三晶体管的栅极(第三晶体管连接于第一直流电压端和第二连接点之间形成第二上拉电路)；串联于第二连接点和第二直流电压端之间的第四晶体管和第七晶体管构成第二下拉电路。其中，第二晶体管和第四晶体管的栅极连接第一输入端的电压均为A，第六晶体管和第七晶体管的栅极连接第二输入端的电压均为B，第一晶体管的栅极连接第一共轭输入端的电压为A’，第五晶体管的栅极连接第二共轭输入端的电压为B’(即A’和B’分别为A和B的共轭反相信号)。第三晶体管的源极和第四晶体管的漏极的第二连接点输出与非逻辑(AB)’。或门跟与非门具有相同结构，区别在于或门的第二晶体管和第四晶体管的栅极连接第一输入端的电压均为A’，第六晶体管和第七晶体管的栅极连接第二输入端的电压均为B’，第一晶体管的栅极连接第一共轭输入端的电压为A，第五晶体管的栅极连接第二共轭输入端的电压为B，输出端信号为或逻辑(A+B)。在一种可能的实现方式中，第一上拉电路包括第一晶体管和第五晶体管；第一下拉电路包括第二晶体管和第六晶体管；第二上拉电路包括第三晶体管和第七晶体管；第二下拉电路包括第四晶体管；第一晶体管与第五晶体管串联于第一直流电压端和第一连接点之间；第二晶体管与第六晶体管并联于第一连接点和第二直流电压端之间；第三晶体管和第七晶体管串联于第一直流电压端和第二连接点之间；第四晶体管连接于第二连接点和第二直流电压端之间；第一晶体管的栅极连接第一上拉电路的第一控制端；第二晶体管的栅极连接第一下拉电路的第一控制端；第三晶体管的栅极连接第二上拉电路的第一控制端；第四晶体管的栅极连接第二下拉电路的第一控制端；第五晶体管的栅极连接第一上拉电路的第二控制端；第六晶体管的栅极连接第一下拉电路的第二控制端；第七晶体管的栅极连接第二上拉电路的第二控制端。例如，上拉电路和下拉电路全部采用PFET，实现与非门逻辑时，串联于第一直流电压端和第一连接点之间的第一晶体管和第五晶体管构成第一上拉电路，并联于第一连接点和第二直流电压端之间的第二晶体管和第六晶体管构成第一下拉电路；第二晶体管和第六晶体管的源极与第一晶体管的漏极的第一连接点连接至第四晶体管的栅极(第四晶体管连接于第一直流电压端和第二连接点之间形成第二下拉电路)；串联于第二连接点和第一直流电压端之间的第三晶体管和第七晶体管构成第二上拉电路。其中，第一晶体管和第三晶体管的栅极连接第一共轭输入端的电压均为A，第五晶体管和第七晶体管的栅极连接第二共轭输入端的电压均为B，第二晶体管的栅极连接第一输入端电压为A’，第六晶体管的栅极连接第二输入端电压为B’(即A’和B’分别为A和B的共轭反相信号)。第四晶体管的源极和第三晶体管的漏极的第二连接点输出与非逻辑(AB)’。或门跟与非门具有相同结构，区别在于或门的第一晶体管和第三晶体管的栅极连接第一共轭输入端的电压均为A’，第五晶体管和第七晶体管的栅极连接第二共轭输入端的电压均为B’，第二晶体管的栅极连接第一输入端的电压为A，第六晶体管的栅极连接第二输入端电压为B，输出端信号为或逻辑(A+B)。
在一种可能的实现方式中，第一上拉电路包括第一晶体管和第五晶体管；第一下拉电路包括第二晶体管和第六晶体管；第二上拉电路包括第三晶体管和第七晶体管；第二下拉电路包括第四晶体管；第一晶体管与第五晶体管并联于第一直流电压端和第一连接点之间；第二晶体管与第六晶体管串联于第一连接点和第二直流电压端之间；第三晶体管和第七晶体管并联于第一直流电压端和第二连接点之间；第四晶体管连接于第二连接点和第二直流电压端之间；第一晶体管的栅极连接第一上拉电路的第一控制端；第二晶体管的栅极连接第一下拉电路的第一控制端；第三晶体管的栅极连接第二上拉电路的第一控制端；第四晶体管的栅极连接第二下拉电路的第一控制端；第五晶体管的栅极连接第一上拉电路的第二控制端；第六晶体管的栅极连接第一下拉电路的第二控制端；第七晶体管的栅极连接第二上拉电路的第二控制端。例如：上拉电路和下拉电路全部采用PFET，在与门中，并联于第一直流电压端和第一连接点之间的第一晶体管和第五晶体管构成第一上拉电路，串联于第一连接点和第二直流电压端之间的第二晶体管和第六晶体管构成第一下拉电路；并联于第二连接点和第一直流电压端之间的第三晶体管和第七晶体管构成第二上拉电路；第一晶体管和第五晶体管的漏极与第二晶体管的源极的连接点第一连接点连接至第四晶体管的栅极(第四晶体管连接于第二直流电压端和第二连接点之间形成第二下拉电路)。其中，第一晶体管和第三晶体管的栅极连接第一共轭输入端的电压均为A’，第五晶体管和第七晶体管的栅极连接第二共轭输入端电压均为B’，第二晶体管的栅极连接第一输入端的电压为A，第六晶体管的栅极连接第二输入端的电压为B(A’和B’分别为A和B的共轭反相信号)。第四晶体管的源极和第三晶体管的漏极的第二连接点输出与逻辑AB。或非门(图32)跟与门(图31)具有相同结构，区别在于或非门的第一晶体管和第三晶体管的栅极连接第一共轭输入端电压均为A，第五晶体管和第七晶体管的栅极连接第二共轭输入端的电压均为B，第二晶体管的栅极连接第一输入端的电压为A’，第六晶体管的栅极连接第二输入端的电压为B’，输出端信号为或非逻辑(A+B)’。
在一种可能的实现方式中，上述电路的工作逻辑需要全部使用电子型晶体管NFET实现上拉和下拉电路。而采用NFET的上拉电路由于栅极源极电位差减小，存在上拉速度较慢的问题。因此在上述电路结构中，由NFET实现的第一上拉电路和第二上拉电路会导致第一连接点和第二连接点电位上拉慢(既可能在高频下无法上拉至第一直流电压端的电位)，从而使得最终输出端的电位在高频下无法上拉至第一直流电压端的电位。为此，第二上拉电路包括连接第一连接点与第二连接点之间的等效电容；等效电容的容量满足预定条件。例如，第二上拉电路可以是一个晶体管，等效电容集成于晶体管时，需要通过晶体管的制作工艺控制晶体管的电极尺寸，以使得晶体管的源极与栅极之间的等效电容满足达到减小电位损失的设计需求。
在一种可能的实现方式中，还包括：连接于第一连接点与第二连接点之间的自举电容；自举电容的容量满足预定条件。在该示例中，上述的等效电容也可以通过外置的自举电容实现。
在一种可能的实现方式中，还包括：串联于第一上拉电路与第一连接点之间的第八晶体管；以及连接于第八晶体管的漏极与第二连接点之间的自举电容，第八晶体管的栅极与漏极连接，自举电容的容量满足预定条件。在该示例中，上述的等效电容也可以通过外置的自举电容以及该第八晶体管实现。
在一种可能的实现方式中，与上述采用NFET的上拉电路上拉速度慢的问题相反，全部由空穴型晶体管PFET组成的下拉电路存在下拉速度慢的问题。因此在上述电路结构中，由PFET实现的第一下拉电路和第二下拉电路会导致第一连接点和第二连接点电位下拉慢，从而使得最终输出端在高频下无法下拉至第二直流电压端的电位。为此，第二下拉电路包括连接第一连接点与第二连接点之间的等效电容；等效电容的容量满足预定条件。例如，第二下拉电路可以是一个晶体管，等效电容集成于晶体管时，需要通过晶体管的制作工艺控制晶体管的电极尺寸，以使得晶体管的源极与栅极之间的等效电容满足达到减小电位损失的设计需求。
在一种可能的实现方式中，还包括：连接于第一连接点与第二连接点之间的自举电容；自举电容的容量满足预定条件。在该示例中，上述的等效电容也可以通过外置的自举电容实现。
在一种可能的实现方式中，还包括：串联于第一下拉电路与第一连接点之间的第八晶体管；以及串联于第八晶体管的漏极与第二连接点之间的自举电容，第八晶体管的栅极与漏极连接，自举电容的容量满足预定条件。在该示例中，上述的等效电容也可以通过外置的自举电容以及该第八晶体管实现。
在一种可能的实现方式中，还包括第一选通管和第二选通管；第一选通管连接于第二上拉电路与第二连接点之间；第二选通管连接于第二下拉电路与第二连接点之间；第一选通管的栅极与第二选通管的栅极用于接收控制信号，第一选通管与第二选通管在控制信号的控制下处于导通状态或截止状态。这样的话，仅当第一选通管和第二选通管被控制处于导通状态时，逻辑门电路方可正常工作。
在一种可能的实现方式中，还包括第一选通管和第二选通管；所述第一选通管连接于所述第二上拉电路与所述第一直流电压端之间；所述第二选通管连接于所述第二下拉电路与所述第二直流电压端之间；所述第一选通管的栅极与所述第二选通管的栅极用于接收控制信号，所述第一选通管与所述第二选通管在所述控制信号的控制下处于导通状态或截止状态。这样的话，仅当第一选通管和第二选通管被控制处于导通状态时，逻辑门电路方可正常工作。
在一种可能的实现方式中，逻辑门电路包括第一子电路以及第二子电路；所述第一子电路和所述第二子电路均包括一组所述第一上拉电路、第一下拉电路、第二上拉电路以及第二下拉电路；所述逻辑门电路还包括共轭输出端；所述第一子电路中，所述第一上拉电路的第一控制端连接所述第一共轭输入端，所述第一下拉电路的第一控制端连接所述第一输入端，所述第二连接点连接所述输出端；第二子电路中，所述第一上拉电路的第一控制端连接所述第一输入端，所述第一下拉电路的第一控制端连接所述第一共轭输入端，所述第二连接点连接所述共轭输出端。基于上述对逻辑门电路的电路结构的描述，可以看出，该逻辑门电路是通过共轭的输入信号控制(即第一输入端、第一共轭输入端的信号)的，并且输出以对共轭信号(输出端和共轭输出端)。在一些更复杂的逻辑门电路中，为了可以将上述的逻辑门电路进行级联。这样再将两个逻辑门电路级联时，即可以将，第一级共轭逻辑门电路的共轭输出，可以作为第二级共轭逻辑门电路的共轭输入，以构成复杂电路。
在一种可能的实现方式中，所述逻辑门电路包括第一逻辑门电路、第二逻辑门电路以及第三逻辑门电路形成的锁存器；其中，所述第一逻辑门电路的第一输出端连接所述第二逻辑门电路的第一输入端；所述第一逻辑门电路的第一共轭输出端连接所述第二逻辑门电路的第一共轭输入端；所述第二逻辑门电路的第一输出端连接所述第三逻辑门电路的第一输入端；所述第二逻辑门电路的第一共轭输出端连接所述第三逻辑门电路的第一共轭输入端；所述第三逻辑门电路的第一输出端连接所述第二逻辑门电路的第一输入端；所述第三逻辑门电路的第一共轭输出端连接所述第二逻辑门电路的第一共轭输入端；所述第一逻辑门电路的第一输入端作为所述锁存器的输入端；所述第一逻辑门电路的第一共轭输入端作为所述锁存器的共轭输入端；所述第二逻辑门电路的第一输出端作为所述锁存器的输出端；所述第二逻辑门电路的第一共轭输出端作为所述锁存器的共轭输出端。
在一种可能的实现方式中，所述逻辑门电路包括级联有至少两级所述锁存器形成的触发器。
第二方面，本申请还提供了一种集成电路，该集成电路包括引脚和逻辑门电路，其中，逻辑门电路为上述任一可能实现方式中的共轭逻辑门电路。
第三方面，本申请还提供了一种电子设备，该电子设备包括电路板和集成电路，且集成电路为上述实施方式中的集成电路，还有，集成电路形成在电路板上。
由于集成电路以及电子设备中的集成电路中包括了上述的逻辑门电路，因此，和上述的逻辑门电路一样，可以解决同样的技术问题，达到相同的技术效果。
附图说明
图1为本申请实施例提供的一种电子设备中的部分电路图；
图2为本申请实施例提供的一种逻辑门电路的电路图；
图3为本申请实施例提供的一种逻辑门电路的电路图；
图4为本申请实施例提供的一种逻辑门电路的工作原理示意图；
图5为本申请实施例提供的一种逻辑门电路的工作原理示意图；
图6为本申请实施例提供的一种逻辑门电路的工作原理示意图；
图7为本申请实施例提供的一种逻辑门电路的电路图；
图8为本申请实施例提供的一种逻辑门电路的电路图；
图9为本申请实施例提供的一种逻辑门电路的电路图；
图10为本申请实施例提供的一种逻辑门电路的电路图；
图11为本申请实施例提供的一种逻辑门电路的电路图；
图12为本申请实施例提供的一种逻辑门电路的电路图；
图13为本申请实施例提供的一种逻辑门电路的电路图；
图14为本申请实施例提供的一种逻辑门电路的工作原理示意图；
图15为本申请实施例提供的一种逻辑门电路的工作原理示意图；
图16为本申请实施例提供的一种逻辑门电路的工作原理示意图；
图17为本申请实施例提供的一种逻辑门电路的电路图；
图18为本申请实施例提供的一种逻辑门电路的电路图；
图19为本申请实施例提供的一种逻辑门电路的电路图；
图20为本申请实施例提供的一种逻辑门电路的电路图；
图21为本申请实施例提供的一种逻辑门电路的电路图；
图22为本申请实施例提供的一种逻辑门电路的电路图；
图23为本申请实施例提供的一种逻辑门电路的电路图；
图24为本申请实施例提供的一种逻辑门电路的电路图；
图25为本申请实施例提供的一种逻辑门电路的电路图；
图26为本申请实施例提供的一种逻辑门电路的电路图；
图27为本申请实施例提供的一种逻辑门电路的电路图；
图28为本申请实施例提供的一种逻辑门电路的电路图；
图29为本申请实施例提供的一种逻辑门电路的电路图；
图30为本申请实施例提供的一种逻辑门电路的电路图；
图31为本申请实施例提供的一种逻辑门电路的电路图；
图32为本申请实施例提供的一种逻辑门电路的电路图；
图33为本申请实施例提供的一种逻辑门电路的电路图；
图34为本申请实施例提供的一种逻辑门电路的电路图；
图35为本申请实施例提供的一种逻辑门电路的电路图；
图36为本申请实施例提供的一种逻辑门电路的电路图；
图37为本申请实施例提供的一种逻辑门电路的电路图；
图38为本申请实施例提供的一种逻辑门电路的电路图；
图39为本申请实施例提供的一种逻辑门电路的电路图；
图40为本申请实施例提供的一种逻辑门电路的电路图；
图41为本申请实施例提供的一种逻辑门电路的电路图；
图42为本申请实施例提供的一种逻辑门电路的电路图；
图43为本申请实施例提供的一种逻辑门电路的电路图；
图44为本申请实施例提供的一种逻辑门电路的电路图；
图45为本申请实施例提供的一种逻辑门电路的电路图；
图46为本申请实施例提供的一种逻辑门电路的电路图；
图47为本申请实施例提供的一种逻辑门电路的电路图；
图48为本申请实施例提供的一种逻辑门电路的电路图；
图49为本申请实施例提供的一种逻辑门电路的电路图；
图50为本申请实施例提供的一种逻辑门电路的电路图；
图51为本申请实施例提供的一种逻辑门电路的电路图；
图52为本申请实施例提供的一种逻辑门电路的符号图；
图53为本申请实施例提供的一种逻辑门电路的符号图；
图54为本申请实施例提供的一种逻辑门电路的符号图；
图55为本申请实施例提供的一种锁存器的电路图；
图56为本申请实施例提供的一种触发器的电路图；
图57为本申请实施例提供的一种锁存器的电路图；
图58为本申请实施例提供的一种触发器的电路图。
具体实施方式
在介绍本申请所涉及的实施例之前，先介绍本申请涉及的技术术语，具体如下：
逻辑电位，数字电路中电压的高低用逻辑电位来表示，包括高电位和低电位两种，其中，高电位用“1”表示，低电位用“0”表示。不同的元器件形成的数字电路，电压对应的逻辑电位也不同。
上拉，指将信号钳位在高电位。
下拉，指将信号钳位在低电位。
共轭信号，指一对分别用高低(或者正反)表示的逻辑电位；例如在下述实施例中，输入端VIN1+(VIN2+)与共轭输入端VIN1-(VIN2-)分别输入一对高低逻辑电位中的一者，输出端Vo+与共轭输出端Vo-分别输出一对高低逻辑电位中的一者。其他，表示共轭信号的符号还有A/A’、B/B’、D/D’、Q/Q’、CLK/CLK’以及SET/SET’。
静态保持阶段，指的是输入和输出都保持不变的状态，也可以是解释为：逻辑门电路中靠稳定的输入信号使晶体管保持导通或截止状态，从而维持稳定的输出状态，就是静态保持阶段。
晶体管，一种三端口器件，“第一端”和“第二端”可以分别指该晶体管的连接端，而“控制端”可以指该晶体管的控制端。例如对于一个场效应晶体管(fieldeffecttransistor，FET)，控制端可以指该FET的栅极(gate)，第一端可以指该FET的源极(source，S)，第二端指FET的漏极(drain，D)，或者第一端可以指该FET的漏极，第二端指FET的源极。
电子型场效应晶体管(N-type FET，NFET，简称电子型晶体管)，指在栅极输入的逻辑电位控制下，处于导通状态时多数载流子(电子)参与导电的单极型晶体管。其中，NFET在栅极和源极输入的逻辑电位差值为高电位时处于导通状态，NFET在栅极和源极输入的逻辑电位差值为低电位时处于截止状态。
空穴型场效应晶体管(P-type FET，PFET，简称空穴型晶体管)，指在栅极输入的逻辑电位控制下，处于导通状态时多数载流子(空穴)参与导电的单极型晶体管。PFET在栅极和源极输入的逻辑电位差值为低电位时处于导通状态，PFET在栅极和源极输入的逻辑电位差值为高电位时处于截止状态。
漏电，指的是晶体管在关闭状态下，源极和漏极之间存在的漏电流。
自举效应，指的是电路基于晶体管和自举电容形成的结构，通过自举电容的电压保持，将某一点的电位抬升至比无自举效应时更高的电位值(甚至高于电源电压VDD)，亦或是将某一点电位降低(甚至低于电源电压VSS)的效应。
下面结合附图介绍本申请提供的实施例。
本申请的技术方案可以应用于包含逻辑门(logic gates)电路的集成电路的各种电子设备中，比如，图1为本申请实施例提供的一种电子设备100中的电路框图，该电子设备100可以是终端设备，例如手机，平板电脑，智能手环，也可以是个人电脑(personalcomputer，PC)、服务器、工作站等各种类型的计算设备。示例性的，再如图1，该电子设备100可以包括存储器300和处理器200，例如处理器200可以是中央处理器(central processingunit，CPU)、微控制单元(microcontroller unit，MCU)等等。其中，该处理器200可以通过总线与存储器300电连接。例如，该存储器300可以是闪存(flash memory)。
在上述诸如处理器200、存储器300等芯片器件中，均具有包含逻辑门电路的集成电路。逻辑门电路可以实现包括以下逻辑门的功能，例如“与门”，“或门”，“非门”，“与非门”，“或非门”，“异或门”等等。这些逻辑门也可以组合使用，以实现更为复杂的逻辑运算。
本申请实施例给出了一种逻辑门电路，见图2所示，在该逻辑门电路40中，包含第一上拉电路41、第一下拉电路42、第二上拉电路43以及第二下拉电路44。第一上拉电路41与第一下拉电路42串联于第一直流电压端VDD和第二直流电压端VSS之间；第二上拉电路43与第二下拉电路44串联于第一直流电压端和第二直流电压端之间；比如，第一上拉电路41与第一下拉电路42串联于电源电压VDD和接地端GND之间；第二上拉电路43与第二下拉电路44串联于电源电压VDD和接地端GND之间。第一上拉电路41与第一下拉电路42连接于第一连接点Vm，第二上拉电路43与第二下拉电路44连接于第二连接点Vn；第一上拉电路41、第一下拉电路42、第二上拉电路43以及第二下拉电路44均具有第一控制端；其中，基于上述关于“上拉”、“下拉”的定义，可以理解的是，在第一上拉电路41的第一控制端控制该第一上拉电路41处于导通状态时，第一连接点Vm与第一直流电压端VDD(例如电源电压提供高电位)导通，将第一连接点Vm的信号钳位在高电位；在第一下拉电路42的第一控制端控制该第一下拉电路42处于导通状态时，第一连接点Vm与第二直流电压端VSS(接地端GND提供低电位)导通，将第一连接点Vm的信号钳位在低电位；在第二上拉电路43的第一控制端控制该第二上拉电路43处于导通状态时，第二连接点Vn与第一直流电压端VDD导通，将第二连接点Vn的信号钳位在高电位；在第二下拉电路44的第一控制端控制该第二下拉电路44处于导通状态时，第二连接点Vn与第二直流电压端VSS导通，将第二连接点Vn的信号钳位在低电位。
具体的，第一上拉电路41在第一上拉电路41的第一控制端的信号控制下处于导通状态，以将第一直流电压端VDD与第一连接点Vm导通，或第一上拉电路41在第一上拉电路41的第一控制端的信号控制下处于截止状态，以将第一直流电压端VDD与第一连接点Vm断开；第一下拉电路42在第一下拉电路42的第一控制端的信号控制下处于截止状态，以将第二直流电压端VSS与第一连接点Vm断开，或第一下拉电路42在第一下拉电路42的第一控制端的信号控制下处于导通状态，以将第二直流电压端VSS与第一连接点Vm导通；第二上拉电路43的第一控制端连接第一连接点Vm，第二下拉电路44的第一控制端连接第一下拉电路42的第一控制端；第二上拉电路43在第一连接点Vm的信号控制下处于导通状态，以将第一直流电压端VDD与第二连接点Vn导通，或，第二上拉电路43在第一连接点Vm的信号控制下处于截止状态，以将第一直流电压端VDD与第二连接点Vn断开；第二下拉电路44在第二下拉电路44的第一控制端的控制下处于截止状态，以将第二直流电压端VSS与第二连接点Vn断开，或，第二下拉电路44在第二下拉电路44的第一控制端的控制下导通状态，以将第二直流电压端VSS与第二连接点Vn导通。
此外，结合图2所示，逻辑门电路40包括第一输入端VIN1+、第一共轭输入端VIN1-，以及输出端Vo；第一上拉电路41的第一控制端连接第一共轭输入端VIN1-，第一下拉电路42的第一控制端连接第一输入端VIN1+，第二连接点Vn连接输出端Vo。
如此，若各个上拉电路和下拉电路均采用第一控制端的输入信号为高电平时处于导通状态，低电平时处于截止状态的元件。则，由于第一上拉电路41与第一下拉电路42的第一控制端的控制信号分别是第一共轭输入端VIN1-、第一输入端VIN1+提供的一对共轭信号，因此第一上拉电路41与第一下拉电路42总处于不同的状态，并且第一上拉电路41被控制处于导通状态时，第一下拉电路42被控制处于截止状态，第一连接点Vm会被钳位在高电位，即第一连接点Vm的电位状态与第一共轭输入端VIN1-保持一致，因此，第二上拉电路43被控制处于导通状态，第二下拉电路44被控制处于截止状态，这样通过将第二连接点Vn的电位钳位在高电位，可以在输出端Vo输出高电位；另外当第一上拉电路41被控制处于截止状态时，第一下拉电路42被控制处于导通状态，第一连接点Vm会被钳位在低电位，即第一连接点Vm的电位状态与第一共轭输入端VIN-保持一致，因此，第二上拉电路43被控制处于截止状态，第二下拉电路44被控制处于导通状态，这样通过将第二连接点Vn的电位钳位在低电位，可以在输出端Vo输出低电位；在上述过程中，由于第一直流电压端和第二直流电压端之间的第一上拉电路41与第一下拉电路42不会同时导通，并且第一直流电压端和第二直流电压端之间的第二上拉电路43与第二下拉电路44也不会同时导通，因此在实现上述功能的过程中，能够降低静态漏电。
上述电路的工作逻辑需要全部使用电子型晶体管实现上拉和下拉电路。而采用NFET的上拉电路由于栅极与源极电位差减小，存在上拉速度较慢的问题。因此在上述电路结构中，由NFET实现的第一上拉电路和第二上拉电路会导致Vm和Vn电位上拉慢(即可能在高频下无法上拉至VDD)，从而使得最终输出端Vo在高频下无法上拉至VDD。为此，本申请通过在第二上拉电路43的第一控制端和第二连接点Vn间形成满足预定调节的自举电容，来实现Vo的快速上拉。该自举电容既可以由第二上拉电路中晶体管在Vm和Vn间形成的等效电容Cg实现，也可以由在Vm和Vn间额外增加的自举电容Cf实现，或者由Cg与Cf的共同作用实现。此处以等效电容Cg实现的自举电容为例进行说明。
具体的，结合图4-图6对自举电容在该逻辑门电路40中的作用说明如下(该逻辑门电路的各个电路模块均由电子型晶体管组成)：
如图4所示，在第一阶段，当VIN1+为高电位VDD，其共轭输入信号VIN1-为低电位VSS，此时第一下拉电路42和第二下拉电路44导通、第一上拉电路41截止，Vm被拉至低电位，第二上拉电路43截止使Vo输出低电位。
如图5所示，在第二阶段，输入电位翻转，VIN1+下降至低电位(VSS)，其共轭输入信号VIN1-上升至高电位VDD，此时第一上拉电路41导通、第一下拉电路42和第二下拉电路44截止，第一上拉电路41给电容Cg(等效电容Cg即为自举电容Cf，下面不再赘述)充电并逐渐抬升Vm的电位。在Vm的电位小于第二上拉电路43中晶体管的阈值电压时，第二上拉电路43和第二下拉电路44同时截止，使Vo处于低电位且悬空的状态；此时Cg两端的电位差逐渐增大。
如图6所示，在第三阶段，当Cg两端电位差被充电至一定电位δV(需要大于第二上拉电路43中晶体管的阈值电压)使得第二上拉电路43导通后，Vo的电位被抬升，由于此时Vm和Vo的电位分别被第一上拉电路41和第二上拉电路43同时抬升，Cg电压差Vm-Vo将保持在大约δV。这使得Vm电位可以被自举至超过VDD的电位，即当Vo电位被第二上拉电路43拉至接近VDD的电位时，δV的电位差能保证第二上拉电路43产生足够大的栅极源极电位差，从而有足够大的电流保证Vo电位快速达到高电位VDD，从而提高了带载能力以及高频响应速度。
图7中，该逻辑门电路40中的T1-T4均采用单极型的NFET实现。参照图7，第一上拉电路41包括第一晶体管T1；第一下拉电路42包括第二晶体管T2；第二上拉电路43包括第三晶体管T3；第二下拉电路44包括第四晶体管T4。T1与T2串联于第一直流电压端VDD和第二直流电压端VSS之间；T3与T4串联于第一直流电压端VDD和第二直流电压端VSS之间；T1与T2连接于第一连接点Vm(其中，T1的第二端(例如漏极)连接VDD，T2的第一端(例如源极)连接T2的第二端(例如漏极)，T2的第一端(例如源极)连接VSS)，T3与T4连接于第二连接点Vn(其中，T3的第二端(例如漏极)连接VDD，T3的第一端(例如源极)连接T4的第二端(例如漏极)，T4的第一端(例如源极)连接VSS)；T1的栅极作为第一上拉电路41的第一控制端；T2的栅极作为第一下拉电路42的第一控制端；T3的栅极作为第二上拉电路43的第一控制端，T4的栅极作为第二下拉电路44的第一控制端；如此形成一种如图7示出的4T0C的结构。电容Cg可以是T3的栅极与源极间构成的等效电容。此外需要说明的是，可以理解的是在图2-图7示出的示例中，第一上拉电路41、第一下拉电路42、第二上拉电路43以及第四上拉电路44都是高电平导通。当然，将T3的等效电容Cg作为自举电容集成于T3时，需要通过T3的制作工艺控制T3尺寸，以使得T3的源极与栅极之间的电容Cg满足达到减小高频下电位损失的设计需求。
此外，参照图8、图9所示，电容Cg也可以通过在T3外部增加电容Cf实现，这样逻辑门电路40还包括：连接于第一连接点Vm与第二连接点Vn之间的自举电容Cf；如此形成一种如图9所示的4T1C的结构；自举电容Cf的容量满足预定条件。Cf的工作原理与图4-图6中Cg的原理相同，不再赘述。此外，参照图10、图11所示，为了进一步提升逻辑门的上拉速度并提高工作频率和带负载能力，逻辑门电路40还包括，串联于第一上拉电路41与第一连接点Vm之间的第八晶体管T8；以及串联于第八晶体管T8的漏极与第二连接点Vn之间的自举电容Cf，第八晶体管T8的栅极与漏极连接，自举电容Cf的容量满足预定条件。这样，当各个上拉电路以及下拉电路均采用单个NFET实现时，该逻辑门电路也可以通过图11示出的5T1C结构实现。该结构中，T1和T8串联形成第一连接点Vm的电位上拉结构，其中，VIN1-为T1的栅极电压，T8的栅极和漏极短接，形成端口Vx，并与输出端Vo通过自举电容Cf连接。其他结构均与图7的4T0C结构相同。该结构在4T0C的基础上额外设计了T8和自举电容Cf，可以进一步增强该逻辑门电路电路的自举效应，减小了高频工作时由于上拉速度慢导致的输出电位损失，实现更强的带负载能力。其原理如下：当VIN1+为高电位时，VIN1-为低电位，Vx接近低电平，故T1/T8存在一定分压，使得Vx>Vo，该电位差ΔVf由Cf保持。当VIN1-为高电平时，使得Vx＝Vo+ΔVf，可以提高T3栅极电压，进而使得输出Vo快速上拉至VDD且无电位损失。该自举效应可以和前述4T0C的电容Cg的自举效应结合，进一步提高逻辑门电路的自举能力，进而提高带负载性能和高频响应速度。此外，也可以基于该5T1C结构，在Vm与Vn间额外增加自举电容形成5T2C结构，原理类似，这里不再赘述。
此外，需要说明的是，在上述方案中，在静态保持阶段(例如图4示出的第一阶段初始情况和图6示出的第三阶段最终情况)，VIN1+与Vo的信号总是逻辑相反的，因此该图2-图11形成的逻辑门电路40结构具有反相功能也称作反相器(inverter，INV)。示例性的，当将VIN1+与第一上拉电路41(例如T1的栅极)连接，并将VIN1-与第一下拉电路42(例如T2的栅极)以及第二下拉电路44(例如T4的栅极)连接，并给予VIN1+和VIN1-一对共轭信号时，则VIN1+与Vo的信号总是逻辑相同的，此时该逻辑门电路40具有缓冲作用，也称作缓冲器(buffer，BUF)。以上图2-图11的逻辑门电路40为全NFET的逻辑门电路，即各个上拉电路以及下拉电路均使用NFET组成。此外，各个上拉电路以及下拉电路也可以采用单极型的PFET，构成全PFET的逻辑门电路40。
如图12所示，是本申请的另一实施例给出的一种逻辑门电路40的电路图。见图12所示，在该逻辑门电路40中，包含第一上拉电路41、第一下拉电路42、第二上拉电路43以及第二下拉电路44。第一上拉电路41与第一下拉电路42串联于第一直流电压端和第二直流电压端之间；第二上拉电路43与第二下拉电路44串联于第一直流电压端和第二直流电压端之间；比如，第一上拉电路41与第一下拉电路42串联于电源电压VDD和接地端GND之间；第二上拉电路43与第二下拉电路44串联于电源电压VDD和接地端GND之间。第一上拉电路41与第一下拉电路42连接于第一连接点Vm，第二上拉电路43与第二下拉电路44连接于第二连接点Vn；第一上拉电路41、第一下拉电路42、第二上拉电路43以及第二下拉电路44均具有第一控制端；其中，基于上述关于“上拉”、“下拉”的定义，可以理解的是，在第一上拉电路41的第一控制端控制该第一上拉电路41处于导通状态时，第一连接点Vm与第二直流电压端VDD(电源电压提供高电位)导通，将第一连接点Vm的信号钳位在高电位；在第一下拉电路42的第一控制端控制该第一下拉电路42处于导通状态时，第一连接点Vm与接地端VSS(接地端GND提供低电位)导通，将第一连接点Vm的信号钳位在低电位；在第二上拉电路43的第一控制端控制该第二上拉电路43处于导通状态时，第二连接点Vn与电源电压VDD导通，将第二连接点Vn的信号钳位在高电位；在第二下拉电路44的第一控制端控制该第二下拉电路44处于导通状态时，第二连接点Vn与VSS导通，将第二连接点Vn的信号钳位在低电位。
具体的，第一上拉电路41在第一上拉电路41的第一控制端的信号控制下处于导通状态，以将第一直流电压端VDD与第一连接点Vm导通，或第一上拉电路41在第一上拉电路41的第一控制端的信号控制下处于截止状态，以将第一直流电压端VDD与第一连接点Vm断开；第一下拉电路42在第一下拉电路42的第一控制端的信号控制下处于截止状态，以将第二直流电压端VSS与第一连接点Vm断开，或第一下拉电路42在第一下拉电路42的第一控制端的信号控制下处于导通状态，以将第二直流电压端VSS与第一连接点Vm导通；第二上拉电路43的第一控制端连接第一上拉电路41的第一控制端，第二下拉电路44的第一控制端连接第一连接点Vm；第二上拉电路43在第二上拉电路43的第一控制端的信号控制下处于导通状态，以将第一直流电压端VDD与第二连接点Vn导通，或第二上拉电路43在第二上拉电路43的第一控制端的信号控制下处于截止状态，以将第一直流电压端VDD与第二连接点Vn断开，第二下拉电路44在第一连接点Vm的信号控制下处于截止状态以将第二直流电压端VSS与第二连接点Vm断开，或第二下拉电路44在第一连接点Vm的信号控制下处于导通状态，以将第二直流电压端VSS与第二连接点Vn导通。
此外，结合图12所示，逻辑门电路40包括第一输入端VIN1+、第一共轭输入端VIN1-，以及输出端Vo；第一上拉电路41的第一控制端连接第一共轭输入端VIN1-，第一下拉电路42的第一控制端连接第一输入端VIN1+，第二连接点Vn连接输出端Vo。
如此，若各个上拉电路和下拉电路均采用第一控制端的输入信号为低电平时处于导通状态，高电平时处于截止状态(即全部采用PFET组成电路)的元件。则，由于第一上拉电路41与第一下拉电路42的第一控制端的控制信号分别是第一共轭输入端VIN1-、第一输入端VIN1+提供的一对共轭信号，因此第一上拉电路41与第一下拉电路42总处于不同的状态，并且第一上拉电路41被控制处于导通状态时，第一下拉电路42被控制处于截止状态，第一连接点Vm会被钳位在高电位，即第一连接点Vm的电位状态与第一共轭输入端VIN1-保持相反，因此，第二下拉电路44被控制处于截止状态，而第二上拉电路43被控制处于导通状态，这样通过将第二连接点Vn的电位钳位在高电位，可以在输出端Vo输出高电位；另外第一上拉电路41被控制处于截止状态时，第一下拉电路42被控制处于导通状态，第一连接点Vm会被钳位在低电位，即第一连接点Vm的电位状态与第一输入端VIN1+保持一致，因此，第二上拉电路43被控制处于截止状态，第二下拉电路44被控制处于导通状态，这样通过将第二连接点Vn的电位钳位在低电位，可以在输出端Vo输出低电位；在上述过程中，由于第一直流电压端和第二直流电压端之间的第一上拉电路41与第一下拉电路42不会同时导通，并且第一直流电压端和第二直流电压端之间的第二上拉电路43与第二下拉电路44也不会同时导通，因此在实现上述功能的过程中，能够降低静态漏电。
与上述采用NFET的上拉电路存在上拉速度慢的问题相反，全部由空穴型晶体管PFET组成的下拉电路存在下拉速度慢的问题。因此在上述电路结构中，由PFET实现的第一下拉电路和第二下拉电路会导致Vm和Vn电位下拉慢，从而使得最终输出端Vo在高频下无法下拉至VSS。本申请通过在第二下拉电路44的第一控制端和第二连接点Vn间形成满足预定调节能力的自举电容，来实现Vo的快速下拉。同理，该自举电容既可以由第二下拉电路44中晶体管在Vm和Vn间形成的等效电容Cg实现，也可以由在Vm和Vn间额外增加的自举电容Cf实现。此处以等效电容Cg实现的自举电容为例进行说明。
具体的，结合图14-图16对电容Cg在该逻辑门电路40中的作用说明如下：
如图14所示，在第一阶段，当VIN1+为高电位VDD，其共轭输入信号VIN1-为低电位VSS，此时第一上拉电路41和第二上拉电路43导通、第一下拉电路42截止，Vm被拉至低电位，第二下拉电路44截止使Vo输出高电位VDD。
如图15所示，在第二阶段，输入电位翻转，VIN1+下降至低电位VSS，其共轭输入信号VIN1-上升至低电位VDD，此时第一上拉电路41和第二上拉电路43截止、第一下拉电路42导通，电容Cg两侧电位差(Vm-Vn)由于Vm端下拉而减小，当该电位差大于第二下拉电路44中晶体管阈值电压时，第二下拉电路44保持截止，使Vo输出VDD；此时Vm持续通过第一下拉电路42向VSS下拉，Cg两端的电位差逐渐减小(Vm-Vn小于0，绝对值增大)。
如图16所示，在第三阶段，当Cg两端电位差被放电至一定电位δV(使得Cg两端的压差Vm-Vn小于第二下拉电路44中PFET的阈值电压时)使得第二下拉电路44导通后，Vo的电位被下拉，由于此时Vm和Vo的电位分别被第一下拉电路42和第二下拉电路44同时下拉。由于Cg电压差Vm-Vn将保持在大约δV，这使得Vm电位可以被进一步拉低，即当Vo电位被第二下拉电路44拉至接近VSS的电位时，δV的电位差能保证第二下拉电路44产生足够大的电流保证Vo电位快速达到低电位VSS，从而提高了带载能力以及高频响应速度。
图17中该逻辑门电路40中的T1-T4均采用单极型的PFET实现。参照图17所示，第一上拉电路41包括第一晶体管T1；第一下拉电路42包括第二晶体管T2；第二上拉电路43包括第三晶体管T3；第二下拉电路44包括第四晶体管T4。T1与T2串联于第一直流电压端VDD和第二直流电压端VSS之间；T3与T4串联于第一直流电压端VDD和第二直流电压端VSS之间；T1与T2连接于第一连接点Vm，T3与T4连接于第二连接点Vn；T1的栅极作为第一上拉电路41的第一控制端；T2的栅极作为第一下拉电路42的第一控制端；T3的栅极作为第二上拉电路43的第一控制端，T4的栅极作为第二下拉电路44的第一控制端；如此形成的结构与图7示出的结构均为4T0C结构。电容Cg可以是T3的栅极与源极构成的等效电容。此外需要说明的是，可以理解的是在图12-图17示出的示例中，第一上拉电路41、第一下拉电路42、第二上拉电路43以及第四上拉电路44都是控制端为低电平时导通。当然，将T4的等效电容作为电容Cg集成于T4时时，需要通过T4的制作工艺控制T4尺寸，以使得T4的源极与栅极之间的等效电容满足达到减小高频下电位损失的设计需求。
此外，参照图18、图19所示，自举电容也可以通过在T4外部额外增加电容Cf实现，这样逻辑门电路40还包括：连接于第一连接点Vm与第二连接点Vn之间的自举电容Cf；如此形成一种如图19所示的4T1C的结构；自举电容的容量满足预定条件。Cf的工作原理与图14-图16中Cg的原理相同，不再赘述。此外，参照图20、图21所示，为了达到减小电位损失的目的，逻辑门电路40还包括，串联于第一下拉电路42与第一连接点Vm之间的第八晶体管T8；以及串联于第八晶体管T8的漏极与第二连接点Vn之间的自举电容Cf，第八晶体管T8的栅极与漏极连接(其中，T8(PFET)源极连接Vm)，自举电容Cf的容量满足预定条件。这样，当各个上拉电路以及下拉电路均采用单个PFET实现时，该逻辑门电路也可以通过图21示出的5T1C结构实现。该结构中，T2和T8串联形成第一连接点Vm的电位下拉结构，其中，VIN1-为T1的栅极电压，T8的栅极和漏极短接，形成端口Vx，并与输出端Vo通过自举电容Cf连接。其他结构均与图17的4T0C结构相同。该结构在4T0C的基础上额外设计了自举电容Cf，可以进一步增强该逻辑门电路电路的自举效应，减小了高频工作时的电位损失，实现更强的带负载能力。其原理如下：当VIN1+为低电位时，VIN1-为高电位，Vx接近高电平，故T2/T8存在一定分压，使得Vx＜Vo，该电位差ΔVf由Cf保持。当VIN1-为高电平时，使得Vx＝Vo-ΔVf(可以低于VSS)，可以降低T4栅极电压(即降低Vm电压)，进而使得输出Vo快速下拉至低电平VSS。该自举效应可以和4T0C中的电容Cg的自举效应结合，进一步提高逻辑门电路的自举能力，从而提高带负载性能和高频响应速度。
此外，需要说明的是，在上述方案中，在静态保持阶段(例如图14示出的第一阶段初始状态和图16示出的第三阶段最终状态)，VIN1+与Vo的信号总是逻辑相同的，因此该图12-图21形成的逻辑门电路40结构具有缓冲功能也称作缓冲器(Buffer，BUF)。示例性的，当将VIN1+与第一上拉电路41(例如T1的栅极)连接，并将VIN1-与第一下拉电路42(例如T2的栅极)连接，并分别向第一上拉电路41以及第一下拉电路42输入一对共轭信号时，则VIN1+与Vo的信号总是逻辑相反的，此时该逻辑门电路40具有反相作用，也称作INV。
以上方案主要介绍了具有一对共轭输入(第一输入端和第一共轭输入端)的逻辑门电路。此外，在一些示例中，还可以通过多对共轭输入实现更加复杂的逻辑门功能，例如：与非门，与门，或非门，以及或门。
参照图22所示，以第一上拉电路41、第一下拉电路42、第二上拉电路43以及以及第二下拉电路44均由NFET构成为例，则第一上拉电路41、第一下拉电路42、第二下拉电路44均具有第二控制端。第一上拉电路41在第一上拉电路41的第一控制端和/或第二控制端的信号控制下处于导通状态或截止状态，第一下拉电路42在第一下拉电路42的第一控制端和/或第二控制端的信号控制下处于截止状态或导通状态；第二下拉电路44的第一控制端和第二控制端分别连接第一下拉电路42的第一控制端和第二控制端，第二下拉电路44在第二下拉电路44的第一控制端和/或第二控制端的信号控制下处于截止状态或导通状态。逻辑门电路40还包括第二输入端VIN2+、第二共轭输入端VIN2-；第一上拉电路41的第二控制端连接第二共轭输入端VIN2-，第一下拉电路42的第二控制端连接第二输入端VIN2+。该两对共轭输入的逻辑门电路的其他连接与单对共轭输入的逻辑门(图3)相同，不再赘述。
参照图23所示，在上拉电路和下拉电路全部采用NFET的与非门中，并联于VDD和Vm之间的T1和T5构成第一上拉电路41，串联于Vm和VSS之间的T2和T6构成第一下拉电路42；T1和T5的源极与T2的漏极的连接点Vm连接至T3的栅极(T3连接于VDD和Vn之间形成第二上拉电路43)；串联于Vn和VSS之间的T4和T7构成第二下拉电路44。其中，T2和T4的栅极连接VIN1+电压均为A，T6和T7的栅极连接VIN2+电压均为B，T1的栅极连接VIN1-电压为A’，T5的栅极连接VIN2-电压为B’(即A’和B’分别为A和B的共轭反相信号)。T3的源极和T4的漏极的连接点Vn输出与非逻辑(AB)’。
参照图24所示，在上拉电路和下拉电路全部采用NFET的与门中，串联于VDD和Vm之间的T1和T5构成第一上拉电路41，并联于Vm和VSS之间的T2和T6构成第一下拉电路42；并联于Vn和VSS之间的T4和T7构成第二下拉电路44；T2和T6的漏极与T1的源极的连接点Vm连接至T3的栅极(T3连接于VDD和Vn之间形成第二上拉电路43)。其中，T2和T4的栅极连接VIN1+电压均为A’，T6和T7的栅极连接VIN2+电压均为B’，T1的栅极连接VIN1-电压为A，T5的栅极连接VIN2-电压为B(A’和B’分别为A和B的共轭反相信号)。T3的源极和T4的漏极的连接点Vn输出与逻辑AB。对于与非门和与门，在同一个上拉或下拉电路中的晶体管位置可以互换。例如，在与门中T1和T5可以互换(栅极电压也随之跟换)，T4和T7可以互换。
同理，基于前述图22示出的逻辑门电路也可以设计全NFET型或非门以及全NFET型或门，如图25和图26所示。或非门(图25)跟与门(图24)具有相同结构，区别在于或非门的T2和T4的栅极连接VIN1+电压均为A，T6和T7的栅极连接VIN2+电压均为B，T1的栅极连接VIN1-电压为A’，T5的栅极连接VIN2-电压为B’，输出端信号为或非逻辑(A+B)’。或门(图26)跟与非门(图23)具有相同结构，区别在于或门的T2和T4的栅极连接VIN1+电压均为A’，T6和T7的栅极连接VIN2+电压均为B’，T1的栅极连接VIN1-电压为A，T5的栅极连接VIN2-电压为B，输出端信号为或逻辑(A+B)。
除了上述的结构，上述图22-图26也可以形成具有额外自举电容结构设计的与非门,与门,或非门,或门逻辑门，如图27和图28所示分别提供了一种与非门和或非门的结构，其中在图27和图28中，还包括串联于第一上拉电路41与第一连接点Vm之间的第八晶体管T8；以及串联于第八晶体管T8的漏极与第二连接点Vn之间的自举电容Cf，第八晶体管T8的栅极与漏极连接。其具体工作原理可以参照上述关于图11的描述这里不再赘述。
多对共轭输入的逻辑门电路40的上拉电路和下拉电路也可以全部采用PFET。参照图29所示，以第一上拉电路41、第一下拉电路42、第二上拉电路43以及以及第二下拉电路44均由PFET构成为例，则第一上拉电路41、第一下拉电路42、第二上拉电路43均具有第二控制端。第一上拉电路41在第一上拉电路41的第一控制端和/或第二控制端的信号控制下处于导通状态或截止状态，第一下拉电路42在第一下拉电路42的第一控制端和/或第二控制端的信号控制下处于截止状态或导通状态；所述第二上拉电路43的第一控制端和第二控制端分别连接第一上拉电路41的第一控制端和第二控制端，第二上拉电路43在第二上拉电路43的第一控制端和/或第二控制端的信号控制下处于导通状态或截止状态；逻辑门电路40还包括第二输入端VIN2+、第二共轭输入端VIN2-；第一上拉电路41的第二控制端连接第二共轭输入端VIN2-，第一下拉电路42的第二控制端连接第二输入端VIN2+。该两对共轭输入的逻辑门的其他连接与单对共轭输入的逻辑门(图12)相同，不再赘述。
参照图30所示，在上拉电路和下拉电路全部采用PFET的与非门中，串联于VDD和Vm之间的T1和T5构成第一上拉电路41，并联于Vm和VSS之间的T2和T6构成第一下拉电路42；T2和T6的源极与T1的漏极的连接点Vm连接至T4的栅极(T4连接于VDD和Vn之间形成第二下拉电路44)；串联于Vn和VDD之间的T3和T7构成第二上拉电路43。其中，T1和T3的栅极连接VIN1-电压均为A，T5和T7的栅极连接VIN2-电压均为B，T2的栅极连接VIN1+电压为A’，T6的栅极连接VIN2+电压为B’(即A’和B’分别为A和B的共轭反相信号)。T4的源极和T3的漏极的连接点Vn输出与非逻辑(AB)’。
参照图31所示，在上拉电路和下拉电路全部采用PFET的与门中，并联于VDD和Vm之间的T1和T5构成第一上拉电路41，串联于Vm和VSS之间的T2和T6构成第一下拉电路42；并联于Vn和VDD之间的T3和T7构成第二上拉电路43；T1和T5的漏极与T2的源极的连接点Vm连接至T4的栅极(T4连接于VSS和Vn之间形成第二下拉电路44)。其中，T1和T3的栅极连接VIN1-电压均为A’，T5和T7的栅极连接VIN2-电压均为B’，T2的栅极连接VIN1+电压为A，T6的栅极连接VIN2+电压为B(A’和B’分别为A和B的共轭反相信号)。T4的源极和T3的漏极的连接点Vn输出与逻辑AB。对于与非门和与门，在同一个上拉或下拉电路中的晶体管位置可以互换。例如，在与门中T1和T5可以互换(栅极电压也随之跟换)，T3和T7可以互换。
同理，基于前述图29示出的逻辑门电路也可以设计或非门以及或门，如图32和图33所示。或非门(图32)跟与门(图31)具有相同结构，区别在于或非门的T1和T3的栅极连接VIN1-电压均为A，T5和T7的栅极连接VIN2-电压均为B，T2的栅极连接VIN1+电压为A’，T6的栅极连接VIN2+电压为B’，输出端信号为或非逻辑(A+B)’。或门(图33)跟与非门(图30)具有相同结构，区别在于或门的T1和T3的栅极连接VIN1-电压均为A’，T5和T7的栅极连接VIN2-电压均为B’，T2的栅极连接VIN1+电压为A，T6的栅极连接VIN2+电压为B，输出端信号为或逻辑(A+B)。
除了上述的结构，上述图29-图33也可以形成具有额外自举电容结构设计的全PFET型与非门,与门,或非门,或门逻辑门，如图34和图35所示分别提供了一种全PFET型与非门和或非门的结构，其中在图34和图35中，还包括串联于第一下拉电路42与第一连接点Vm之间的第八晶体管T8；以及串联于第八晶体管T8的漏极与第二连接点Vn之间的自举电容Cf，第八晶体管T8的栅极与漏极连接。其具体工作原理可以参照上述关于图21的描述这里不再赘述。
通常，在将该逻辑门电路40应用在更为复杂的电路中时，为了实现级联。本申请的实施例还提供了一种具有共轭输出的全NFET型逻辑门电路40。参照图36所示，通过在VDD和VSS间并联两个具有共轭输出端(Vo+和Vo-)且共享一组共轭输入端(VIN1+和VIN1-)的子电路如图36中示出的第一子电路40a和第二子电路40b，其中，第一子电路40a包括一组第一上拉电路41(41a)、第一下拉电路42(42a)、第二上拉电路43(43a)以及第二下拉电路44(44a)；第二子电路40b包括一组第一上拉电路41(41b)、第一下拉电路42(42b)、第二上拉电路43(43b)以及第二下拉电路44(44b)；其中，每个子电路中的上拉电路以及下拉电路的具体连接方式可以参考前述的描述，区别在于，逻辑门电路40包括输出端Vo+以及共轭输出端Vo-；第一子电路40a中，第一上拉电路41a的第一控制端连接第一共轭输入端VIN1-，第一下拉电路42a的第一控制端连接第一输入端VIN1+，第二连接点Vn(Vna)连接输出端Vo+。第二子电路40b中，第一上拉电路41b的第一控制端连接第一输入端VIN1+，第一下拉电路42b的第一控制端连接第一共轭输入端VIN1-，第二连接点Vn(Vnb)连接共轭输出端Vo-。这样在实现级联是将前一级逻辑门电路40的共轭输出(Vo+、Vo-)与下一级的逻辑门电路40的共轭输入(VIN1+和VIN1-)分别连接即可。
如图37所示，示出了基于图7中具有单输出Vo的逻辑门电路形成的具有共轭输出(Vo+、Vo-)的逻辑门电路(为图36的具体实现结构)。其中，第一子电路40a与第二子电路40b均包含晶体管T1-T4，图37中，第一子电路40a以T1a-T4a为例，第二子电路40b以T1 b-T4b为例。其中T1a-T4a以及T1b-T4b的连接方式相同，不再赘述；区别在于，第一子电路40a中，T1a的栅极连接第一共轭输入端VIN1-，T2a的栅极连接第一输入端VIN1+，第二连接点Vn(Vna)连接输出端Vo+。第二子电路40b中，T1b的栅极连接第一输入端VIN1+，T2b的栅极连接第一共轭输入端VIN1-，第二连接点Vn(Vnb)连接共轭输出端Vo-。该逻辑门电路的实施例为具有共轭输入和输出的反相器/缓冲器(INV/BUF)。第一子电路40a的输出Vo+为反相器INV输出，第二子电路40b的输出Vo-为缓冲器BUF输出。图38为基于图37的逻辑门电路40(也可以称作INV/BUF)构成的9级环形振荡器的仿真测试结果，每一级的输出端Vo+和共轭输出端Vo-均带负载CL，其中CL电容值设定为T3(T3a/T3b)的栅极电容的10倍以上(CL＝2fF)。仿真结果表明振荡器能够实现振荡且无明显衰减，具有有效的带载能力。同时，该结构的静态漏电可以控制在20nA/μm以下。
另外，参照图39所示，还提供了基于图11示出的具有单输出Vo的逻辑门电路形成的具有共轭输出(Vo+、Vo-)的逻辑门电路，其中，与图37的区别是，第一子电路40a与第二子电路40b均包含晶体管T8和自举电容Cf，图39中，第一子电路40a以晶体管T8a和自举电容Cfa为例，第二子电路40a以晶体管T8b和自举电容Cfb为例。其连接关系与图11中的描述类似，不再赘述。如上所述，该图39所示的逻辑门电路的自举电容Cf能单独或者与Vm/Vn间的电容Cg同时产生自举效应，因此具有更强的带载能力。
此外，参照图40和图41所示，两个子电路40a和40b可以采用不同的结构，例如，在图40和图41中，第一子电路41a可以采用本申请的实施例提供的逻辑门电路的结构，例如，第一子电路41a包含第一上拉电路41a、第一下拉电路42a、第二上拉电路43a以及第二下拉电路44a；进一步的如图41所示，第一子电路41a可以采用如图7提供的逻辑门电路的结构。第二子电路41b可以采用本申请的实施例提供的其他逻辑门电路的结构，当然，第二子电路41b也可以采用简化的逻辑门电路，例如，第二子电路41b仅包含第一上拉电路41b、第一下拉电路42b；参照图41所示，以每个上拉电路或下拉电路均包含一个NFET为例，第一子电路41a包括T1a-T4a，第二子电路包含串联于VDD和VSS之间的T1b-T2b，其中T1b和T2b的连接点Vmb连接共轭输出端Vo-；第一子电路41a中，各个NFET的连接关系不再赘述。其中在图40和图41示出的示例中，仅第一子电路41a具有电容Cga，因此仅第一子电路41a具有自举效应，当然第一子电路41a也可以采用图8-图11示出的具有额外的电容Cf作为自举电容的结构。这样，相比于图37示出的8T0C的具有共轭输出的逻辑门电路，图41实现了一种6T0C的具有共轭输出的逻辑门电路，可提高约25％的晶体管密度。然而，第二子电路41b没有自举效应，但是由于41b的输出Vo-在级联时连接的下一级逻辑门子电路40a具有自举效应，整体电路在级联中仍可保持一定的自举效应，实现较强的带负载能力。同理，本申请的实施例对第一子电路41a与第二子电路41b的形式不做限定，即其可以为图7(4T0C)、图9(4T1C，自举电容Cf外置)以及图11(5T1C，如图42所示，示出了一种第一子电路41a采用图11示出的5T1C的结构)中的任一一种。
在一些示例中，如图43提供的示例中，还提供了具有共轭输出的全NFET型与非/与门,参照图43所示，将图23提供的与非门和图24提供的与门分别作为图36(需要说明的是虽然图36中示出的第一子电路和第二子电路均为一对共轭输入的逻辑门电路，但是可以理解的是基于上述的方案描述，第一子电路和第二子电路也可以替换为上述方案中的任意一种逻辑门电路，例如替换为图22示出的多对共轭输入的逻辑门电路)中的第一子电路和第二子电路，则连接形成共轭输出的与非/与门，输出逻辑为(AB)’/AB。如图44提供的示例中，还提供了具有共轭输出的或非/或门,参照图44所示，将图25提供的或非门和图26提供的或门分别作为图36(需要说明的是虽然图36中示出的第一子电路和第二子电路均为一对共轭输入的逻辑门电路，但是可以理解的是基于上述的方案描述，第一子电路和第二子电路也可以替换为上述方案中的任意一种逻辑门电路，例如替换为图29示出的多对共轭输入的逻辑门电路)中的第一子电路和第二子电路，则连接形成共轭输出的与非/与门(A+B)’/A+B。当然上述图26-图44是以NFET为例说明了一些列的具有共轭输出的逻辑门电路；当然，在采用PFET时，也可以基于图12-图21以及图29-图35提供的基于PFET的逻辑门电路构成基于PFET的具有共轭输出的逻辑门电路，不再赘述。
基于上述给出的各种不同结构的逻辑门电路40，可以衍生出图45-图51所示的控制信号控制的逻辑门电路40。例如，图45-图51中的Tc1-Tc4选通管的栅极输入可以是控制信号(Set)、使能信号(Enable)也可以是时钟控制信号(CLK)等。本申请的下述示例中仅用时钟控制信号CLK为例进行说明。
如图45所示的，在该时钟控制信号CLK控制的逻辑门电路40(也称作CLK控制的反相器(CLKINV)/缓冲器(CLKBUF))中，除包括上述的逻辑门电路40以外，还包括选通管Tc1和选通管Tc2。
在一种实现方式中，选通管Tc1连接于第二上拉电路43与第一直流电压端VDD之间；选通管Tc2连接于第二下拉电路44与第二直流电压端VSS之间；选通管Tc1的栅极与Tc2的栅极用于接收时钟控制信号CLK，选通管Tc1与Tc2在时钟控制信号CLK的控制下处于导通状态或截止状态。也就是说，将本申请给出的逻辑门电路40通过两个选通管分别与第一直流电压端VDD和第二直流电压端VSS电连接，这两个选通管的栅极由时钟信号CLK控制。这样的话，仅当CLK为高电位时，逻辑门电路40方可正常工作。
如图46所示，当逻辑门电路40采用上述的4T0C结构时，选通管Tc1具体连接于T3与第一直流电压端VDD之间，选通管Tc2具体连接于T4与第二直流电压端VSS之间。结合图47所示，当应用于具有共轭输出端Vo+/Vo-的逻辑门电路时，该图47示出的逻辑门电路40包含四个选通管Tc1-Tc4，其中Tc1和Tc2应用于输出Vo+的第一子电路，Tc3和Tc4应用于输出Vo-的第二子电路，Tc3和Tc4的连接关系与Tc1和Tc2类似，不再赘述。当然，为了提高晶体管密度，也可以如图50所示，第一子电路和第二子电路共用Tc1和Tc2，其中Tc1连接于T3a以及T3b与VDD之间，Tc2连接于T4a以及T4b与VSS之间。
在另一种实现方式中，参照图49所示，选通管Tc1连接于第二上拉电路43与第二连接点Vn之间；选通管Tc2连接于第二下拉电路44与第二连接点Vn之间；选通管Tc1的栅极与选通管Tc2的栅极用于接收时钟控制信号CLK，选通管Tc1与选通管Tc2在时钟控制信号CLK的控制下处于导通状态或截止状态。需要注意的是，该逻辑门中自举电容由于Tc1的加入被连接于Vm和Tc1的漏极之间。
如图50所示，当逻辑门电路40采用上述的4T0C结构时，选通管Tc1具体连接于T3与Vn之间，选通管Tc2具体连接于T4与Vn之间。结合图51所示，当应用于具有共轭输出端Vo+/Vo-的逻辑门电路时，该图51示出的逻辑门电路40包含四个选通管Tc1-Tc4，其中Tc1和Tc2应用于输出Vo+的第一子电路，Tc3和Tc4应用于输出Vo-的第二子电路，Tc3和Tc4的连接关系与Tc1和Tc2类似，不再赘述。
当然上述图45-图51主要是以NFET为例说明了一系列的具有时钟控制信号CLK控制的逻辑门电路；当然，在采用PFET时，也可以基于图12-图21以及图29-图35提供的基于PFET的逻辑门电路构成基于PFET的具有时钟控制信号CLK控制的逻辑门电路，不再赘述。
另外上述方案仅是基于上述的逻辑门电路40形成的示例性的部分逻辑门，在其他实现方式中，还可以形成更为复杂的逻辑门电路，在此不再穷举。
下面还给出了基于上述提供的反相器/缓冲器(INV/BUF)、CLK控制的反相器/缓冲器(CLK INV/BUF)以及与非/与门(NAND/AND)中的一个或多个形成的锁存器和触发器。为了描述方便，图52提供了INV/BUF50的电路符号，在该INV/BUF50中，包括了第一输入端VIN1+，第一共轭输入端VIN1-，输出端口Vo+以及共轭输出端Vo-。图53提供了CLK INV/BUF60的电路符号，在该CLK INV/BUF60中，包括了第一输入端VIN1+，第一共轭输入端VIN1-，输出端Vo+、共轭输出端Vo-以及时钟控制信号CLK/CLK’，其中，CLK/CLK’为一对共轭的时钟信号。图54提供了NAND/AND70的电路符号，在该NAND/AND 70中，包括了第一输入端VIN1+，第一共轭输入端VIN-，第二输入端VIN2+，第二共轭输入端VIN2-、输出端口Vo+以及共轭输出端Vo-。需要说明的是，上述的INV/BUF50、CLK INV/BUF60以及NAND/AND70的功能和内部结构为前述示例中公开的各个逻辑门电路的结构和功能。
图55给出的是一种基于INV/BUF50以及CLKINV/BUF60的锁存器(Latch)80的电路图，图56给出的是一种触发器(Flip Flop)90的电路图。下面对这两种电路结构分别进行介绍。
参见图55所示的锁存器80，包括第一CLKINV/BUF60a、INV/BUF50、第二CLKINV/BUF60b。其中，如上所述每一组CLKINV/BUF(60a、60b)具有一组共轭的第一输入端VIN1+和第一共轭输入端VIN1-，一个时钟信号端(CLK或CLK’，其中CLK与CLK’表示共轭的时钟信号，例如，CLK为高电位时CLK’为低电位，或者CLK为低电位时CLK’为高电位)以及一组共轭的输出端Vo+和共轭输出端Vo-；每一组INV/BUF50具有一组共轭的第一输入端VIN1+和第一共轭输入端VIN1-，以及一组共轭的输出端Vo+和共轭输出端Vo-。锁存器80具有一组共轭的输入端D和共轭输入端D’以及一组共轭的输出端Q和共轭输出端Q’。
其中，第一CLKINV/BUF60a的VIN1+作为锁存器80的输入端D，第一CLKINV/BUF60a的VIN1-作为锁存器80的共轭输入端D’。
第一CLKINV/BUF60a的Vo+连接INV/BUF50的VIN1+；第一CLKINV/BUF60a的Vo-连接INV/BUF50的VIN1-。
INV/BUF50的Vo+连接第二CLKINV/BUF60b的VIN1+；INV/BUF50的Vo-连接第二CLKINV/BUF60b的VIN1-。
第二CLKINV/BUF60b的Vo+连接INV/BUF50的VIN1+；第二CLKINV/BUF60b的Vo-连接INV/BUF50的VIN1-。
INV/BUF50的Vo+作为锁存器80的输出端Q，INV/BUF50的Vo-作为锁存器80的共轭输出端Q’。
图56是基于图55所述的锁存器80结构，给出的一种触发器90的电路示意图。具体的，该触发器90包括第一锁存器80-1和第二锁存器80-2。并且，第一锁存器80-1的输出端Q与第二锁存器80-2的输入端D连接，第一锁存器80-1的共轭输出端Q’与第二锁存器80-2的共轭输入端D’连接。这样，该触发器90结构由两个锁存器结构组成(虚线框为其中一个锁存器结构)。以INV/BUF50以及CLKINV/BUF60均是基于NFET构成的逻辑门电路为例，当时钟控制信号CLK为高电位，输入信号D和共轭输入信号D’被写入第一锁存器80-1；当CLK为低电位时，之前被写入第一锁存器80-1的信号被写入第二锁存器80-2并在第二锁存器80-2的输出端输出Q和共轭输出Q’。即该触发器90电路为时钟控制信号CLK下降沿触发的触发器。
在其他一些可以实现的数字电路中，可以在图55和图56所示的基础上，包括更多的本申请实施例提供的逻辑门电路，以形成更为复杂的逻辑组合和时序电路。
此外，图55所示的锁存器和图56所示的触发器，均是采用图52所示的INV/BUF以及图53所示的CLKINV/BUF构成。当然，也可以由图53所示的CLKINV/BUF和图54图所示的NAND/AND结合形成图57所示的锁存器和图58所示的触发器。
参见图57所示的锁存器80，包括第一CLKINV/BUF60a、NAND/AND70、第二CLKINV/BUF60b。其中，如上所述每一组CLKINV/BUF(60a、60b)具有一组共轭的第一输入端VIN1+和第一共轭输入端VIN1-，一个时钟信号端(CLK或CLK’，其中CLK与CLK’表示共轭的时钟信号，例如，当CLK为高电位时则CLK’为低电位，或者当CLK为低电位时则CLK’为高电位)以及一组共轭的输出端Vo+和共轭输出端Vo-；每一组NAND/AND70具有两组共轭的第一输入端VIN1+和第一共轭输入端VIN1-，第二输入端VIN2+和第二共轭输入端VIN2-以及一组共轭的输出端Vo+和共轭输出端Vo-。锁存器80具有一组共轭的输入端D和共轭输入端D’以及一组共轭的输出端Q和共轭输出端Q’。
其中，第一CLKINV/BUF60a的VIN1+作为锁存器80的输入端D，第一CLKINV/BUF60a的VIN1-作为锁存器80的共轭输入端D’。
第一CLKINV/BUF60a的Vo+连接NAND/AND70的VIN1+；第一CLKINV/BUF60a的Vo-连接NAND/AND70的VIN1-。
NAND/AND70的Vo+连接第二CLKINV/BUF60b的VIN1+；NAND/AND70的Vo-连接第二CLKINV/BUF60b的VIN1-。
第二CLKINV/BUF60b的Vo+连接NAND/AND70的VIN1+；第二CLKINV/BUF60b的Vo-连接NAND/AND70的VIN1-。
NAND/AND70的Vo+作为锁存器80的输出端Q，NAND/AND70的Vo-作为锁存器80的共轭输出端Q’。此外，NAND/AND70的VIN2+和VIN2-输入一对共轭的设置信号SET/SET’；例如，VIN2-输入SET’，VIN2+输入SET。
图58是基于图57所述的锁存器80结构，给出的一种触发器90的电路示意图。具体的，该触发器90包括第一锁存器80-1和第二锁存器80-2。并且，第一锁存器80-1的输出端Q与第二锁存器80-2的输入信号D连接，第一锁存器80-1的共轭输出端Q’与第二锁存器80-2的共轭输入信号D’连接。这样，该触发器90结构由两个锁存器结构组成(虚线框内为其中一个锁存器结构)。以NAND/AND70以及CLKINV/BUF60均是基于NFET构成的逻辑门电路为例，当时钟控制信号CLK为高电位，输入信号D和共轭输入信号D’被写入第一锁存器80-1；当CLK为低电平时，之前被写入第一锁存器80-1的信号被写入第二锁存器80-2并在第二锁存器80-2的输出端口输出Q和共轭输出Q’。由于NAND/AND70引入了一对共轭的SET/SET’控制，因此仅当SET为高电位时，该触发器正常工作。即该触发器90电路为具有SET控制端的时钟控制信号CLK下降沿触发的触发器。
上述仅是本申请给出的包含本申请的逻辑门电路的部分逻辑运算电路，当然，还可以是更多的逻辑运算电路结构，在此不再穷举。
在本说明书的描述中，具体特征、结构、材料或者特点可以在任何的一个或多个实施例或示例中以合适的方式结合。
以上，仅为本申请的具体实施方式，但本申请的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本申请揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本申请的保护范围之内。因此，本申请的保护范围应以权利要求的保护范围为准。

Claims (20)

1.一种逻辑门电路，其特征在于，包括：第一上拉电路、第一下拉电路、第二上拉电路以及第二下拉电路；
所述第一上拉电路与所述第一下拉电路串联于第一直流电压端和第二直流电压端之间；所述第二上拉电路与所述第二下拉电路串联于所述第一直流电压端和所述第二直流电压端之间；所述第一上拉电路与所述第一下拉电路连接于第一连接点，所述第二上拉电路与所述第二下拉电路连接于第二连接点；所述第一上拉电路、所述第一下拉电路、所述第二上拉电路以及所述第二下拉电路均具有第一控制端；
所述第一上拉电路在所述第一上拉电路的第一控制端的信号控制下处于导通状态，以将所述第一直流电压端与所述第一连接点导通，或所述第一上拉电路在所述第一上拉电路的第一控制端的信号控制下处于截止状态，以将所述第一直流电压端与所述第一连接点断开；所述第一下拉电路在所述第一下拉电路的第一控制端的信号控制下处于截止状态，以将所述第二直流电压端与所述第一连接点断开，或所述第一下拉电路在所述第一下拉电路的第一控制端的信号控制下处于导通状态，以将所述第二直流电压端与所述第一连接点导通；
所述第二上拉电路的第一控制端连接所述第一连接点，所述第二下拉电路的第一控制端连接所述第一下拉电路的第一控制端；所述第二上拉电路在所述第一连接点的信号控制下处于导通状态，以将所述第一直流电压端与所述第二连接点导通，或，所述第二上拉电路在所述第一连接点的信号控制下处于截止状态，以将所述第一直流电压端与所述第二连接点断开；所述第二下拉电路在所述第二下拉电路的第一控制端的控制下处于截止状态，以将所述第二直流电压端与所述第二连接点断开，或，所述第二下拉电路在所述第二下拉电路的第一控制端的控制下导通状态，以将所述第二直流电压端与所述第二连接点导通；或者，所述第二上拉电路的第一控制端连接所述第一上拉电路的第一控制端，所述第二下拉电路的第一控制端连接所述第一连接点；所述第二上拉电路在所述第二上拉电路的第一控制端的信号控制下处于导通状态，以将所述第一直流电压端与所述第二连接点导通，或所述第二上拉电路在所述第二上拉电路的第一控制端的信号控制下处于截止状态，以将所述第一直流电压端与所述第二连接点断开，所述第二下拉电路在所述第一连接点的信号控制下处于截止状态以将所述第二直流电压端与所述第二连接点断开，或所述第二下拉电路在所述第一连接点的信号控制下处于导通状态，以将所述第二直流电压端与所述第二连接点导通；
所述逻辑门电路包括第一输入端、第一共轭输入端，以及输出端；所述第一上拉电路的第一控制端连接所述第一共轭输入端，所述第一下拉电路的第一控制端连接所述第一输入端，所述第二连接点连接所述输出端。
2.根据权利要求1所述的逻辑门电路，其特征在于，所述第一上拉电路、所述第一下拉电路均具有第二控制端；
所述第一上拉电路在所述第一上拉电路的第一控制端和/或第二控制端的信号控制下处于导通状态或截止状态，所述第一下拉电路在所述第一下拉电路的第一控制端和/或第二控制端的信号控制下处于截止状态或导通状态；
所述第二下拉电路具有第二控制端，所述第二下拉电路的第二控制端连接所述第一下拉电路的第二控制端，所述第二下拉电路在所述第二下拉电路的第一控制端和/或第二控制端的信号控制下处于截止状态或导通状态；或者，所述第二上拉电路具有第二控制端，所述第二上拉电路的第二控制端连接所述第一上拉电路的第二控制端，所述第二上拉电路在所述第二上拉电路的第一控制端和/或第二控制端的信号控制下处于导通状态或截止状态；
所述逻辑门电路还包括第二输入端、第二共轭输入端；所述第一上拉电路的第二控制端连接所述第二共轭输入端，所述第一下拉电路的第二控制端连接所述第二输入端。
3.根据权利要求1所述的逻辑门电路，其特征在于，
所述第一上拉电路包括第一晶体管；
所述第一下拉电路包括第二晶体管；
所述第二上拉电路包括第三晶体管；
所述第二下拉电路包括第四晶体管；
所述第一晶体管与所述第二晶体管串联于所述第一直流电压端和第二直流电压端之间；所述第三晶体管与所述第四晶体管串联于所述第一直流电压端和第二直流电压端之间；所述第一晶体管与所述第二晶体管连接于所述第一连接点；所述第三晶体管与所述第四晶体管连接于所述第二连接点；
所述第一晶体管的栅极作为所述第一上拉电路的第一控制端；所述第二晶体管的栅极作为所述第一下拉电路的第一控制端；
所述第三晶体管的栅极作为所述第二上拉电路的第一控制端，所述第四晶体管的栅极作为所述第二下拉电路的第一控制端。
4.根据权利要求2所述的逻辑门电路，其特征在于，
所述第一上拉电路包括第一晶体管和第五晶体管；
所述第一下拉电路包括第二晶体管和第六晶体管；
所述第二上拉电路包括第三晶体管；
所述第二下拉电路包括第四晶体管和第七晶体管；
所述第一晶体管与所述第五晶体管串联于所述第一直流电压端和所述第一连接点之间；所述第二晶体管与所述第六晶体管并联于所述第一连接点和所述第二直流电压端之间；所述第三晶体管连接于所述第一直流电压端和所述第二连接点之间；所述第四晶体管与所述第七晶体管并联于所述第二连接点和所述第二直流电压端之间；
所述第一晶体管的栅极连接所述第一上拉电路的第一控制端；
所述第二晶体管的栅极连接所述第一下拉电路的第一控制端；
所述第三晶体管的栅极连接所述第二上拉电路的第一控制端；
所述第四晶体管的栅极连接所述第二下拉电路的第一控制端；
所述第五晶体管的栅极连接所述第一上拉电路的第二控制端；
所述第六晶体管的栅极连接所述第一下拉电路的第二控制端；
所述第七晶体管的栅极连接所述第二下拉电路的第二控制端。
5.根据权利要求2所述的逻辑门电路，其特征在于，
所述第一上拉电路包括第一晶体管和第五晶体管；
所述第一下拉电路包括第二晶体管和第六晶体管；
所述第二上拉电路包括第三晶体管；
所述第二下拉电路包括第四晶体管和第七晶体管；
所述第一晶体管与所述第五晶体管并联于所述第一直流电压端和所述第一连接点之间；所述第二晶体管与所述第六晶体管串联于所述第一连接点和所述第二直流电压端之间；所述第三晶体管连接于所述第一直流电压端和所述第二连接点之间；所述第四晶体管与所述第七晶体管串联于所述第二连接点和所述第二直流电压端之间；
所述第一晶体管的栅极连接所述第一上拉电路的第一控制端；
所述第二晶体管的栅极连接所述第一下拉电路的第一控制端；
所述第三晶体管的栅极连接所述第二上拉电路的第一控制端；
所述第四晶体管的栅极连接所述第二下拉电路的第一控制端；
所述第五晶体管的栅极连接所述第一上拉电路的第二控制端；
所述第六晶体管的栅极连接所述第一下拉电路的第二控制端；
所述第七晶体管的栅极连接所述第二下拉电路的第二控制端。
6.根据权利要求2所述的逻辑门电路，其特征在于，
所述第一上拉电路包括第一晶体管和第五晶体管；
所述第一下拉电路包括第二晶体管和第六晶体管；
所述第二上拉电路包括第三晶体管和第七晶体管；
所述第二下拉电路包括第四晶体管；
所述第一晶体管与所述第五晶体管串联于所述第一直流电压端和所述第一连接点之间；所述第二晶体管与所述第六晶体管并联于所述第一连接点和所述第二直流电压端之间；所述第三晶体管和所述第七晶体管串联于所述第一直流电压端和所述第二连接点之间；所述第四晶体管连接于所述第二连接点和所述第二直流电压端之间；
所述第一晶体管的栅极连接所述第一上拉电路的第一控制端；
所述第二晶体管的栅极连接所述第一下拉电路的第一控制端；
所述第三晶体管的栅极连接所述第二上拉电路的第一控制端；
所述第四晶体管的栅极连接所述第二下拉电路的第一控制端；
所述第五晶体管的栅极连接所述第一上拉电路的第二控制端；
所述第六晶体管的栅极连接所述第一下拉电路的第二控制端；
所述第七晶体管的栅极连接所述第二上拉电路的第二控制端。
7.根据权利要求2所述的逻辑门电路，其特征在于，
所述第一上拉电路包括第一晶体管和第五晶体管；
所述第一下拉电路包括第二晶体管和第六晶体管；
所述第二上拉电路包括第三晶体管和第七晶体管；
所述第二下拉电路包括第四晶体管；
所述第一晶体管与所述第五晶体管并联于所述第一直流电压端和所述第一连接点之间；所述第二晶体管与所述第六晶体管串联于所述第一连接点和所述第二直流电压端之间；所述第三晶体管和所述第七晶体管并联于所述第一直流电压端和所述第二连接点之间；所述第四晶体管连接于所述第二连接点和所述第二直流电压端之间；
所述第一晶体管的栅极连接所述第一上拉电路的第一控制端；
所述第二晶体管的栅极连接所述第一下拉电路的第一控制端；
所述第三晶体管的栅极连接所述第二上拉电路的第一控制端；
所述第四晶体管的栅极连接所述第二下拉电路的第一控制端；
所述第五晶体管的栅极连接所述第一上拉电路的第二控制端；
所述第六晶体管的栅极连接所述第一下拉电路的第二控制端；
所述第七晶体管的栅极连接所述第二上拉电路的第二控制端。
8.根据权利要求1-5任一项所述的逻辑门电路，其特征在于，所述第二上拉电路包括连接所述第一连接点与所述第二连接点之间的等效电容；所述等效电容的容量满足预定条件。
9.根据权利要求1-5任一项所述的逻辑门电路，其特征在于，还包括：连接于所述第一连接点与所述第二连接点之间的自举电容；所述自举电容的容量满足预定条件。
10.根据权利要求1-5任一项所述的逻辑门电路，其特征在于，还包括：串联于所述第一上拉电路与所述第一连接点之间的第八晶体管；以及连接于所述第八晶体管的漏极与所述第二连接点之间的自举电容，所述第八晶体管的栅极与漏极连接，所述自举电容的容量满足预定条件。
11.根据权利要求1、2、3、6和7中任一项所述的逻辑门电路，其特征在于，
所述第二下拉电路包括连接所述第一连接点与所述第二连接点之间的等效电容；所述等效电容的容量满足预定条件。
12.根据权利要求1、2、3、6和7中任一项所述的逻辑门电路，其特征在于，还包括：连接于所述第一连接点与所述第二连接点之间的自举电容；所述自举电容的容量满足预定条件。
13.根据权利要求1、2、3、6和7中任一项所述的逻辑门电路，其特征在于，还包括：串联于所述第一下拉电路与所述第一连接点之间的第八晶体管；以及连接于所述第八晶体管的漏极与所述第二连接点之间的自举电容，所述第八晶体管的栅极与漏极连接，所述自举电容的容量满足预定条件。
14.根据权利要求1-13所述的逻辑门电路，其特征在于，还包括第一选通管和第二选通管；
所述第一选通管连接于所述第二上拉电路与所述第二连接点之间；所述第二选通管连接于所述第二下拉电路与所述第二连接点之间；所述第一选通管的栅极与所述第二选通管的栅极用于接收控制信号，所述第一选通管与所述第二选通管在所述控制信号的控制下处于导通状态或截止状态。
15.根据权利要求1-13所述的逻辑门电路，其特征在于，还包括第一选通管和第二选通管；
所述第一选通管连接于所述第二上拉电路与所述第一直流电压端之间；所述第二选通管连接于所述第二下拉电路与所述第二直流电压端之间；所述第一选通管的栅极与所述第二选通管的栅极用于接收控制信号，所述第一选通管与所述第二选通管在所述控制信号的控制下处于导通状态或截止状态。
16.根据权利要求1-15任一项所述的逻辑门电路，其特征在于，所述逻辑门电路包括第一子电路以及第二子电路；所述第一子电路和所述第二子电路均包括一组所述第一上拉电路、第一下拉电路、第二上拉电路以及第二下拉电路；
所述逻辑门电路还包括共轭输出端；
所述第一子电路中，所述第一上拉电路的第一控制端连接所述第一共轭输入端，所述第一下拉电路的第一控制端连接所述第一输入端，所述第二连接点连接所述输出端。
所述第二子电路中，所述第一上拉电路的第一控制端连接所述第一输入端，所述第一下拉电路的第一控制端连接所述第一共轭输入端，所述第二连接点连接所述共轭输出端。
17.根据权利要求16所述的逻辑门电路，其特征在于，所述逻辑门电路包括第一逻辑门电路、第二逻辑门电路以及第三逻辑门电路形成的锁存器；
其中，所述第一逻辑门电路的第一输出端连接所述第二逻辑门电路的第一输入端；所述第一逻辑门电路的第一共轭输出端连接所述第二逻辑门电路的第一共轭输入端；所述第二逻辑门电路的第一输出端连接所述第三逻辑门电路的第一输入端；所述第二逻辑门电路的第一共轭输出端连接所述第三逻辑门电路的第一共轭输入端；所述第三逻辑门电路的第一输出端连接所述第二逻辑门电路的第一输入端；所述第三逻辑门电路的第一共轭输出端连接所述第二逻辑门电路的第一共轭输入端；所述第一逻辑门电路的第一输入端作为所述锁存器的输入端；所述第一逻辑门电路的第一共轭输入端作为所述锁存器的共轭输入端；所述第二逻辑门电路的第一输出端作为所述锁存器的输出端；所述第二逻辑门电路的第一共轭输出端作为所述锁存器的共轭输出端。
18.根据权利要求17所述的逻辑门电路，其特征在于，所述逻辑门电路包括级联有至少两级所述锁存器形成的触发器。
19.一种集成电路，其特征在于，包括：
逻辑门电路；
引脚，所述逻辑门电路与所述引脚电连接；
其中，所述逻辑门电路包括权利要求1至18任一项所述的逻辑门电路。
20.一种电子设备，其特征在于，包括：
电路板；
如权利要求19所述的集成电路；
所述集成电路形成在所述电路板上。
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