CN117172195A - 信号线检查方法及设备 - Google Patents
信号线检查方法及设备 Download PDFInfo
- Publication number
- CN117172195A CN117172195A CN202210577511.4A CN202210577511A CN117172195A CN 117172195 A CN117172195 A CN 117172195A CN 202210577511 A CN202210577511 A CN 202210577511A CN 117172195 A CN117172195 A CN 117172195A
- Authority
- CN
- China
- Prior art keywords
- signal line
- target signal
- layout
- circuit
- circuit layout
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000000034 method Methods 0.000 title claims abstract description 64
- 238000007689 inspection Methods 0.000 title claims abstract description 41
- 238000013461 design Methods 0.000 claims abstract description 199
- 238000010586 diagram Methods 0.000 claims abstract description 92
- 238000004590 computer program Methods 0.000 claims description 7
- 238000012986 modification Methods 0.000 claims description 5
- 230000004048 modification Effects 0.000 claims description 5
- 238000003860 storage Methods 0.000 claims description 4
- 239000004065 semiconductor Substances 0.000 abstract description 17
- 230000008569 process Effects 0.000 description 13
- 230000008878 coupling Effects 0.000 description 9
- 238000010168 coupling process Methods 0.000 description 9
- 238000005859 coupling reaction Methods 0.000 description 9
- 239000002184 metal Substances 0.000 description 7
- 230000007547 defect Effects 0.000 description 6
- 238000004088 simulation Methods 0.000 description 6
- 238000004519 manufacturing process Methods 0.000 description 5
- 238000004891 communication Methods 0.000 description 4
- 238000012795 verification Methods 0.000 description 4
- 230000006870 function Effects 0.000 description 3
- 239000000758 substrate Substances 0.000 description 3
- 230000010354 integration Effects 0.000 description 2
- 238000012827 research and development Methods 0.000 description 2
- 238000013473 artificial intelligence Methods 0.000 description 1
- 230000000903 blocking effect Effects 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
- 238000012360 testing method Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
- G06F30/39—Circuit design at the physical level
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
- G06F30/39—Circuit design at the physical level
- G06F30/394—Routing
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
- G06F30/39—Circuit design at the physical level
- G06F30/398—Design verification or optimisation, e.g. using design rule check [DRC], layout versus schematics [LVS] or finite element methods [FEM]
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2115/00—Details relating to the type of the circuit
- G06F2115/06—Structured ASICs
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Evolutionary Computation (AREA)
- Geometry (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Computer Networks & Wireless Communication (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
本公开实施例提供了一种信号线检查方法及设备,涉及半导体技术领域,包括:获取电路原理图中目标信号线的自定义设计信息,并根据该自定义设计信息生成目标信号线对应的版图设计规则;检查电路原理图对应的电路版图中,目标信号线是否满足上述版图设计规则;当电路版图中的目标信号线不满足上述版图设计规则时,在电路版图中目标信号线所在的位置添加第一标签,用于指示目标信号线未满足上述版图设计规则。本公开实施例提供的信号线检查方法及设备,可以有效降低电路版图中关键信号线的检查复杂度,提升电路版图的设计效率。
Description
技术领域
本公开实施例涉及半导体技术领域,尤其涉及一种信号线检查方法及设备。
背景技术
集成电路版图(以下简称为电路版图)设计是连接电路设计与工艺制造的关键环节。为了保证半导体器件工作的可靠性,在电路版图完成基本物理验证及功能验证后,还需要版图工程师对电路版图中的关键信号线进行检查,以防止发生信号串扰。
然而,随着半导体器件的集成度越来越高,电路版图中信号线的数量也越来越多,对版图中的关键信号线进行检查的过程也变得越来越复杂、繁琐,极大的影响了版图的设计效率。
发明内容
本公开实施例提供了一种信号线检查方法及设备,可以降低电路版图中关键信号线的检查复杂度,提升电路版图的设计效率。
第一方面,本公开实施例提供了一种信号线检查方法,该方法包括:
获取电路原理图中目标信号线的自定义设计信息,并根据所述自定义设计信息生成所述目标信号线对应的版图设计规则;
检查所述电路原理图对应的电路版图中,所述目标信号线是否满足所述版图设计规则;
当所述电路版图中的所述目标信号线不满足所述版图设计规则时,在所述电路版图中所述目标信号线所在的位置添加第一标签,所述第一标签用于指示所述目标信号线未满足所述版图设计规则。
在一种可行的实施方式中,所述获取电路原理图中目标信号线的自定义设计信息之前,还包括:
接收用户输入的所述目标信号线对应的自定义设计信息;
在所述电路原理图中的所述目标信号线上添加第二标签,所述第二标签中包括所述自定义设计信息。
在一种可行的实施方式中,所述获取电路原理图中目标信号线的自定义设计信息之后,还包括:
在所述电路版图中所述目标信号线所在的位置添加第三标签,所述第三标签中包括所述目标信号线对应的自定义设计信息。
在一种可行的实施方式中,所述在所述电路版图中所述目标信号线所在的位置添加第一标签之后,还包括:
基于所述电路版图中所述目标信号线所在的位置添加的所述第三标签,对所述电路版图中的所述目标信号线进行修改,直至所述电路版图中的所述目标信号线满足所述版图设计规则。
在一种可行的实施方式中,还包括:
利用LVS工具,根据所述目标信号线在所述电路原理图中的位置,确定所述电路版图中所述目标信号线所在的位置。
在一种可行的实施方式中,所述自定义设计信息包括以下信息中的一个或者多个:所述目标信号线的宽度、周围环境、所述目标信号线间的间距。
第二方面,本公开实施例提供了一种信号线检查装置,该装置包括:
获取模块,用于获取电路原理图中目标信号线的自定义设计信息,并根据所述自定义设计信息生成所述目标信号线对应的版图设计规则;
检查模块,用于检查所述电路原理图对应的电路版图中,所述目标信号线是否满足所述版图设计规则;
第一标记模块,用于当所述电路版图中的所述目标信号线不满足所述版图设计规则时,在所述电路版图中所述目标信号线所在的位置添加第一标签,所述第一标签用于指示所述目标信号线未满足所述版图设计规则。
在一种可行的实施方式中,还包括第二标记模块,用于:
接收用户输入的所述目标信号线对应的自定义设计信息;
在所述电路原理图中的所述目标信号线上添加第二标签,所述第二标签中包括所述自定义设计信息。
在一种可行的实施方式中,还包括第三标记模块,用于:
在所述电路版图中所述目标信号线所在的位置添加第三标签,所述第三标签中包括所述目标信号线对应的自定义设计信息。
在一种可行的实施方式中,还包括修改模块:
基于所述电路版图中所述目标信号线所在的位置添加的所述第三标签,对所述电路版图中的所述目标信号线进行修改,直至所述电路版图中的所述目标信号线满足所述版图设计规则。
在一种可行的实施方式中,所述检查模块还用于:
利用LVS工具,根据所述目标信号线在所述电路原理图中的位置,确定所述电路版图中所述目标信号线所在的位置。
在一种可行的实施方式中,所述自定义设计信息包括以下信息中的一个或者多个:所述目标信号线的宽度、周围环境、所述目标信号线间的间距。
第三方面,本公开实施例提供了一种电子设备,包括:至少一个处理器和存储器;
所述存储器存储计算机执行指令;
所述至少一个处理器执行所述存储器存储的计算机执行指令,使得所述至少一个处理器执行如第一方面提供的信号线检查方法。
第四方面,本公开实施例提供了一种计算机可读存储介质,该计算机可读存储介质中存储有计算机执行指令,当处理器执行所述计算机执行指令时,实现如第一方面提供的信号线检查方法。
第五方面,本公开实施例提供了一种计算机程序产品,包括计算机程序,该计算机程序被处理器执行时,实现如第一方面提供的信号线检查方法。
本公开实施例提供的信号线检查方法及设备,基于电路原理图中获取的自定义设计信息来生成版图设计规则,并根据该版图设计规则对电路版图中的各个目标信号线进行检查,对不满足该版图设计规则的目标信号线添加标签,从而有助于版图工程师快速精确定位到存在设计缺陷的目标信号线。由于本公开不需要版图工程师人工对各个关键信号线进行检查,因此不仅可以有效降低电路版图中关键信号线的检查复杂度,大幅缩短版图工程师后期检查花费的时间,而且还能够保证电路版图设计的准确性,提升电路版图的设计效率。
附图说明
图1为本公开实施例中提供的一种信号线检查方法的步骤流程示意图一;
图2为本公开实施例中提供的一种信号线检查方法的步骤流程示意图二;
图3为本公开实施例中提供的一种电路版图检查结果示意图;
图4为本公开实施例中提供的一种信号线检查方法的步骤流程示意图三;
图5为本公开实施例中提供的一种添加有自定义设计信息的电路版图示意图;
图6为本公开实施例中提供的一种信号线检查装置的程序模块示意图;
图7为本公开实施例提供的一种电子设备的硬件结构示意图。
具体实施方式
为使本公开实施例的目的、技术方案和优点更加清楚,下面将结合本公开实施例中的附图,对本公开实施例中的技术方案进行清楚、完整地描述,显然,所描述的实施例是本公开一部分实施例,而不是全部的实施例。基于本公开中的实施例,本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例,都属于本公开保护的范围。此外,虽然本公开中公开内容按照示范性一个或几个实例来介绍,但应理解,可以就这些公开内容的各个方面也可以单独构成一个完整实施方式。
需要说明的是,本公开中对于术语的简要说明,仅是为了方便理解接下来描述的实施方式,而不是意图限定本公开的实施方式。除非另有说明,这些术语应当按照其普通和通常的含义理解。
本公开中说明书和权利要求书及上述附图中的术语“第一”、“第二”等是用于区别类似或同类的对象或实体,而不必然意味着限定特定的顺序或先后次序,除非另外注明。应该理解这样使用的用语在适当情况下可以互换,例如能够根据本公开实施例图示或描述中给出那些以外的顺序实施。
此外,术语“包括”和“具有”以及他们的任何变形,意图在于覆盖但不排他的包含,例如,包含了一系列组件的产品或设备不必限于清楚地列出的那些组件,而是可包括没有清楚地列出的或对于这些产品或设备固有的其它组件。
本公开实施例中使用的术语“模块”,是指任何已知或后来开发的硬件、软件、固件、人工智能、模糊逻辑或硬件或/和软件代码的组合,能够执行与该元件相关的功能。
本公开实施例可以应用于半导体领域,例如可以应用于半导体版图设计检查环节中。
在半导体领域中,一般的芯片设计都会采用签核(sign off)流程,即芯片设计完成后,会通过设计规则检查(design rule check,简称DRC),来检查当前的设计是否违反设计规则。普通的版图设计通过LVS(Layout Versus Schematics,版图与电路图)和一般的DRC,即可保证设计的电路原理图和电路版图一致,以及保证半导体器件的功能可以正常实现。
其中,上述电路原理图也可以称之为电子电路图或电路图,它是用约定的符号绘制的一种表示电路结构的图形,可以反映电子产品中各元器件的电气连接情况和工作原理,通常应用于设计、分析电路中。在分析电路时,通过识别电路原理图上所绘制的各种电路元件符号,以及它们之间的连接方式,就可以了解电路的工作原理。
在一些实施例中,电路原理图可以由元件符号、信号线、节点等组成。其中,元件符号表示实际电路中的元器件,它的形状与实际的元件不一定相似,甚至完全不一样,但是它一般都表示出了元器件的特点,而且引脚的数目都和实际元件保持一致。信号线表示的是实际电路中的导线,在电路原理图中虽然是一根线,但在常用的芯片或印刷电路板中往往不是线,而是各种形状的、具有一定宽度的金属导线。节点表示几个元器件引脚或几条信号线之间相互的连接关系。所有和节点相连的元器件引脚、信号线,不论数目多少,都是导通的。
随着电路版图工艺尺寸的逐渐缩小,电路版图中相邻信号线之间的间距越来越小,耦合程度也越来越强。其中,相邻信号线之间的这种耦合作用会破坏电路的工作状态,耦合如果足够强时,会增加被耦合信号线远端的电压,一旦超过远端信号线的逻辑门的阈值电压,就会产生逻辑错误。
根据经验,由于串扰导致电路逻辑发生错误的原因主要体现在以下几方面:信号线长度过长,导致近端和远端压降明显增大;信号线之间间距过近,导致耦合性过强;信号的上升沿过堵;相邻两条信号线间的耦合电容与信号线和衬底间的等效电容的比值增大等。
在一些实施方式中,电路版图中减少噪声的方法包括:增加保护环,减少局部电阻,降低衬底噪声;减少信号线的电阻;增加信号线的间距;用电源线和地线做屏蔽线;用影响小的信号线做屏蔽线,噪声大的信号线远离关键信号线等。
在一些实施方式中,电路工程师会通过后仿来检查这些关键信号线,并将仿真结果反馈给版图工程师进行修改,如果电路比较大,仿真会需要很长的时间,这样反复难免会影响研发进程。所以一般在电路版图制作完后,版图工程师通常会自行检查一下关键信号线是否符合经验值或电路工程师提出的要求。
然而,随着芯片集成度高越来越高,电路版图中信号线的数量也越来越多,对电路版图中的关键信号线进行检查的过程也变得越来越复杂、繁琐,极大的增加了版图工程师后期人工检查的工作量和难度,导致电路版图的设计效率较低。
面对上述技术问题,本公开实施例中提供了一种信号线检查方法,该方法基于电路原理图中获取的关键信号线的自定义设计信息来生成版图设计规则,并根据该版图设计规则对电路版图中的各个关键信号线进行检查,对不满足该版图设计规则的关键信号线添加标签,从而有助于版图工程师快速精确定位到存在设计缺陷的关键信号线,大幅缩短版图工程师后期检查花费的时间,提升电路版图的设计效率。详细过程可以参照以下实施例。
参照图1,图1为本公开实施例中提供的一种信号线检查方法的步骤流程示意图一。在本公开一些实施例中,上述信号线检查方法包括:
S101、获取电路原理图中目标信号线的自定义设计信息,并根据该自定义设计信息生成目标信号线对应的版图设计规则。
示例性的,在集成电路中,存在许多关键信号线,一般分为敏感信号线和噪声信号线,敏感信号线为易受到噪声信号干扰的信号线,如模数转换器的输入、高精度比较器的输入、幅度很低的信号线等,以及容易出现串扰耦合的信号线;噪声信号线为噪声源产生的信号线,如高频数字电路、PLLL(Phase Locked Loop,锁相环)等。
在本公开一些实施例中,电路工程师在制作电路原理图的过程中,可以将电路原理图中的上述多个关键信号线作为目标信号线,并基于仿真结果和自身经验,在电路原理图中添加各个目标信号线的自定义设计信息,该自定义设计信息包括目标信号线的宽度、周围环境、间距等。
在基于上述电路原理图生成电路版图之后,获取电路原理图中预先添加的目标信号线的自定义设计信息,并根据该自定义设计信息生成目标信号线对应的版图设计规则。
其中,上述版图设计规则中包括各目标信号线对应的宽度、周围环境、间距等的约束条件,如包括各目标信号线对应的宽度的最小值。
在本公开一些实施例中,在生成版图设计规则后,可以基于该版图设计规则生成版图设计规则检查文件。
可选的,上述电路原理图中可以只选择一条信号线作为目标信号线,也可以选择多条信号线作为目标信号线,本公开实施例中不做限制。
S102、检查电路原理图对应的电路版图中,目标信号线是否满足上述版图设计规则。
其中,电路版图也可以称之为集成电路版图,电路版图设计是将电路原理图映射到物理描述层面,从而可以将设计好的电路映射到晶圆上生产。电路版图中通常包含集成电路的器件类型、器件尺寸、器件之间的相对位置以及各个器件之间的连接关系等相关物理信息。
在本公开一些实施例中,在上述电路原理图设计完成之后,可以基于该电路原理图生成其对应的电路版图。
在本公开一些实施例中,可以在生成的电路版图上运行上述版图设计规则检查文件,以检查电路原理图对应的电路版图中,目标信号线是否满足上述版图设计规则。
S103、当电路版图中的目标信号线不满足上述版图设计规则时,在电路版图中目标信号线所在的位置添加第一标签。
其中,上述第一标签用于指示目标信号线未满足上述版图设计规则。
示例性的,当电路版图中某条目标信号线的宽度小于版图设计规则中规定的最小宽度时,可以在电路版图中该条目标信号线所在的位置添加第一标签,该第一标签用于指示该目标信号线的宽度未满足版图设计规则。
本公开实施例提供的信号线检查方法,基于电路原理图中获取的自定义设计信息来生成版图设计规则,并根据该版图设计规则对电路版图中的各个目标信号线进行检查,对不满足该版图设计规则的目标信号线添加标签,从而有助于版图工程师快速精确定位到存在设计缺陷的目标信号线。由于本公开不需要版图工程师人工对各个关键信号线进行检查,因此不仅可以有效降低电路版图中关键信号线的检查复杂度,大幅缩短版图工程师后期检查花费的时间,而且还能够保证电路版图设计的准确性,提升电路版图的设计效率。
基于上述实施例中所描述的内容,参照图2,图2为本公开实施例中提供的一种信号线检查方法的步骤流程示意图二。在本公开一些实施例中,上述信号线检查方法包括:
S201、在电路原理图中添加目标信号线的自定义设计信息。
在本公开一些实施例中,电路工程师可以根据电路原理图的仿真结果或者其自身经验,列出电路原理图中每个目标信号线的宽度、间距以及周边环境等自定义设计信息。
示例性的,参照表1,表1为各目标信号线的自定义设计信息示意表。
表1:各目标信号线的自定义设计信息示意表
其中,VREF表示参考信号,refa表示目标信号线a的引脚名称,refb表示目标信号线b的引脚名称,Metal1与Metal2表示电路版图中不同的金属层,GND表示接地。
在电路原理图制作过程中,或者在电路原理图制作完成后,电路工程师将预先确定的目标信号线的自定义设计信息添加在电路原理图中。
在本公开一些实施例中,电路工程师可以对电路原理图中的目标信号线的引脚点pin上设置标签(或打标记),并在各引脚点pin上设置的标签中写入其对应的自定义设计信息。
示例性的,测试平台在接收的电路工程师输入的目标信号线对应的自定义设计信息时,根据电路工程师的操作,在电路原理图中的目标信号线上添加第二标签,该第二标签中包括目标信号线的自定义设计信息。
S202、基于电路原理图生成电路版图。
S203、对电路版图完成LVS与DRC验证。
在本公开一些实施例中,在基于上述电路原理图生成对应的电路版图之后,还可以利用LVS工具,对上述电路原理图和电路版图进行一致性检查。
其中,LVS(Layout Versus Schematics)工具是一种用来验证电路版图和电路原理图是否一致的一种工具。
其中,LVS可以验证的错误类型大体可以分为两类:不一致的点和失配器件。其中,不一致的点可分为节点不一致和器件不一致。节点不一致是指电路版图和电路原理图中各有一节点,这两个节点所连器件的情况相似,但是又不完全相同。器件不一致是指电路版图和电路原理图中各有一器件,这两个器件相同,所连接的节点情况很相似,但又不完全相同。其中,失配器件是指所有的器件在电路原理图中有而在电路版图中没有,或在电路版图中有而在电路原理图中没有。
另外,LVS也还可以验证器件的衬底类型(例如CMOS电路中的NMOS和PMOS)和一些器件参数,本公开实施例中不做限制。
在本公开一些实施例中,当上述电路版图未通过LVS工具的一致性检查时,可以根据电路原理图修改上述电路版图,并重新利用LVS工具,对修改后的电路版图进行一致性检查,直至上述电路版图通过LVS工具的一致性检查。
另外,在基于上述电路原理图生成对应的电路版图之后,还需要利用DRC代码文件对上述电路版图进行DRC检查,以验证当前的版图设计是否违反设计规则。其中,DRC代码文件包括多段DRC代码,每段DRC代码对应一种设计规则,该设计规则包括版图中半导体结构的宽度(width)、距离、面积、包含关系、延伸关系的至少一项设计规则。如基于宽度的设计规则用于限定半导体结构的宽度;基于距离的设计规则用于限定半导体结构之间的距离;基于面积的设计规则用于限定半导体结构占用芯片区域的面积;基于包含关系的设计规则用于限定半导体之间的一种位置关系,例如限定某个半导体结构内还包含另一半导体结构;基于延伸关系的设计规则用于限定半导体之间的另一种位置关系,例如限定多晶硅延伸到半导体层之外的长度大于预设长度,以避免短路。
当上述电路版图未通过DRC检查时,可以根据电路原理图修改上述电路版图,直至上述电路版图通过DRC检查。
需要说明的是,上述DRC代码文件中的设计规则是由行业标准规定的工艺参数来确定的,而本公开实施例中生成的目标信号线对应的版图设计规则,是根据电路工程师自定义的设计参数来生成的。
S204、获取电路原理图中目标信号线的自定义设计信息。
在本公开一些实施例中,假设在电路原理图中预先添加的自定义设计信息为上述表1中列举的自定义设计信息,则可以根据获取到的电路原理图中目标信号线的自定义设计信息,生成如下信息文件:
VREF refa Metal1宽度0.4Metal1间距0.4Metal2宽度0.4Metal2间距0.4GND
VREF refb Metal1宽度0.4Metal1间距0.4Metal2宽度0.4Metal2间距0.4GND
S205、根据上述自定义设计信息生成版图设计规则。
其中,上述版图设计规则中包括各目标信号线对应的宽度、周围环境、间距等的约束条件,如包括各目标信号线对应的宽度的最小值。
S206、检查电路版图中目标信号线是否满足上述版图设计规则。
在本公开一些实施例中,可以利用LVS工具,根据目标信号线在电路原理图中的位置,确定出电路版图中目标信号线所在的位置。
在确定出电路版图中目标信号线所在的位置之后,检查电路版图中的目标信号线是否满足上述版图设计规则。
当电路版图中的目标信号线不满足上述版图设计规则时,在电路版图中目标信号线所在的位置添加第一标签,该第一标签用于指示目标信号线未满足上述版图设计规则。
为了更好的理解本公开实施例,参照图3,图3为本公开实施例中提供的一种电路版图检查结果示意图。
如图3所示,当电路版图中目标信号线a的宽度小于版图设计规则中规定的最小宽度0.5um时,在目标信号线a所在的位置添加标签1,标签1中的内容为“宽度<0.5um”,用于提示版图工程师目标信号线a的宽度未满足版图设计规则。
当电路版图中目标信号线b的周围环境未屏蔽时,在目标信号线b所在的位置添加标签2,标签2中的内容为“未屏蔽”,用于提示版图工程师目标信号线b的周围环境未满足版图设计规则。
S207、根据检查结果完善电路版图。
在本公开一些实施例中,当检查出上述目标信号线不满足版图设计规则时,还可以基于检查结果与目标节点对应的自定义设计信息,修改上述目标信号线的设计参数,使得上述目标信号线的设计参数能够满足版图设计规则,由此来提高版图设计的准确性。
本公开实施例提供的信号线检查方法,电路工程师预先根据仿真结果或者自身经验,将各目标信号线的自定义设计信息添加在电路原理图中;在基于电路原理图完成电路版图的设计之后,获取电路原理图中添加的自定义设计信息,并基于获取的自定义设计信息来生成版图设计规则;根据该版图设计规则对电路版图中的各个目标信号线进行检查,对不满足该版图设计规则的目标信号线添加标签,从而有助于版图工程师快速精确定位到存在设计缺陷的目标信号线,不需要版图工程师人工对各个关键信号线进行检查,可以大幅缩短版图工程师后期检查花费的时间,提升电路版图的设计效率。
基于上述实施例中所描述的内容,参照图4,图4为本公开实施例中提供的一种信号线检查方法的步骤流程示意图三。在本公开一些实施例中,上述信号线检查方法包括:
S401、在电路原理图中添加目标信号线的自定义设计信息。
S402、基于电路原理图生成电路版图。
S403、对电路版图完成LVS与DRC验证。
S404、获取电路原理图中目标信号线的自定义设计信息。
S405、将目标信号线的自定义设计信息添加在电路版图中。
在本公开一些实施例中,可以在电路版图中目标信号线所在的位置添加第三标签,该第三标签中包括目标信号线对应的自定义设计信息。
为了更好的理解本公开实施例,参照图5,图5为本公开实施例中提供的一种添加有自定义设计信息的电路版图示意图。
假设在电路原理图中预先添加的自定义设计信息为上述表1中列举的自定义设计信息,则可以根据获取到的电路原理图中目标信号线的自定义设计信息,生成如下信息文件:
VREF refa Metal1宽度0.4Metal1间距0.4Metal2宽度0.4Metal2间距0.4GND
VREF refb Metal1宽度0.4Metal1间距0.4Metal2宽度0.4Metal2间距0.4GND
在本公开一些实施例中,可以在目标信号线a所在的位置添加标签3,标签3中的内容为“VREF refa Metal1宽度0.4Metal1间距0.4Metal2宽度0.4Metal2间距0.4GND”;在目标信号线b所在的位置添加标签4,标签4中的内容为“VREF refb Metal1宽度0.4Metal1间距0.4Metal2宽度0.4Metal2间距0.4GND”。
可以理解的是,由于上述电路版图是由多层金属层叠加在一起形成的,因此目标信号线a与目标信号线b可能会处在同一金属层,也有可能处于不同的金属层,因此,在添加第三标签前,可以先确定各个目标信号线在其所在的金属层中的坐标,根据各个目标信号线在其所在的金属层中的坐标,为各个目标信号线添加第三标签。
S406、根据自定义设计信息生成版图设计规则。
S407、检查电路版图中目标信号线是否满足版图设计规则。
当电路版图中的目标信号线不满足上述版图设计规则时,在电路版图中目标信号线所在的位置添加第一标签,该第一标签用于指示目标信号线未满足版图设计规则。
S207、根据检查结果完善电路版图。
在本公开一些实施例中,当检查出上述目标信号线不满足版图设计规则时,版图工程师可以基于电路版图中目标信号线所在的位置添加的第三标签,对电路版图中的目标信号线进行修改,直至电路版图中的目标信号线满足上述版图设计规则。
本公开实施例提供的信号线检查方法,通过将目标信号线的自定义设计信息标记入电路原理图,可以减少工程师电路与版图工程师前期频繁的沟通,也避免了沟通产生的误差;利用自定义设计信息生成的版图设计规则,可以快速精确定位出电路版图中存在设计缺陷的目标信号线,大大缩短了版图工程师后期检查花费的时间,提高了版图质量,并有效的缩短了研发进程。
基于上述实施例中所描述的内容,本公开实施例中还提供一种设计规则检查装置。参照图6,图6为本公开实施例中提供的一种设计规则检查装置的程序模块示意图,该设计规则检查装置包括:
获取模块601,用于获取电路原理图中目标信号线的自定义设计信息,并根据该自定义设计信息生成目标信号线对应的版图设计规则。
检查模块602,用于检查电路原理图对应的电路版图中,目标信号线是否满足上述版图设计规则。
第一标记模块603,用于当电路版图中的目标信号线不满足上述版图设计规则时,在电路版图中目标信号线所在的位置添加第一标签,该第一标签用于指示目标信号线未满足上述版图设计规则。
在一些实施例中,上述装置还包括第二标记模块,用于:
接收用户输入的目标信号线对应的自定义设计信息;在电路原理图中的目标信号线上添加第二标签,该第二标签中包括上述自定义设计信息。
在一些实施例中,上述装置还包括第三标记模块,用于:
在电路版图中目标信号线所在的位置添加第三标签,该第三标签中包括目标信号线对应的自定义设计信息。
在一些实施例中,上述装置还包括修改模块:
基于电路版图中目标信号线所在的位置添加的第三标签,对电路版图中的目标信号线进行修改,直至电路版图中的目标信号线满足上述版图设计规则。
在一些实施例中,检查模块602还用于:
利用LVS工具,根据目标信号线在电路原理图中的位置,确定电路版图中目标信号线所在的位置。
本公开实施例提供的信号线检查装置,基于电路原理图中获取的自定义设计信息来生成版图设计规则,并根据该版图设计规则对电路版图中的各个目标信号线进行检查,对不满足该版图设计规则的目标信号线添加标签,从而有助于版图工程师快速精确定位到存在设计缺陷的目标信号线。由于本公开不需要版图工程师人工对各个关键信号线进行检查,因此不仅可以有效降低电路版图中关键信号线的检查复杂度,大幅缩短版图工程师后期检查花费的时间,而且还能够保证电路版图设计的准确性,提升电路版图的设计效率。
需要说明的是,本公开实施例中获取模块601、检查模块602及第一标记模块603具体执行的内容可以参阅图1至图5所示实施例中相关内容,此处不做赘述。
进一步的,基于上述实施例中所描述的内容,本公开实施例中还提供了一种电子设备,该电子设备包括至少一个处理器和存储器;其中,存储器存储计算机执行指令;上述至少一个处理器执行存储器存储的计算机执行指令,以实现如上述实施例中描述的信号线检查方法中的各个步骤,本实施例此处不再赘述。
为了更好的理解本公开实施例,参照图7,图7为本公开实施例提供的一种电子设备的硬件结构示意图。
如图7所示,本实施例的电子设备70包括:处理器701以及存储器702;其中:
存储器702,用于存储计算机执行指令;
处理器701,用于执行存储器存储的计算机执行指令,以实现上述实施例中描述的信号线检查方法中的各个步骤,具体可以参见前述方法实施例中的相关描述。
可选地,存储器702既可以是独立的,也可以跟处理器701集成在一起。
当存储器702独立设置时,该设备还包括总线703,用于连接存储器702和处理器701。
进一步的,基于上述实施例中所描述的内容,本公开实施例中还提供了一种计算机可读存储介质,该计算机可读存储介质中存储有计算机执行指令,当处理器执行计算机执行指令时,以实现如上述实施例中描述的信号线检查方法中的各个步骤,本实施例此处不再赘述。
进一步的,基于上述实施例中所描述的内容,本公开实施例中还提供了一种计算机程序产品,包括计算机程序,该计算机程序被处理器执行时,实现如上述实施例中描述的信号线检查方法中的各个步骤,本实施例此处不再赘述。
在本公开所提供的几个实施例中,应该理解到,所揭露的设备和方法,可以通过其它的方式实现。例如,以上所描述的设备实施例仅仅是示意性的,例如,上述模块的划分,仅仅为一种逻辑功能划分,实际实现时可以有另外的划分方式,例如多个模块可以结合或者可以集成到另一个系统,或一些特征可以忽略,或不执行。另一点,所显示或讨论的相互之间的耦合或直接耦合或通信连接可以是通过一些接口,装置或模块的间接耦合或通信连接,可以是电性,机械或其它的形式。
上述作为分离部件说明的模块可以是或者也可以不是物理上分开的,作为模块显示的部件可以是或者也可以不是物理单元,即可以位于一个地方,或者也可以分布到多个网络单元上。可以根据实际的需要选择其中的部分或者全部模块来实现本实施例方案的目的。
另外,在本公开各个实施例中的各功能模块可以集成在一个处理单元中,也可以是各个模块单独物理存在,也可以两个或两个以上模块集成在一个单元中。上述模块集成的单元既可以采用硬件的形式实现,也可以采用硬件加软件功能单元的形式实现。
最后应说明的是:以上各实施例仅用以说明本公开的技术方案,而非对其限制;尽管参照前述各实施例对本公开进行了详细的说明,本领域的普通技术人员应当理解:其依然可以对前述各实施例所记载的技术方案进行修改,或者对其中部分或者全部技术特征进行等同替换;而这些修改或者替换,并不使相应技术方案的本质脱离本公开各实施例技术方案的范围。
Claims (15)
1.一种信号线检查方法,其特征在于,所述方法包括:
获取电路原理图中目标信号线的自定义设计信息,并根据所述自定义设计信息生成所述目标信号线对应的版图设计规则;
检查所述电路原理图对应的电路版图中,所述目标信号线是否满足所述版图设计规则;
当所述电路版图中的所述目标信号线不满足所述版图设计规则时,在所述电路版图中所述目标信号线所在的位置添加第一标签,所述第一标签用于指示所述目标信号线未满足所述版图设计规则。
2.根据权利要求1所述的方法,其特征在于,所述获取电路原理图中目标信号线的自定义设计信息之前,还包括:
接收用户输入的所述目标信号线对应的自定义设计信息;
在所述电路原理图中的所述目标信号线上添加第二标签,所述第二标签中包括所述自定义设计信息。
3.根据权利要求1所述的方法,其特征在于,所述获取电路原理图中目标信号线的自定义设计信息之后,还包括:
在所述电路版图中所述目标信号线所在的位置添加第三标签,所述第三标签中包括所述目标信号线对应的自定义设计信息。
4.根据权利要求3所述的方法,其特征在于,所述在所述电路版图中所述目标信号线所在的位置添加第一标签之后,还包括:
基于所述电路版图中所述目标信号线所在的位置添加的所述第三标签,对所述电路版图中的所述目标信号线进行修改,直至所述电路版图中的所述目标信号线满足所述版图设计规则。
5.根据权利要求1所述的方法,其特征在于,还包括:
利用LVS工具,根据所述目标信号线在所述电路原理图中的位置,确定所述电路版图中所述目标信号线所在的位置。
6.根据权利要求1至5任一项所述的方法,其特征在于,所述自定义设计信息包括以下信息中的一个或者多个:所述目标信号线的宽度、周围环境、所述目标信号线间的间距。
7.一种信号线检查装置,其特征在于,所述装置包括:
获取模块,用于获取电路原理图中目标信号线的自定义设计信息,并根据所述自定义设计信息生成所述目标信号线对应的版图设计规则;
检查模块,用于检查所述电路原理图对应的电路版图中,所述目标信号线是否满足所述版图设计规则;
第一标记模块,用于当所述电路版图中的所述目标信号线不满足所述版图设计规则时,在所述电路版图中所述目标信号线所在的位置添加第一标签,所述第一标签用于指示所述目标信号线未满足所述版图设计规则。
8.根据权利要求7所述的装置,其特征在于,还包括第二标记模块,用于:
接收用户输入的所述目标信号线对应的自定义设计信息;
在所述电路原理图中的所述目标信号线上添加第二标签,所述第二标签中包括所述自定义设计信息。
9.根据权利要求7所述的装置,其特征在于,还包括第三标记模块,用于:
在所述电路版图中所述目标信号线所在的位置添加第三标签,所述第三标签中包括所述目标信号线对应的自定义设计信息。
10.根据权利要求9所述的装置,其特征在于,还包括修改模块:
基于所述电路版图中所述目标信号线所在的位置添加的所述第三标签,对所述电路版图中的所述目标信号线进行修改,直至所述电路版图中的所述目标信号线满足所述版图设计规则。
11.根据权利要求7所述的装置,其特征在于,所述检查模块还用于:
利用LVS工具,根据所述目标信号线在所述电路原理图中的位置,确定所述电路版图中所述目标信号线所在的位置。
12.根据权利要求7至11任一项所述的装置,其特征在于,所述自定义设计信息包括以下信息中的一个或者多个:所述目标信号线的宽度、周围环境、所述目标信号线间的间距。
13.一种电子设备,其特征在于,包括:至少一个处理器和存储器;
所述存储器存储计算机执行指令;
所述至少一个处理器执行所述存储器存储的计算机执行指令,使得所述至少一个处理器执行如权利要求1至6任一项所述的信号线检查方法。
14.一种计算机可读存储介质,其特征在于,所述计算机可读存储介质中存储有计算机执行指令,当处理器执行所述计算机执行指令时,实现如权利要求1至6任一项所述的信号线检查方法。
15.一种计算机程序产品,包括计算机程序,其特征在于,所述计算机程序被处理器执行时,实现权利要求1至6任一项所述的信号线检查方法。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN202210577511.4A CN117172195A (zh) | 2022-05-25 | 2022-05-25 | 信号线检查方法及设备 |
PCT/CN2022/097526 WO2023226084A1 (zh) | 2022-05-25 | 2022-06-08 | 信号线检查方法及设备 |
US17/898,727 US20230385516A1 (en) | 2022-05-25 | 2022-08-30 | Method and apparatus for checking signal line |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN202210577511.4A CN117172195A (zh) | 2022-05-25 | 2022-05-25 | 信号线检查方法及设备 |
Publications (1)
Publication Number | Publication Date |
---|---|
CN117172195A true CN117172195A (zh) | 2023-12-05 |
Family
ID=88918291
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN202210577511.4A Pending CN117172195A (zh) | 2022-05-25 | 2022-05-25 | 信号线检查方法及设备 |
Country Status (2)
Country | Link |
---|---|
CN (1) | CN117172195A (zh) |
WO (1) | WO2023226084A1 (zh) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN118150990A (zh) * | 2024-05-12 | 2024-06-07 | 中茵微电子(南京)有限公司 | 一种芯片关键节点电压差检查方法及系统 |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP6089723B2 (ja) * | 2013-01-24 | 2017-03-08 | 富士通セミコンダクター株式会社 | 設計方法、および設計プログラム |
CN109885853A (zh) * | 2018-11-22 | 2019-06-14 | 北京华大九天软件有限公司 | 一种层次drc验证结果的全实例反标方法 |
CN110390158B (zh) * | 2019-07-18 | 2023-05-09 | 珠海一微半导体股份有限公司 | 一种检查屏蔽线漏接的方法 |
CN114464613A (zh) * | 2020-11-09 | 2022-05-10 | 长鑫存储技术有限公司 | 集成电路的布图方法及布图装置 |
CN113591426B (zh) * | 2021-08-04 | 2022-05-24 | 北京华大九天科技股份有限公司 | 一种集成电路版图设计中创建线网标识的方法 |
CN113628645B (zh) * | 2021-08-16 | 2023-09-08 | 长鑫存储技术有限公司 | 存储阵列电路、存储阵列版图以及验证方法 |
-
2022
- 2022-05-25 CN CN202210577511.4A patent/CN117172195A/zh active Pending
- 2022-06-08 WO PCT/CN2022/097526 patent/WO2023226084A1/zh unknown
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN118150990A (zh) * | 2024-05-12 | 2024-06-07 | 中茵微电子(南京)有限公司 | 一种芯片关键节点电压差检查方法及系统 |
Also Published As
Publication number | Publication date |
---|---|
WO2023226084A1 (zh) | 2023-11-30 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
Huang et al. | Fault diagnosis of analog circuits based on machine learning | |
Li | Chapter 1: introduction | |
KR101996120B1 (ko) | 집적 회로를 진단하기 위한 시스템 및 방법 | |
KR100740178B1 (ko) | 반도체 집적회로의 고장검사방법 및 레이아웃방법 | |
TW200421134A (en) | A method of IC design and integration | |
US20160004808A1 (en) | System and method for tracing a net | |
CN109255167B (zh) | 一种ic版图焊垫之间esd电阻的调整方法 | |
US20220129613A1 (en) | Identifying test coverage gaps for integrated circuit designs based on node testability and physical design data | |
US10691868B1 (en) | Process for analyzing printed circuit board and packaging manufacturing design rules | |
CN116976274A (zh) | 设计规则检查方法及设备 | |
CN117172195A (zh) | 信号线检查方法及设备 | |
CN109214023B (zh) | 一种工艺设计工具包的测试方法及装置 | |
CN115544941A (zh) | 集成电路器件设计方法和系统 | |
CN109543308B (zh) | 一种验证设计规则检查脚本的方法 | |
CN108073674B (zh) | 集成电路芯片中的系统缺陷的故障标识数据库的早期开发 | |
Chen et al. | Physical‐aware systematic multiple defect diagnosis | |
US7073148B1 (en) | Antenna violation correction in high-density integrated circuits | |
CN115587569B (zh) | 芯片版图的设计规则检查方法、系统及存储介质 | |
US10509887B2 (en) | Must-join pin sign-off method | |
CN112100972A (zh) | 电路校正系统与增加扫描测试涵盖率的方法 | |
CN114520504A (zh) | 用于检查牺牲器件上的静电放电效应的自动化方法 | |
US11429776B1 (en) | Fault rules files for testing an IC chip | |
CN115408967A (zh) | 通过结构分析标识安全相关端口与其安全机制的关联 | |
CN109841532A (zh) | 制造半导体装置的方法 | |
US20230385516A1 (en) | Method and apparatus for checking signal line |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
PB01 | Publication | ||
PB01 | Publication | ||
SE01 | Entry into force of request for substantive examination | ||
SE01 | Entry into force of request for substantive examination |