CN117153878B - Hemt外延结构及其制备方法、hemt器件 - Google Patents

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Abstract

本发明公开了一种HEMT外延结构及其制备方法、HEMT器件,涉及光电技术领域。HEMT外延结构包括衬底及依次层叠于所述衬底上的复合层、高阻层、沟道层、势垒层和GaN帽层;其中,所述复合层包括依次层叠于所述衬底上的第一复合层和第二复合层;所述第一复合层为周期性结构,周期数为3~12,每个周期的第一复合层均包括依次层叠的Ga极性P型AlGaN层和MoS2层;所述第二复合层为周期性结构,周期数为2~8,每个周期的第二复合层均包括依次层叠的N极性P型InAlN层和AlGaN层。实施本发明,可降低HEMT器件的关断损耗和开启损耗,提升器件的可靠性,使得其可适用于高频工作环境。

Description

HEMT外延结构及其制备方法、HEMT器件
技术领域
本发明涉及光电技术领域,尤其涉及一种HEMT外延结构及其制备方法、HEMT器件。
背景技术
GaN基HEMT器件因其具有高电子迁移率、高临界击穿电场强度、高电子饱和速度等优良特性而成为了高频率和大功率开关应用的优良解决方案。随着技术的不断发展,功率开关应用对高频大功率GaN基HEMT器件的需求日益增加。尽管GaN基功率HEMT器件本身就具有较低的功耗,但其开关损耗仍然需要被降低以满足更高效率的应用的需求。特别是在高频工作环境中,器件的开关损耗在总体功耗中仍然占有较大的比重。因此,设计具有低开关损耗的高性能GaN基功率HEMT器件以满足高频率和高效率应用的需求是非常有价值的。
发明内容
本发明所要解决的技术问题在于,提供一种HEMT外延结构及其制备方法,其开关损耗低,击穿电压高。
本发明还要解决的技术问题在于,提供一种HEMT器件。
为了解决上述技术问题,本发明提供了一种HEMT外延结构,其包括衬底及依次层叠于所述衬底上的复合层、高阻层、沟道层、势垒层和GaN帽层;
其中,所述复合层包括依次层叠于所述衬底上的第一复合层和第二复合层;
所述第一复合层为周期性结构,周期数为3~12,每个周期的第一复合层均包括依次层叠的Ga极性P型AlGaN层和MoS2层;
所述第二复合层为周期性结构,周期数为2~8,每个周期的第二复合层均包括依次层叠的N极性P型InAlN层和AlGaN层。
作为上述技术方案的改进,所述Ga极性P型AlGaN层中Al组分占比≥0.6,以使所述Ga极性P型AlGaN层的晶格常数<所述MoS2层的晶格常数。
作为上述技术方案的改进,所述第一复合层的周期数为5~10;
所述Ga极性P型AlGaN层的厚度为3nm~5nm,其P型掺杂浓度为1×1015cm-3~1×1018cm-3,Al组分占比为0.6~0.8;
所述MoS2层的厚度为3nm~5nm。
作为上述技术方案的改进,所述N极性P型InAlN层中Al组分占比大于所述AlGaN层中Al组分占比,以使所述N极性P型InAlN层的晶格常数小于所述AlGaN层的晶格常数。
作为上述技术方案的改进,所述第二复合层的周期数为3~5;
所述N极性P型InAlN层的厚度为2nm~5nm,其P型掺杂浓度为1×1015cm-3~1×1018cm-3,Al组分占比为0.6~0.9;
所述AlGaN层的厚度为1nm~4nm,其Al组分占比为0.2~0.4。
作为上述技术方案的改进,沿所述HEMT外延结构的生长方向,所述N极性P型InAlN层中Al组分递增,所述AlGaN层中Al组分递减。
相应的,本发明还公开了一种HEMT外延结构的制备方法,用于制备上述的HEMT外延结构,其包括:
提供衬底,在所述衬底上依次生长复合层、高阻层、沟道层、势垒层和GaN帽层;
其中,所述复合层包括依次层叠于所述衬底上的第一复合层和第二复合层;
所述第一复合层为周期性结构,周期数为3~12,每个周期的第一复合层均包括依次层叠的Ga极性P型AlGaN层和MoS2层;
所述第二复合层为周期性结构,周期数为2~8,每个周期的第二复合层均包括依次层叠的N极性P型InAlN层和AlGaN层。
作为上述技术方案的改进,所述复合层的生长温度为700℃~800℃,生长压力为50torr~500torr。
作为上述技术方案的改进,所述Ga极性P型AlGaN层生长时,V/III比为100~1000;
所述N极性P型InAlN层生长时,V/III比为1500~5000。
相应的,本发明还公开了一种HEMT器件,其包括上述的HEMT外延结构。
实施本发明,具有如下有益效果:
1. 本发明的HEMT外延结构中,在衬底与高阻层之间引入了复合层,其包括依次层叠的第一复合层和第二复合层,其中,第一复合层交替层叠的Ga极性P型AlGaN层和MoS2层形成的周期性结构,第二复合层为交替层叠的N极性P型InAlN层和AlGaN层形成的周期性结构。Ga极性P型AlGaN层中的Ga极性可以减少生长过程中O杂质的并入,减少缺陷的产生,减少漏电通道,增强抗静电能力;同时Ga极性P型AlGaN层和N极性P型InAlN层在工作中关断时,P型掺杂产生电荷空穴可以有效地加速二维电子气的耗尽,从而减小了关断时间和关断损耗。在开启时,P型掺杂中的产生电荷空穴的减小有助于二维电子气的恢复,进而减小了开启时间和开启损耗,并减少由衬底带来的电子迁移,从而减少漏电通道。同时,Ga极性P型AlGaN层和MoS2层可有效缓冲晶格失配,促进后续各层的横向生长。N极性P型InAlN层中引入的In可降低Mg的激活能,便于形成平整光滑的二维表面,为后续层的生长创造良好的条件,AlGaN层则可进一步降低晶格失配,减少缺陷,提高晶体质量,从而提升器件的可靠性。
2. 本发明的HEMT外延结构中,通过控制Ga极性P型AlGaN层的晶格常数小于MoS2层的晶格常数,N极性P型InAlN层的晶格常数小于AlGaN层的晶格常数,以在第一复合层、第二复合层内积累较多的压应变,使得在基于Si衬底的HEMT外延结构在冷却过程中,张应变得以有效缓冲,提升晶体质量。同时部分压应变也会传导至钩道层与势垒层界面,促进了二维电子气的产生。
附图说明
图1为本发明一实施例中HEMT外延结构的结构示意图;
图2为本发明一实施例中第一复合层的结构示意图;
图3为本发明一实施例中第二复合层的结构示意图;
图4为本发明一实施例中HEMT外延结构的制备方法流程图。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚,下面对本发明作进一步地详细描述。
参考图1~图3,本发明提供了一种HEMT外延结构,其包括衬底1,依次层叠于衬底1上的复合层2、高阻层3、沟道层4、势垒层5和GaN帽层6。其中,复合层2包括依次层叠于衬底1上的第一复合层21和第二复合层22;第一复合层21为周期性结构,每个周期的第一复合层21均包括依次层叠的Ga极性P型AlGaN层211和MoS2层212;第二复合层22为周期性结构,每个周期的第二复合层22均包括依次层叠的N极性P型InAlN层221和AlGaN层222。基于上述结构,可提升基于该HEMT外延结构的HEMT器件的击穿电压,降低其在高频工作环境下的损耗,提升器件可靠性。
其中,第一复合层21的周期数为3~12,示例性的为4、6、8、10或12,但不限于此。优选的为5~10。
其中,Ga极性P型AlGaN层211的厚度为2nm~5nm,当其厚度<2nm时,难以快速消耗器件关闭后的二维电子气;当其厚度>5nm时,则会增加对二维电子气的散射,降低器件开启状态下二维电子气的迁移率。示例性的,Ga极性P型AlGaN层211的厚度为2.2nm、2.8nm、3.4nm、4nm或4.6nm,但不限于此。优选的为3nm~5nm。
Ga极性P型AlGaN层211中P型掺杂浓度为1×1015cm-3~1×1018cm-3,示例性的为3×1015cm-3、7×1015cm-3、2×1016cm-3、8×1016cm-3、4×1017cm-3或9×1017cm-3,但不限于此。优选的为3×1015cm-3~5×1016cm-3
Ga极性P型AlGaN层211中Al组分占比为0.5~0.8,示例性的为0.52、0.58、0.65、0.7或0.78,但不限于此。优选的为0.55~0.8;更优选的为0.6~0.8。
优选的,在本发明的一个实施例之中,Ga极性P型AlGaN层211中Al组分占比≥0.6,以使Ga极性P型AlGaN层211的晶格常数<MoS2层212的晶格常数,以在第一复合层21中积累压应变,缓解后期外延结构冷却过程中巨大的张应力,提升器件成品率,提升器件可靠性。
其中,MoS2层212的厚度为2nm~5nm,当其厚度>5nm时,会弛豫部分压应变,无法在冷却过程中起到缓解张应力的作用。当其厚度<2nm时,其结构松散,难以有效缓冲晶格失配。示例性的,MoS2层212的厚度为2.4nm、3nm、3.6nm、4.2nm或4.8nm,但不限于此。优选的为3nm~5nm。
其中,第二复合层的周期数为2~8,示例性的为3、4、5、6或7,但不限于此。优选的为3~5。
其中,N极性P型InAlN层221的厚度为2nm~5nm,示例性的为2.5nm、3nm、3.5nm、4nm或5nm,但不限于此。优选的为2nm~4nm。
N极性P型InAlN层221中P型掺杂浓度为1×1015cm-3~1×1018cm-3,示例性的为3×1015cm-3、7×1015cm-3、2×1016cm-3、8×1016cm-3、4×1017cm-3或9×1017cm-3,但不限于此。优选的为5×1016cm-3~5×1017cm-3。通过控制N极性P型InAlN层221中P型掺杂浓度大于Ga极性P型AlGaN层211中P型掺杂浓度,可加快器件关闭后二维电子气的消耗,减少开启损耗。
N极性P型InAlN层221中Al组分占比为0.6~0.95,示例性的为0.65、0.7、0.75、0.8、0.85或0.9,但不限于此。优选的为0.6~0.9。
其中,AlGaN层222的厚度为1nm~5nm,示例性的为1.8nm、2.6nm、3.4nm、4.2nm或4.8nm,但不限于此。优选的为1nm~4nm。
AlGaN层222中Al组分占比为0.2~0.5,示例性的为0.22、0.25、0.3、0.34、0.36、0.42或0.44,但不限于此。优选的为0.2~0.4。
优选的,在本发明的一个实施例之中,控制N极性P型InAlN层221中Al组分占比大于AlGaN层222中Al组分占比,以使N极性P型InAlN层的晶格常数小于AlGaN层的晶格常数,以在第二复合层22中积累压应变。
优选的,在本发明的另一个实施例之中,控制N极性P型InAlN层221中Al组分沿生长方向递增,AlGaN层222中Al组分沿生长方向递减,以进一步在第二复合层22中积累压应变。
其中,衬底1为Si衬底、蓝宝石衬底或GaN衬底,但不限于此。优选的为Si衬底,其应用广,工艺成熟,成本低。
其中,高阻层3为AlGaN层或GaN层,其掺杂有C和/或Fe,但不限于此。优选的,高阻层3为C掺GaN层,C掺杂浓度为5×1018cm-3~5×1019cm-3,其可降低背景载流子浓度,以使得器件承受高压。具体的,高阻层3的厚度为1μm~3μm。
其中,沟道层4是二维电子气的输送通道,其为非掺杂GaN层,其厚度为200nm~500nm。
其中,势垒层5为AlGaN层,其Al组分占比为0.2~0.3,厚度为20nm~35nm。GaN帽层6的厚度为2nm~6nm。
相应的,参考图4,本发明还公开了一种HEMT外延结构的制备方法,用于制备上述的HEMT外延结构,其包括以下步骤:
S1:提供衬底;
其中,当选用Si衬底时,将其加载至MOCVD反应室中,在1100℃~1150℃下,用H2和NH3的混合气体处理4min~15min,以清除其表面的杂质以及氧化物。
S2:在衬底上依次生长复合层、高阻层、沟道层、势垒层和GaN帽层;
具体的,步骤S2包括:
S21:在衬底上生长复合层;
具体的步骤S21包括:
S211:在衬底上生长第一复合层;
具体的,在本发明的一个实施例之中,通过MOCVD周期性生长Ga极性P型AlGaN层和MoS2层,直至得到第一复合层。
第一复合层的生长温度为700℃~800℃,生长压力为50torr~500torr。
优选的,在本发明的一个实施例之中,Ga极性P型AlGaN层生长时,V/III比为100~1000。
S212:在第一复合层上生长第二复合层,得到复合层;
具体的,在本发明的一个实施例之中,通过MOCVD周期性生长N极性P型InAlN层和AlGaN层,直至得到第二复合层。
第二复合层的生长温度为700℃~800℃,生长压力为50torr~500torr。
优选的,在本发明的一个实施例之中,N极性P型InAlN层生长时,V/III比为1500~5000。
S22:在复合层上生长高阻层;
具体的,在本发明的一个实施例之中,通过MOCVD生长C掺杂GaN层,作为高阻层。其生长温度为1000℃~1025℃,生长压力为50torr~200torr。
S23:在高阻层上生长沟道层;
具体的,在本发明的一个实施例之中,通过MOCVD生长非掺杂GaN层,作为沟道层。其生长温度为1030℃~1100℃,生长压力为100torr~300torr。
S24:在沟道层上生长势垒层;
具体的,在本发明的一个实施例之中,通过MOCVD生长AlGaN层,作为势垒层。其生长温度为1030℃~1100℃,压力为50torr~250torr。
S25:在势垒层上生长GaN帽层;
具体的,在本发明的一个实施例之中,通过MOCVD生长GaN帽层,其生长温度为1020℃~1100℃,生长压力为50torr~200torr。
下面以具体实施例进一步说明本发明:
实施例1
本实施例提供一种HEMT外延结构,其包括衬底1和依次层叠于衬底1上的复合层2、高阻层3、沟道层4、势垒层5和GaN帽层6。其中,衬底1为单晶硅衬底,复合层2包括依次层叠于衬底1上的第一复合层21和第二复合层22;第一复合层21为周期性结构,周期数为8,每个周期的第一复合层21均包括依次层叠的Ga极性P型AlGaN层211和MoS2层212;其中,Ga极性P型AlGaN层211的厚度为2.5nm,其Mg掺杂浓度为3×1017cm-3,Al组分占比为0.56。MoS2层的厚度为2.8nm。
其中,第二复合层22为周期性结构,周期数为5,每个周期的第二复合层22均包括依次层叠的N极性P型InAlN层221和AlGaN层222。N极性P型InAlN层221的厚度为4.5nm,其Mg掺杂浓度为4×1016cm-3,Al组分占比为0.65,且维持恒定。AlGaN层222的厚度为1.5nm,其Al组分占比为0.3,且维持恒定。
其中,高阻层3为C掺GaN层,其厚度为2.5μm,C掺杂浓度为6.8×1018cm-3。其中,沟道层4为非掺杂GaN层,其厚度为300nm。势垒层5为AlGaN层,其厚度为25nm,Al组分占比为0.22。GaN帽层6的厚度5nm。
本实施例中HEMT外延结构的制备方法为:
(1)提供衬底,将其加载至MOCVD反应室中,在1120℃下,用H2和NH3的混合气体处理10min。
(2)在衬底上生长第一复合层;
具体的,通过MOCVD周期性生长Ga极性P型AlGaN层和MoS2层,直至得到第一复合层。第一复合层的生长温度为750℃,生长压力为200torr。其中,Ga极性P型AlGaN层生长时,V/III比为800。
(3)在第一复合层上生长第二复合层,得到复合层;
具体的,通过MOCVD周期性生长N极性P型InAlN层和AlGaN层,直至得到第二复合层。第二复合层的生长温度为780℃,生长压力为150torr。其中,N极性P型InAlN层生长时,V/III比为3000。
(4)在复合层上生长高阻层;
具体的,通过MOCVD生长C掺杂GaN层,作为高阻层。其生长温度为1020℃,生长压力为150torr。
(5)在高阻层上生长沟道层;
具体的,通过MOCVD生长非掺杂GaN层,作为沟道层。其生长温度为1070℃,生长压力为220torr。
(6)在沟道层上生长势垒层;
具体的,通过MOCVD生长AlGaN层,作为势垒层。其生长温度为1080℃,压力为150torr。
(7)在势垒层上生长GaN帽层;
具体的,通过MOCVD生长GaN帽层,其生长温度为1080℃,生长压力为140torr。
实施例2
本实施例提供一种HEMT外延结构,其与实施例1的区别在于:
Ga极性P型AlGaN层211的厚度为3.5nm,其Mg掺杂浓度为8×1015cm-3,Al组分占比为0.66。MoS2层的厚度为4nm。
其余均与实施例1相同。
实施例3
本实施例提供一种HEMT外延结构,其与实施例2的区别在于:
N极性P型InAlN层221的厚度为3.5nm,其Mg掺杂浓度为3×1017cm-3,Al组分占比为0.88,且维持恒定。AlGaN层222的厚度为2nm,其Al组分占比为0.25,且维持恒定。
其余均与实施例2相同。
实施例4
本实施例提供一种HEMT外延结构,其与实施例3的区别在于:
沿HEMT外延结构的生长方向,N极性P型InAlN层221中Al组分由0.82线性递增至0.9,AlGaN层222中Al组分由0.32线性递减至0.28。
其余均与实施例3相同。
对比例1
本对比例提供一种HEMT外延结构,其与实施例1的区别在于:采用成核层替代复合层,成核层为AlN层,其厚度为2.5nm,其通过MOCVD制得,生长温度为850℃,生长压力为200torr。
对比例2
本对比例提供一种HEMT外延结构,其与实施例1的区别在于,第一复合层不包括Ga极性P型AlGaN层,其余均与实施例1相同。
对比例3
本对比例提供一种HEMT外延结构,其与实施例1的区别在于,第一复合层不包括MoS2层,其余均与实施例1相同。
对比例4
本对比例提供一种HEMT外延结构,其与实施例1的区别在于,不包括第一复合层,其余均与实施例1相同。
对比例5
本对比例提供一种HEMT外延结构,其与实施例1的区别在于,不包括第二复合层,其余均与实施例1相同。
将实施例1~实施例4,对比例1~对比例5的HEMT外延结构制成HEMT,并进行测试,具体结果如下表:
通过实施例1与对比例1的对比可以看出:本发明的HEMT外延结构可有效降低关断损耗和开启损耗,从而提升其开关比。同时,还可有效提升其击穿电压,提升其可靠性,使得本发明的HEMT外延结构更加适用于高频工作环境。
以上所述是发明的优选实施方式,应当指出,对于本技术领域的普通技术人员来说,在不脱离本发明原理的前提下,还可以做出若干改进和润饰,这些改进和润饰也视为本发明的保护范围。

Claims (10)

1.一种HEMT外延结构,其特征在于,包括衬底及依次层叠于所述衬底上的复合层、高阻层、沟道层、势垒层和GaN帽层;
其中,所述复合层包括依次层叠于所述衬底上的第一复合层和第二复合层;
所述第一复合层为周期性结构,周期数为3~12,每个周期的第一复合层均包括依次层叠的Ga极性P型AlGaN层和MoS2层;
所述第二复合层为周期性结构,周期数为2~8,每个周期的第二复合层均包括依次层叠的N极性P型InAlN层和AlGaN层。
2.如权利要求1所述的HEMT外延结构,其特征在于,所述Ga极性P型AlGaN层中Al组分占比≥0.6,以使所述Ga极性P型AlGaN层的晶格常数<所述MoS2层的晶格常数。
3.如权利要求1或2所述的HEMT外延结构,其特征在于,所述第一复合层的周期数为5~10;
所述Ga极性P型AlGaN层的厚度为3nm~5nm,其P型掺杂浓度为1×1015cm-3~1×1018cm-3,Al组分占比为0.6~0.8;
所述MoS2层的厚度为3nm~5nm。
4.如权利要求1或2所述的HEMT外延结构,其特征在于,所述N极性P型InAlN层中Al组分占比大于所述AlGaN层中Al组分占比,以使所述N极性P型InAlN层的晶格常数小于所述AlGaN层的晶格常数。
5.如权利要求1所述的HEMT外延结构,其特征在于,所述第二复合层的周期数为3~5;
所述N极性P型InAlN层的厚度为2nm~5nm,其P型掺杂浓度为1×1015cm-3~1×1018cm-3,Al组分占比为0.6~0.9;
所述AlGaN层的厚度为1nm~4nm,其Al组分占比为0.2~0.4。
6.如权利要求1所述的HEMT外延结构,其特征在于,沿所述HEMT外延结构的生长方向,所述N极性P型InAlN层中Al组分递增,所述AlGaN层中Al组分递减。
7.一种HEMT外延结构的制备方法,用于制备如权利要求1~6任一项所述的HEMT外延结构,其特征在于,包括:
提供衬底,在所述衬底上依次生长复合层、高阻层、沟道层、势垒层和GaN帽层;
其中,所述复合层包括依次层叠于所述衬底上的第一复合层和第二复合层;
所述第一复合层为周期性结构,周期数为3~12,每个周期的第一复合层均包括依次层叠的Ga极性P型AlGaN层和MoS2层;
所述第二复合层为周期性结构,周期数为2~8,每个周期的第二复合层均包括依次层叠的N极性P型InAlN层和AlGaN层。
8.如权利要求7所述的HEMT外延结构的制备方法,其特征在于,所述复合层的生长温度为700℃~800℃,生长压力为50torr~500torr。
9.如权利要求7所述的HEMT外延结构的制备方法,其特征在于,所述Ga极性P型AlGaN层生长时,V/III比为100~1000;
所述N极性P型InAlN层生长时,V/III比为1500~5000。
10.一种HEMT器件,其特征在于,包括如权利要求1~6任一项所述的HEMT外延结构。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN117727773B (zh) * 2024-02-06 2024-04-19 江西兆驰半导体有限公司 GaN基HEMT外延片及其制备方法、HEMT器件

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11243253A (ja) * 1998-02-25 1999-09-07 Sony Corp 窒化物系iii−v族化合物半導体の成長方法、半導体装置の製造方法、窒化物系iii−v族化合物半導体成長用基板および窒化物系iii−v族化合物半導体成長用基板の製造方法
CN107768235A (zh) * 2017-10-25 2018-03-06 中国工程物理研究院电子工程研究所 一种基于二硫化钼‑石墨烯复合缓冲层的氮化镓外延结构的制备方法
CN111146318A (zh) * 2020-01-20 2020-05-12 江苏晶曌半导体有限公司 一种基于MoS2的薄层紫外发光二极管及其制作方法
CN115084260A (zh) * 2022-06-08 2022-09-20 西安电子科技大学 基于范德华外延的氮化镓高电子迁移率晶体管器件及其制备方法
CN116314507A (zh) * 2023-05-19 2023-06-23 江西兆驰半导体有限公司 发光二极管外延片及其制备方法、发光二极管
CN116885067A (zh) * 2023-09-06 2023-10-13 江西兆驰半导体有限公司 发光二极管外延片及其制备方法

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3864670B2 (ja) * 2000-05-23 2007-01-10 豊田合成株式会社 Iii族窒化物系化合物半導体発光素子の製造方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11243253A (ja) * 1998-02-25 1999-09-07 Sony Corp 窒化物系iii−v族化合物半導体の成長方法、半導体装置の製造方法、窒化物系iii−v族化合物半導体成長用基板および窒化物系iii−v族化合物半導体成長用基板の製造方法
CN107768235A (zh) * 2017-10-25 2018-03-06 中国工程物理研究院电子工程研究所 一种基于二硫化钼‑石墨烯复合缓冲层的氮化镓外延结构的制备方法
CN111146318A (zh) * 2020-01-20 2020-05-12 江苏晶曌半导体有限公司 一种基于MoS2的薄层紫外发光二极管及其制作方法
CN115084260A (zh) * 2022-06-08 2022-09-20 西安电子科技大学 基于范德华外延的氮化镓高电子迁移率晶体管器件及其制备方法
CN116314507A (zh) * 2023-05-19 2023-06-23 江西兆驰半导体有限公司 发光二极管外延片及其制备方法、发光二极管
CN116885067A (zh) * 2023-09-06 2023-10-13 江西兆驰半导体有限公司 发光二极管外延片及其制备方法

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