CN117135916A - 半导体器件 - Google Patents

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CN117135916A CN202310577798.5A CN202310577798A CN117135916A CN 117135916 A CN117135916 A CN 117135916A CN 202310577798 A CN202310577798 A CN 202310577798A CN 117135916 A CN117135916 A CN 117135916A
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丁炯硕
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Abstract

提供了一种半导体器件。所述半导体器件包括：衬底；多个下电极，所述多个下电极设置在所述衬底上；至少一个支撑层，所述至少一个支撑层与所述多个下电极接触并且在与所述衬底的上表面平行的方向上延伸；上电极，所述上电极设置在所述多个下电极和所述至少一个支撑层上；电介质层，所述电介质层位于所述多个下电极与所述上电极之间以及位于所述至少一个支撑层与所述上电极之间；以及阻挡层，所述阻挡层设置在所述至少一个支撑层与所述电介质层之间，并且包括带隙能大于所述至少一个支撑层的材料的带隙能的材料。所述电介质层与所述多个下电极接触并且通过所述阻挡层与所述至少一个支撑层间隔开。

Description

半导体器件
相关申请的交叉引用
本申请要求于2022年5月26日在韩国知识产权局提交的韩国专利申请No.10-2022-0064505的权益，该韩国专利申请的全部公开内容通过引用并入本文以用于所有目的。
技术领域
实施例涉及半导体器件。
背景技术
根据对半导体器件的高集成和微型化的需求，半导体器件的电容器的尺寸也微型化了。因此，已经不同地尝试了对优化能够将信息存储在动态随机存取存储器(DRAM)中的电容器的结构的研究。
发明内容
根据示例实施例，一种半导体器件包括：衬底；多个下电极，所述多个下电极设置在所述衬底上；至少一个支撑层，所述至少一个支撑层与所述多个下电极接触并且在与所述衬底的上表面平行的方向上延伸；上电极，所述上电极设置在所述多个下电极和所述至少一个支撑层上；电介质层，所述电介质层位于所述多个下电极与所述上电极之间以及位于所述至少一个支撑层与所述上电极之间；以及阻挡层，所述阻挡层设置在所述至少一个支撑层与所述电介质层之间，并且包括带隙能大于所述至少一个支撑层的材料的带隙能的材料。所述电介质层与所述多个下电极接触并且通过所述阻挡层与所述至少一个支撑层间隔开。
根据示例实施例，一种半导体器件包括：多个接触结构，所述多个接触结构位于衬底上；蚀刻停止层，所述蚀刻停止层位于所述多个接触结构上；多个下电极，所述多个下电极穿过所述蚀刻停止层，并且分别连接到所述多个接触结构；至少一个支撑层，所述至少一个支撑层与所述多个下电极接触并且在与所述衬底的上表面平行的方向上延伸；上电极，所述上电极设置在所述多个下电极和所述至少一个支撑层上；电介质层，所述电介质层位于所述多个下电极与所述上电极之间以及位于所述至少一个支撑层与所述上电极之间；第一阻挡层，所述第一阻挡层设置在所述至少一个支撑层与所述电介质层之间，并且包括带隙能大于所述至少一个支撑层的材料的带隙能的材料；以及第二阻挡层，所述第二阻挡层设置在所述蚀刻停止层与所述电介质层之间，并且包括带隙能大于所述至少一个支撑层的材料的带隙能的材料。
根据示例实施例，一种半导体器件包括：衬底；多个下电极，所述多个下电极设置在所述衬底上，所述多个下电极中的每一个下电极包括导电层和沿着所述导电层的表面的至少一部分延伸的界面膜；至少一个支撑层，所述至少一个支撑层与所述导电层的侧表面的一部分接触并且在与所述衬底的上表面平行的方向上延伸；上电极，所述上电极设置在所述多个下电极和所述至少一个支撑层上；电介质层，所述电介质层与所述界面膜接触，并且设置在所述界面膜与所述上电极之间以及位于所述至少一个支撑层与所述上电极之间；以及阻挡层，所述阻挡层设置在所述至少一个支撑层与所述电介质层之间并且与所述至少一个支撑层和所述电介质层接触，所述阻挡层包括带隙能大于所述至少一个支撑层的材料的带隙能的材料。
根据示例实施例，一种制造半导体器件的方法包括：在衬底上形成下电极和支撑所述下电极的至少一个支撑层；使用区域选择性原子层沉积工艺，在所述至少一个支撑层的表面上形成第一阻挡层；在所述下电极和所述第一阻挡层上形成电介质层；以及形成设置在所述电介质层上的上电极。
附图说明
通过参考附图详细地描述示例性实施例，特征对于本领域的技术人员而言将变得清楚，在附图中：
图1是根据示例实施例的半导体器件的示意俯视图；
图2是根据示例实施例的半导体器件的示意截面图；
图3是包括根据示例实施例的半导体器件的电容器结构的区域“A”的部分放大截面图；
图4A是图示了图3的区域“B”的放大图；
图4B是图示了图3的区域“C”的放大图；
图5A是图示了与图3中的区域“B”相对应的区域的放大图；
图5B是图示了与图3中的区域“C”相对应的区域的放大图；
图6A是图示了与图3中的区域“B”相对应的区域的放大图；
图6B是图示了与图3中的区域“C”相对应的区域的放大图；
图7是图示了与包括根据示例实施例的半导体器件的电容器结构的区域“A”相对应的区域的部分放大截面图；
图8是图示了制造根据示例实施例的半导体器件的方法的流程图；以及
图9至图13是制造根据示例实施例的半导体器件的方法中的各阶段的截面图。
具体实施方式
图1是根据示例实施例的半导体器件的示意俯视图。图2是根据示例实施例的半导体器件的示意截面图。图2图示了沿着图1的线I-I’和II-II’的截面。图3是图示了包括根据示例实施例的半导体器件的电容器结构的放大区域“A”的部分放大截面图。图4A是图3的区域“B”的放大图，图4B是图3的区域“C”的放大图。
参考图1至图4B，半导体器件100可以包括：衬底101，其包括有源区域ACT；器件隔离层110，其在衬底101中限定有源区域ACT；字线结构WLS，其掩埋在衬底101中并在衬底101中延伸并且包括字线WL；位线结构BLS，其在衬底101上延伸同时与字线结构WLS相交并且包括位线BL；接触结构150、155和160，其位于位线结构BLS的一侧；以及电容器结构CAP，其位于接触结构150、155和160上。半导体器件100还可以包括绝缘图案165和蚀刻停止层168。
半导体器件100可以包括例如动态随机存取存储器(DRAM)的单元阵列。例如，位线BL可以连接到有源区域ACT的第一杂质区域105a，并且有源区域ACT的第二杂质区域105b可以通过接触结构150、155和160电连接到电容器结构CAP。电容器结构CAP可以包括下电极170、位于下电极170上的上电极190、位于下电极170与上电极190之间的电介质层180、以及支撑下电极170的支撑层175。为了确保下电极170的节点分离并且为了防止或显著降低泄漏电流，电容器结构CAP还可以包括第一阻挡层71和第二阻挡层72，所述第一阻挡层71设置在支撑层175与电介质层180之间并且包括高带隙能材料，所述第二阻挡层72设置在蚀刻停止层168与电介质层180之间并且包括高带隙能材料。
半导体器件100可以包括单元阵列区域和外围电路区域，单元阵列设置在所述单元阵列区域中，用于驱动设置在单元阵列中的存储单元的外围电路设置在所述外围电路区域中。外围电路区域可以设置在单元阵列区域周围。
衬底101可以包括半导体材料，例如，IV族半导体、III-V族化合物半导体或II-VI族化合物半导体。例如，IV族半导体可以包括硅、锗或硅-锗。衬底101还可以包括杂质。衬底101可以是硅衬底、绝缘体上硅(SOI)衬底、锗衬底、绝缘体上锗(GOI)衬底、硅-锗衬底、或包括外延层的衬底。
有源区域ACT可以由器件隔离层110限定在衬底101中。有源区域ACT可以具有条形状，并且可以在衬底101内以在一个方向上延伸的岛形状设置。所述一个方向可以是相对于字线WL和位线BL的延伸方向倾斜的方向。有源区域ACT可以彼此平行地布置，使得一个有源区域ACT的端部可以和与其相邻的另一有源区域ACT的中心相邻。
有源区域ACT可以具有从衬底101的上表面起具有预定深度的第一杂质区域105a和第二杂质区域105b。第一杂质区域105a和第二杂质区域105b可以彼此间隔开。第一杂质区域105a和第二杂质区域105b可以被设置为由字线WL形成的晶体管的源极/漏极区域。源极区域和漏极区域可以是通过掺杂或离子注入基本上相同的杂质而由第一杂质区域105a和第二杂质区域105b形成的，因此，可以依据最终形成的晶体管的电路配置被互换地提及。杂质可以包括导电类型与衬底101的导电类型相反的掺杂剂。在示例实施例中，第一杂质区域105a和第二杂质区域105b在源极区域和漏极区域中的深度可以彼此不同。
器件隔离层110可以通过浅沟槽隔离(STI)工艺形成。器件隔离层110围绕有源区域ACT并且可以使其彼此电隔离。器件隔离层110可以由绝缘材料例如氧化硅、氮化硅或它们的组合形成。器件隔离层110可以包括根据在其中衬底101被蚀刻的沟槽的宽度具有不同深度的下端部的多个区域。
字线结构WLS可以设置于在衬底101中延伸的栅极沟槽115中。每一个字线结构WLS可以包括栅极电介质层120、字线WL和栅极覆盖层125。在本说明书中，栅极可以被称为包括栅极电介质层120和字线WL的结构，并且字线WL可以被称为“栅电极”，并且字线结构WLS可以被称为“栅极结构”。
字线WL可以被设置为跨越有源区域ACT并且在第一方向X上延伸。例如，一对相邻的字线WL可以被设置为穿越一个有源区域ACT。字线WL可以构成掩埋沟道阵列晶体管(BCAT)的栅极。在示例实施例中，字线WL可以具有设置在衬底101上的形状。字线WL可以设置在栅极沟槽115下方以具有预定厚度。字线WL的上表面可以被定位在比衬底101的上表面低的水平高度处。在本说明书中，关于术语“水平高度”的“高”和“低”，例如，相对较低或较高的高度是相对于(例如，基于)衬底101的基本上平坦的上表面而定义的。
字线WL可以包括导电材料，例如以下中的至少一种：多晶硅(Si)、钛(Ti)、氮化钛(TiN)、钽(Ta)、氮化钽(TaN)、钨(W)、氮化钨(WN)和铝(Al)。例如，字线WL可以包括由不同材料形成的下图案和上图案，下图案可以包括例如钨(W)、钛(Ti)、钽(Ta)、氮化钨(WN)、氮化钛(TiN)和氮化钽(TaN)中的至少一种，而上图案可以是包括例如掺杂有P型杂质或N型杂质的多晶硅的半导体图案。
栅极电介质层120可以设置在栅极沟槽115的底表面和内表面上。栅极电介质层120可以共形地覆盖栅极沟槽115的内壁。栅极电介质层120可以包括例如氧化硅、氮化硅和氮氧化硅中的至少一种。栅极电介质层120可以是例如氧化硅膜或具有高介电常数的绝缘膜。在示例实施例中，栅极电介质层120可以是通过使有源区域ACT氧化形成的层或通过沉积工艺形成的层。
栅极覆盖层125可以被设置为填充字线WL上的栅极沟槽115。栅极覆盖层125的上表面可以被定位在与衬底101的上表面基本上相同的水平高度处。栅极覆盖层125可以由绝缘材料例如氮化硅形成。
位线结构BLS可以在与字线WL垂直的一个方向(例如，第二方向Y)上延伸。位线结构BLS可以包括位线BL和位于位线BL上的位线覆盖图案BC。
位线BL可以包括顺序地堆叠的第一导电图案141、第二导电图案142和第三导电图案143。位线覆盖图案BC可以设置在第三导电图案143上。缓冲绝缘层128可以设置在第一导电图案141与衬底101之间，并且一部分第一导电图案141(在下文中为位线接触图案DC)可以接触有源区域ACT的第一杂质区域105a。位线BL可以通过位线接触图案DC电连接到第一杂质区域105a。位线接触图案DC的下表面可以被定位在比衬底101的上表面低的水平高度处，并且可以被定位在比字线WL的上表面高的水平高度处。在示例实施例中，位线接触图案DC可以形成在衬底101中以局部地设置在暴露第一杂质区域105a的位线接触孔中。
第一导电图案141可以包括半导体材料，例如多晶硅。第一导电图案141可以直接接触第一杂质区域105a。第二导电图案142可以包括金属半导体化合物。金属半导体化合物可以是例如其中第一导电图案141的一部分被硅化了的层。例如，金属半导体化合物可以包括硅化钴(CoSi)、硅化钛(TiSi)、硅化镍(NiSi)、硅化钨(WSi)或其他金属硅化物。第三导电图案143可以包括金属材料，例如，钛(Ti)、钽(Ta)、钨(W)和铝(Al)。可以根据示例实施例不同地改变形成位线BL的导电图案的数目、材料的类型和/或堆叠顺序。
位线覆盖图案BC可以包括顺序地堆叠在第三导电图案143上的第一覆盖图案146、第二覆盖图案147和第三覆盖图案148。第一覆盖图案146、第二覆盖图案147和第三覆盖图案148中的每一者可以包括绝缘材料，例如，氮化硅层。第一覆盖图案146、第二覆盖图案147和第三覆盖图案148可以由不同材料形成，并且即使当第一覆盖图案146、第二覆盖图案147和第三覆盖图案148包括相同材料时，它们之间的边界也可以通过物理属性的差异来区分。第二覆盖图案147的厚度可以分别小于第一覆盖图案146的厚度和第三覆盖图案148的厚度。可以根据示例实施例不同地改变覆盖图案的数目和/或构成位线覆盖图案BC的材料的类型。
间隔物结构SS可以设置在每一个位线结构BLS的两个侧壁上以在一个方向例如Y方向上延伸。间隔物结构SS可以设置在位线结构BLS与下导电图案150之间。间隔物结构SS可以被设置为沿着位线BL的侧壁和位线覆盖图案BC的侧壁延伸。设置在一个位线结构BLS的两侧的一对间隔物结构SS可以具有相对于位线结构BLS的不对称形状。每一个间隔物结构SS可以包括多个间隔物层，并且可以根据示例实施例进一步包括空气间隔物。
下导电图案150可以连接到有源区域ACT的一个区域，例如，第二杂质区域105b。下导电图案150可以设置在位线BL与字线WL之间。下导电图案150可以穿过缓冲绝缘层128以连接到有源区域ACT的第二杂质区域105b。下导电图案150可以直接接触第二杂质区域105b。下导电图案150的下表面可以位于比衬底101的上表面低的水平高度处，并且可以位于比位线接触图案DC的下表面高的水平高度处。下导电图案150可以通过间隔物结构SS与位线接触图案DC绝缘。下导电图案150可以由导电材料(例如，多晶硅(Si)、钛(Ti)、氮化钛(TiN)、钽(Ta)、氮化钽(TaN)、钨(W)、氮化钨(WN)和铝(Al)的至少一种)形成。在示例实施例中，下导电图案150可以包括多个层。
金属半导体化合物层155可以设置在下导电图案150与上导电图案160之间。例如，当下导电图案150包括半导体材料时，金属半导体化合物层155可以是其中下导电图案150的一部分被硅化了的层。金属半导体化合物层155可以包括例如硅化钴(CoSi)、硅化钛(TiSi)、硅化镍(NiSi)、硅化钨(WSi)或其他金属硅化物。在一些实施例中，可以省略金属半导体化合物层155。
上导电图案160可以设置在下导电图案150上。上导电图案160可以在间隔物结构SS之间延伸以覆盖金属半导体化合物层155的上表面。上导电图案160可以包括势垒层162和导电层164。势垒层162可以覆盖导电层164的下表面和侧表面。势垒层162可以包括金属氮化物，例如，氮化钛(TiN)、氮化钽(TaN)和氮化钨(WN)中的至少一种。导电层164可以包括导电材料，例如，以下中的至少一种：多晶硅(Si)、钛(Ti)、钽(Ta)、钨(W)、钌(Ru)、铜(Cu)、钼(Mo)、铂(Pt)、镍(Ni)、钴(Co)、铝(Al)、氮化钛(TiN)、氮化钽(TaN)和氮化钨(WN)。
绝缘图案165可以被设置为穿透上导电图案160。多个上导电图案160可以被绝缘图案165分隔开。绝缘图案165可以包括绝缘材料，例如，氧化硅、氮化硅和氮氧化硅中的至少一种。
蚀刻停止层168可以覆盖下电极170之间的绝缘图案165。蚀刻停止层168可以接触下电极170的侧表面的下区域。蚀刻停止层168可以设置在支撑层175下方。蚀刻停止层168的上表面可以与第二阻挡层72接触，并且可以与电介质层180间隔开。蚀刻停止层168可以包括例如氮化硅、氮氧化硅、氮碳化硅和氮化硅硼中的至少一种。
将在下面参考图3至图4B详细地描述电容器结构CAP。
下电极170可以设置在上导电图案160上。下电极170可以穿过蚀刻停止层168以接触并连接到上导电图案160。下电极170可以具有圆柱形状或中空圆柱体或杯形状。可以在相邻的下电极170之间设置支撑下电极170的至少一个支撑层175。在下电极170当中彼此相邻的第一电极图案170A和第二电极图案170B之间，可以设置与第一电极图案170A和第二电极图案170B接触的支撑层175。
每一个下电极170可以包括导电层171和位于导电层171与电介质层180之间的界面膜172。界面膜172可以从与第一阻挡层71的边缘相邻的区域沿着导电层171的侧表面垂直地延伸以覆盖导电层171的上表面。界面膜172可以从与第二阻挡层72的边缘相邻的区域沿着导电层171的侧表面垂直地延伸。例如，如图3所示，界面膜172可以在导电层171的表面的面向电介质层180的部分上连续地延伸以使导电层171与电介质层180之间完全分隔开，并且例如界面膜172可以不在导电层171的表面的不直接面向电介质层180的部分上延伸。换而言之，界面膜172可以沿着导电层171的表面的至少一部分延伸。导电层171可以包括以下中的至少一种：例如，多晶硅(Si)、钛(Ti)、氮化钛(TiN)、钽(Ta)、氮化钽(TaN)、钨(W)、氮化钨(WN)和铝(Al)。界面膜172可以包括例如锡(Sn)、钼(Mo)、铌(Nb)、钽(Ta)、钛(Ti)、铟(In)、镍(Ni)、钴(Co)、钨(W)、钌(Ru)、锆(Zr)和铪(Hf)当中的至少一种元素，并且可以包括例如氧(O)和氮(N)中的至少一种元素。
支撑层175可以例如直接接触下电极170并且可以在与衬底101的上表面平行的方向上延伸。支撑层175可以是具有高纵横比的支撑下电极170的层。支撑层175可以具有其中下电极170之间的一些空间在俯视图中是开放的形状，如图1中图示的，但是平面形状不限于所图示的形状，并且可以根据示例实施例不同地改变形状。支撑层175可以在上表面、下表面以及侧表面的一部分上被第一阻挡层71围绕，并且可以与电介质层180间隔开。支撑层175可以包括例如氮化硅、氮氧化硅、氮碳化硅和氮化硅硼中的至少一种。在示例实施例中，一个支撑层175可以包括单个层或多个层。支撑层175的数目和厚度不限于图示，并且可以根据示例实施例被不同地改变。例如，支撑层175可以包括如图7中图示的两个或更多个支撑层175A和175B。
电介质层180可以沿着下电极170的表面、第一阻挡层71的表面和第二阻挡层72的表面延伸。电介质层180例如通过界面膜172接触下电极170。电介质层180可以包括沿着第一阻挡层71的第一部分的下表面延伸的第一部分(其沿着支撑层175的下表面延伸)，以及沿着第一阻挡层71的第二部分的上表面延伸的第二部分(其沿着支撑层175的上表面延伸)。电介质层180可以设置在下电极170与上电极190之间。例如，电介质层180可以例如直接设置在界面膜172与上电极190之间。电介质层180可以通过第一阻挡层71与支撑层175间隔开。电介质层180可以包括例如高介电材料，或氧化硅、氮化硅、氮氧化硅或它们的组合。然而，在一些实施例中，电介质层180可以包括例如氧化物、氮化物、硅化物、氮氧化物或含有以下中的一种的硅化的氮氧化物：例如，铪(Hf)、铝(Al)、锆(Zr)、钛(Ti)、铌(Nb)、钽(Ta)、钇(Y)和镧(La)。
上电极190可以设置在电介质层180上。上电极190可以沿着电介质层180的表面延伸。上电极190可以设置在下电极170和支撑层175上。上电极190可以被设置为覆盖下电极170之间的电介质层180并且填充下电极170之间的空间。上电极190可以包括以下中的至少一种：例如，多晶硅(Si)、钛(Ti)、氮化钛(TiN)、钽(Ta)、氮化钽(TaN)、钨(W)、氮化钨(WN)和铝(Al)。
第一阻挡层71可以仅选择性地沉积在支撑层175的表面上，而可以不沉积在下电极170的表面上。例如，如图2至图3中图示的，第一阻挡层71可以仅选择性地沉积在支撑层175的上表面和下表面上(即，在支撑层175的与衬底101的上表面平行的表面上)，而可以不沉积在支撑层175的横向侧表面上(即，在支撑层175的沿着衬底101的上表面的法线方向延伸的表面上)。
例如，第一阻挡层71可以例如直接设置在支撑层175与电介质层180之间(例如，在沿着Z轴的垂直方向上)，而可以不设置在下电极170与电介质层180之间(例如，在沿着X轴或Y轴的水平方向上)。第一阻挡层71可以与支撑层175接触并且可以沿着支撑层175的表面延伸。例如，第一阻挡层71可以包括沿着支撑层175的下表面例如纵长地延伸的第一部分，以及沿着支撑层175的上表面例如纵长地延伸的第二部分，例如，第一阻挡层71可以仅沿着与衬底101的上表面平行的水平方向延伸。第一阻挡层71可以不沿着下电极170的侧表面例如纵长地延伸。第一阻挡层71可以通过原子层沉积(ALD)工艺形成，并且可以由单个层或多个层形成。
如图4A中图示的，第一阻挡层71可以具有小于覆盖第一阻挡层71的电介质层180的厚度td1的厚度t1。尽管第一阻挡层71的厚度t1被图示为与界面膜172的厚度相同，但是根据示例实施例，厚度可以彼此不同。第一阻挡层71的厚度t1可以是大约2nm或更小并且大约0.2nm或更大。如果第一阻挡层71被形成为具有大于上述范围的厚度，例如，大于大约2nm，则电容器结构CAP的电容可以减小，而如果第一阻挡层71被形成为具有小于上述范围的厚度，例如，小于0.2nm，则保证节点分离或防止泄漏电流的效果可能不显著。
在没有第一阻挡层71的情况下，将会(在下电极170上形成界面膜172期间)在支撑层175的表面上形成导电材料层或导电材料的残余物，从而在下电极170之间形成泄漏电流或者在下电极170之间形成电连接路径而产生电桥。因此，根据示例实施例，由于界面膜172是在第一阻挡层71选择性地形成在支撑层175的表面上的状态下形成在下电极170上的，所以可以防止导电材料层或导电材料的残余物形成在支撑层175的表面上。可以防止或大大降低下电极170之间的泄漏电流，并且可以防止下电极170之间的电桥。因此，可以提供包括具有改进的电特性和可靠性的电容器结构CAP的半导体器件。
第二阻挡层72可以仅选择性地沉积在蚀刻停止层168的表面上，而可以不设置在下电极170的表面上。例如，如图2至图3中图示的，第二阻挡层72可以仅选择性地沉积在蚀刻停止层168的上表面上(即，在蚀刻停止层168的与衬底101的上表面平行的表面上)，并且可以不沿着下电极170的侧表面纵长地延伸(即，可以不在下电极170上沿着衬底101的上表面的法线方向延伸)。
例如，第二阻挡层72可以设置在蚀刻停止层168与电介质层180之间(例如，在沿着Z轴的垂直方向上)，而可以不设置在下电极170与电介质层180之间(例如，在沿着X轴或Y轴的水平方向上)。第二阻挡层72与蚀刻停止层168例如直接接触并且可以沿着蚀刻停止层168的表面例如纵长地延伸。第二阻挡层72可以不沿着下电极170的侧表面例如纵长地延伸。第二阻挡层72可以通过原子层沉积(ALD)工艺形成，并且可以由单个层或多个层形成。可以在与第一阻挡层71相同的工艺操作中一起形成第二阻挡层72。
如图4B中图示的，第二阻挡层72可以具有小于覆盖第二阻挡层72的电介质层180的厚度td2的厚度t2。第二阻挡层72的厚度t2可以是例如大约2nm或更小并且大约0.2nm或更大。
在没有第二阻挡层72的情况下，将会(在下电极170上形成界面膜172期间)在蚀刻停止层168的表面上形成导电材料层或导电材料的残余物，从而在下电极170之间形成泄漏电流或者在下电极170之间形成电连接路径而产生电桥。因此，根据示例实施例，由于界面膜172是在第二阻挡层72选择性地形成在蚀刻停止层168的表面上的状态下形成在下电极170上的，所以可以防止导电材料层或导电材料的残余物形成在蚀刻停止层168的表面上。可以防止或大大降低下电极170之间的泄漏电流，并且可以防止下电极170之间的电桥。因此，可以提供包括具有改进的电特性和可靠性的电容器结构CAP的半导体器件。
第一阻挡层71和第二阻挡层72可以包括高带隙能材料。例如，第一阻挡层71和第二阻挡层72可以包括与形成支撑层175的材料相比具有更大的带隙能的材料。第一阻挡层71和第二阻挡层72可以独立地且分别包括例如氧化铝、氧化锆、氧化镧、氧化铪、氧化钇、氧化铍、氧化镁、氧化硅、氧化铪硅、氧化锆硅或它们的组合。例如，第一阻挡层71和第二阻挡层72中的每一者可以包括带隙能为大约5.0eV或更大的材料。例如，第一阻挡层71和第二阻挡层72中的每一者可以包括带隙能为大约7.0eV或更大的材料。
图5A是图示了与图3中的区域“B”相对应的区域的放大图，图5B是图示了与图3中的区域“C”相对应的区域的放大图。
参考图5A和图5B，半导体器件100A的第一阻挡层71a可以包括厚度随着第一阻挡层71a接近下电极170的侧表面而减小的至少一个部分SP1a，而第二阻挡层72a可以包括厚度随着第二阻挡层72a接近下电极170的侧表面而减小的至少一个部分SP2a。部分SP1a和SP2a的侧表面可以与支撑层175的表面或蚀刻停止层168的表面形成锐角。部分SP1a和SP2a的侧表面可以包括弯曲部分。由于第一阻挡层71a和第二阻挡层72a分别包括部分SP1a和SP2a，因此下电极170与电介质层180之间的接触面积可以增加，因此，可以提高电容器结构CAP的电容。
图6A是图示了与图3中的区域“B”相对应的区域的放大图，图6B是图示了与图3中的区域“C”相对应的放大区域的图。
参考图6A和图6B，半导体器件100B的第一阻挡层71b可以包括厚度随着第一阻挡层71b接近下电极170的侧表面而增加的至少一个部分SP1b，而第二阻挡层72b可以包括厚度随着第二阻挡层72b接近下电极170的侧表面而增加的至少一个部分SP2b。由于第一阻挡层71b和第二阻挡层72b分别包括部分SP1b和SP2b，因此可以进一步防止或显著降低下电极170之间的漏电电流或电桥的发生。
图7是图示了与图2中包括根据示例实施例的半导体器件的电容器结构的区域“A”相对应的区域的部分放大截面图。
参考图7，半导体器件100C可以包括至少两个支撑层175A和175B、分别选择性地沉积在至少两个支撑层175A和175B的表面上的第一阻挡层71_1和第二阻挡层71_2、以及选择性地沉积在蚀刻停止层168的表面上的第三阻挡层72。至少两个支撑层175A和175B可以包括第一支撑层175A和位于第一支撑层175A上例如上方的第二支撑层175B。第二支撑层175B的厚度可以大于第一支撑层175A的厚度。在其他示例中，堆叠的支撑层的数目可以是三个或更多个，并且阻挡层可以设置在每个支撑层的表面上。在另外其他示例中，第一阻挡层71_1、第二阻挡层71_2和第三阻挡层72中的一者或更多者可以分别包括如参考图5A至图6B所描述的那样具有不同厚度的至少一个部分。
图8是图示了制造根据示例实施例的半导体器件的方法的流程图。图9至图13是制造根据示例实施例的半导体器件的方法中的各阶段的截面图。图9至图13对应于图2的区域“A”。
首先，参考图2，可以通过在衬底101上形成器件隔离层110来限定有源区域ACT。可以在衬底101中形成器件隔离沟槽，并且器件隔离层110可以填充该器件隔离沟槽。在俯视图中，有源区域ACT可以具有在与字线WL的延伸方向倾斜的方向上延伸的细长条形状。可以通过使用器件隔离层110作为离子注入掩模执行离子注入工艺来在有源区域ACT上形成杂质区域。可以使有源区域ACT和器件隔离层110图案化以形成栅极沟槽115。成对的对栅极沟槽115可以穿越有源区域ACT。杂质区域也可以被栅极沟槽115分隔开以形成第一杂质区域105a和第二杂质区域105b。
可以在栅极沟槽115的内表面上形成栅极电介质层120以具有基本上共形的厚度。随后，可以形成字线WL以填充栅极沟槽115的至少一部分。可以使字线WL的上表面凹进以低于有源区域ACT的上表面。可以通过在衬底101上堆叠绝缘层以填充栅极沟槽115并且通过蚀刻该绝缘层来在字线WL上形成栅极覆盖层125。
可以在衬底101的整个表面上顺序地形成绝缘层和导电层并使其图案化以形成顺序地堆叠的缓冲绝缘层128和第一导电图案141。缓冲绝缘层128可以由例如氧化硅、氮化硅和氮氧化硅中的至少一种形成。多个缓冲绝缘层128可以被形成为彼此间隔开。第一导电图案141可以具有与缓冲绝缘层128的平面形状相对应的形状。缓冲绝缘层128可以被形成为同时地覆盖两个相邻的有源区域ACT的端部，例如，相邻的第二杂质区域105b。可以通过使用缓冲绝缘层128和第一导电图案141作为蚀刻掩模来蚀刻器件隔离层110、衬底101和栅极覆盖层125的上部来形成位线接触孔。位线接触孔可以暴露第一杂质区域105a。
可以形成位线接触图案DC以填充位线接触孔。形成位线接触图案DC可以包括形成填充位线接触孔的导电层并且执行平整化工艺。例如，位线接触图案DC可以由多晶硅形成。可以在第一导电图案141上顺序地形成第二导电图案142、第三导电图案143以及第一覆盖图案146、第二覆盖图案147和第三覆盖图案148，然后，可以使用第一覆盖图案146、第二覆盖图案147和第三覆盖图案148作为蚀刻掩模来顺序地蚀刻第一导电图案141、第二导电图案142和第三导电图案143。结果，可以形成包括具有第一导电图案141、第二导电图案142和第三导电图案143的位线BL以及具有第一覆盖图案146、第二覆盖图案147和第三覆盖图案148的位线覆盖图案BC的位线结构BLS。
可以在位线结构BLS的侧表面上形成间隔物结构SS。间隔物结构SS可以由多个层形成。可以在间隔物结构SS之间形成栅栏(fence)绝缘图案154。栅栏绝缘图案154可以包括例如氮化硅或氮氧化硅。可以通过使用栅栏绝缘图案154和第三覆盖图案148作为蚀刻掩模来执行各向异性蚀刻工艺来形成暴露第二杂质区域105b的开口。
可以在开口下方形成下导电图案150。下导电图案150可以由半导体材料例如多晶硅形成。例如，可以通过形成填充开口的多晶硅层、然后执行回蚀工艺来形成下导电图案150。
可以在下导电图案150上形成金属半导体化合物层155。金属半导体化合物层155的形成可以包括金属层沉积工艺和热处理工艺。
可以在第一开口的上部上形成上导电图案160。形成上导电图案160可以包括顺序地形成势垒层162和导电层164。此后，可以对势垒层162和导电层164执行图案化处理以形成穿过它们的绝缘图案165。因此，可以形成包括衬底101、字线结构WLS和位线结构BLS的下结构。
参考图8，可以在衬底101上形成下电极170和支撑层175(S10)。将在下面参考图9至图11进一步描述形成下电极170和支撑层175。
参考图9，可以在下结构上共形地形成蚀刻停止层168，并且可以在蚀刻停止层168上形成模制层118和至少一个支撑层175’。蚀刻停止层168可以包括在特定蚀刻条件下对模制层118具有蚀刻选择性的绝缘材料，例如，氮化硅、氮氧化硅、氮碳化硅和氮化硅硼中的至少一种。模制层118可以包括第一模制层118a和位于第一模制层118a上的第二模制层118b。至少一个支撑层175’可以形成在第一模制层118a与第二模制层118b之间。
可以形成穿过模制层118和至少一个支撑层175’的多个孔H。在形成多个孔H的操作中，蚀刻停止层168可以用作停止蚀刻工艺的进展的停止器。多个孔H可以穿透蚀刻停止层168以暴露上导电图案160。多个孔H可以是将在其中形成下电极170的区域，并且可以以规则布置形成以在如图1中图示的平面上间隔开预定间隔。
参考图10，可以通过用导电材料填充多个孔H来形成下电极170’。下电极170’可以被形成为在多个孔H的下端部连接到上导电图案160。形成下电极170’可以包括在多个孔(H)内部和在多个孔(H)上形成导电材料层，并且对导电材料层执行平坦化工艺，例如，化学机械抛光(CMP)工艺。因此，下电极170’可以通过节点分离形成在彼此间隔开的多个图案中。
参考图11，可以在下电极170’上形成单独的掩模，并且可以使用掩模来去除至少一部分支撑层175’和模制层118。因此，可以形成支撑下电极170’的至少一个支撑层175。可以根据掩模的结构来使支撑层175图案化以具有包括多个开口的形状。支撑层175可以使相邻的下电极170彼此接触。可以相对于支撑层175选择性地去除模制层118。可以在蚀刻模制层118之后或在蚀刻模制层118的同时去除掩模。
参考图8和图12，可以使用区域选择性原子层沉积工艺来在支撑层175上形成第一阻挡层71(S20)。第一阻挡层71可以不沉积在下电极170上，而可以仅选择性地沉积在支撑层175的表面上。在第一阻挡层71的区域选择性原子层沉积期间，可以供应包括金属化合物和反应性气体(例如，H2O、H2O2、O2、O3、H2、NH3、N2等)的前体。根据示例实施例，可以一起供应能够抑制在下电极170的表面上的沉积的抑制剂。
在形成第一阻挡层71的同时，可以在蚀刻停止层168上选择性地沉积第二阻挡层72，例如，可以通过同一沉积工艺同时地形成第一阻挡层71和第二阻挡层72。第二阻挡层72也可以通过与第一阻挡层71相同的区域选择性沉积(ASD)方法选择性地沉积在蚀刻停止层168的表面上，而不沉积在下电极170上。
第一阻挡层71可以被形成为包括厚度随着第一阻挡层71接近下电极170的侧表面而减小或增加的部分。第二阻挡层72可以被形成为包括厚度随着第二阻挡层72接近下电极170的侧表面而减小或增加的部分。
参考图8和图13，可以在下电极170以及阻挡层71和72上形成电介质层180(S30)。电介质层180可以被形成为以共形厚度覆盖下电极170的表面以及阻挡层71和72的表面。下电极170’可以由包括导电层171和界面膜172的下电极170形成。在形成电介质层180期间或之前，可以通过使下电极170’从表面部分地氧化和/或执行掺杂工艺来形成界面膜172。
接下来，参考图3，可以在电介质层180上形成上电极190(S40)。因此，可以在下结构上形成包括下电极170、电介质层180、上电极190以及阻挡层71和72的电容器结构CAP，并且可以制造包括该电容器结构CAP的半导体器件100。
通过概括和回故，示例实施例提供了一种具有改进的电特性和可靠性的半导体器件。也就是说，如在上面阐述的，通过将阻挡层设置为沿着蚀刻停止层的表面和/或支撑层的与电容器结构的电介质层接触的表面纵长地延伸，可以提供一种具有改进的电特性和可靠性的半导体器件。
已经在本文中公开了示例实施例，并且尽管采用了特定术语，但是它们仅在通用和描述性意义上被使用和解释，而不用于限制的目的。在一些情况下，如将从提交本申请时起对本领域的普通技术人员而言清楚的，除非另外具体地指示，否则可以单独或结合连同其他实施例一起描述的特征、特性和/或元素使用连同特定实施例一起描述的特征、特性和/或元素。因此，本领域的技术人员将理解，在不背离如所附权利要求中阐述的本发明的精神和范围的情况下，可以做出形式和细节上的各种改变。

Claims (20)

1.一种半导体器件，所述半导体器件包括：
衬底；
多个下电极，所述多个下电极位于所述衬底上；
至少一个支撑层，所述至少一个支撑层与所述多个下电极接触，所述至少一个支撑层在与所述衬底的上表面平行的方向上延伸；
上电极，所述上电极位于所述多个下电极和所述至少一个支撑层上；
电介质层，所述电介质层位于所述多个下电极与所述上电极之间，以及位于所述至少一个支撑层与所述上电极之间；以及
阻挡层，所述阻挡层位于所述至少一个支撑层与所述电介质层之间，所述阻挡层包括带隙能大于所述至少一个支撑层的材料的带隙能的材料，并且
其中，所述电介质层与所述多个下电极接触并且通过所述阻挡层与所述至少一个支撑层间隔开。
2.根据权利要求1所述的半导体器件，其中，所述阻挡层沿着所述至少一个支撑层的表面延伸。
3.根据权利要求1所述的半导体器件，其中，所述阻挡层的厚度小于所述电介质层的厚度。
4.根据权利要求1所述的半导体器件，其中：
所述阻挡层包括以下至少一种：氧化铝、氧化锆、氧化镧、氧化铪、氧化钇、氧化铍、氧化镁、氧化硅、氧化铪硅、氧化锆硅或它们的组合，并且
所述至少一个支撑层包括以下至少一种：氮化硅、氮氧化硅、氮碳化硅或氮化硅硼。
5.根据权利要求1所述的半导体器件，其中，所述阻挡层包括带隙能为5.0eV或更大的材料。
6.根据权利要求1所述的半导体器件，其中，所述阻挡层包括带隙能为7.0eV或更大的材料。
7.根据权利要求1所述的半导体器件，其中，所述阻挡层包括厚度减小的部分，所述部分与所述多个下电极的侧表面相邻。
8.根据权利要求1所述的半导体器件，其中，所述阻挡层包括厚度增加的部分，所述部分与所述多个下电极的侧表面相邻。
9.根据权利要求1所述的半导体器件，其中：
所述多个下电极中的每一个下电极包括导电层和位于所述导电层与所述电介质层之间的界面膜，并且
所述界面膜从与所述阻挡层的边缘相邻的区域沿着所述导电层的侧表面垂直地延伸。
10.根据权利要求9所述的半导体器件，其中，所述界面膜包括：锡(Sn)、钼(Mo)、铌(Nb)、钽(Ta)、钛(Ti)、铟(In)、镍(Ni)、钴(Co)、钨(W)、钌(Ru)、锆(Zr)和铪(Hf)中的至少一种；以及氧(O)和氮(N)中的至少一种。
11.根据权利要求1所述的半导体器件，所述半导体器件还包括：
有源区域，所述有源区域位于所述衬底上；
字线，所述字线与所述有源区域相交；
位线，所述位线位于所述字线上；以及
接触结构，所述接触结构位于所述位线的侧表面上并且将所述有源区域的一部分电连接到所述多个下电极中的一个下电极。
12.一种半导体器件，所述半导体器件包括：
多个接触结构，所述多个接触结构位于衬底上；
蚀刻停止层，所述蚀刻停止层位于所述多个接触结构上；
多个下电极，所述多个下电极穿过所述蚀刻停止层，所述多个下电极分别连接到所述多个接触结构；
至少一个支撑层，所述至少一个支撑层与所述多个下电极接触并且在与所述衬底的上表面平行的方向上延伸；
上电极，所述上电极位于所述多个下电极和所述至少一个支撑层上；
电介质层，所述电介质层位于所述多个下电极与所述上电极之间，以及位于所述至少一个支撑层与所述上电极之间；
第一阻挡层，所述第一阻挡层位于所述至少一个支撑层与所述电介质层之间，所述第一阻挡层包括带隙能大于所述至少一个支撑层的材料的带隙能的材料；以及
第二阻挡层，所述第二阻挡层位于所述蚀刻停止层与所述电介质层之间，所述第二阻挡层包括带隙能大于所述至少一个支撑层的材料的带隙能的材料。
13.根据权利要求12所述的半导体器件，其中：
所述第一阻挡层与所述至少一个支撑层接触并且沿着所述至少一个支撑层的表面延伸，并且
所述第二阻挡层与所述蚀刻停止层接触并且沿着所述蚀刻停止层的表面延伸。
14.根据权利要求13所述的半导体器件，其中，所述电介质层沿着所述多个下电极的表面、所述第一阻挡层的表面和所述第二阻挡层的表面延伸。
15.根据权利要求12所述的半导体器件，其中，所述第一阻挡层和所述第二阻挡层中的至少一者不在所述多个下电极的表面与所述电介质层之间延伸。
16.根据权利要求12所述的半导体器件，其中：
所述第一阻挡层包括厚度随着所述第一阻挡层接近所述多个下电极的侧表面而减小的部分，并且
所述第二阻挡层包括厚度随着所述第二阻挡层接近所述多个下电极的侧表面而减小的部分。
17.根据权利要求12所述的半导体器件，其中，所述第一阻挡层和所述第二阻挡层中的每一者包括带隙能为7.0eV或更大的材料。
18.一种半导体器件，所述半导体器件包括：
衬底；
多个下电极，所述多个下电极位于所述衬底上，所述多个下电极中的每一个下电极包括导电层和沿着所述导电层的表面的至少一部分延伸的界面膜；
至少一个支撑层，所述至少一个支撑层与所述导电层的侧表面接触，所述至少一个支撑层在与所述衬底的上表面平行的方向上延伸；
上电极，所述上电极位于所述多个下电极和所述至少一个支撑层上；
电介质层，所述电介质层与所述界面膜接触，所述电介质层位于所述界面膜与所述上电极之间以及位于所述至少一个支撑层与所述上电极之间；以及
阻挡层，所述阻挡层位于所述至少一个支撑层与所述电介质层之间并且与所述至少一个支撑层和所述电介质层接触，所述阻挡层包括带隙能大于所述至少一个支撑层的材料的带隙能的材料。
19.根据权利要求18所述的半导体器件，其中：
所述阻挡层包括沿着所述至少一个支撑层的下表面延伸的第一部分和沿着所述至少一个支撑层的上表面延伸的第二部分，并且
所述电介质层包括沿着所述阻挡层的所述第一部分的下表面延伸的第一部分和沿着所述阻挡层的所述第二部分的上表面延伸的第二部分。
20.根据权利要求18所述的半导体器件，其中：
所述至少一个支撑层包括第一支撑层和位于所述第一支撑层上的第二支撑层，第一阻挡层位于所述第一支撑层与所述电介质层之间，并且
所述半导体器件还包括位于所述第二支撑层与所述电介质层之间的第二阻挡层，所述第二阻挡层包括带隙能大于所述第一支撑层的材料的带隙能的材料。
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