CN117133798A - 半导体器件及其制造方法 - Google Patents

半导体器件及其制造方法 Download PDF

Info

Publication number
CN117133798A
CN117133798A CN202310583713.4A CN202310583713A CN117133798A CN 117133798 A CN117133798 A CN 117133798A CN 202310583713 A CN202310583713 A CN 202310583713A CN 117133798 A CN117133798 A CN 117133798A
Authority
CN
China
Prior art keywords
layer
lead
semiconductor
semiconductor device
stress relaxation
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202310583713.4A
Other languages
English (en)
Inventor
小泽航大
中西翔
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Electronics Corp
Original Assignee
Renesas Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Electronics Corp filed Critical Renesas Electronics Corp
Publication of CN117133798A publication Critical patent/CN117133798A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/45—Ohmic electrodes
    • H01L29/456—Ohmic electrodes on silicon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H01L23/49562—Geometry of the lead-frame for devices being provided for in H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49503—Lead-frames or other flat leads characterised by the die pad
    • H01L23/49513—Lead-frames or other flat leads characterised by the die pad having bonding material between chip and die pad
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49517—Additional leads
    • H01L23/49524—Additional leads the additional leads being a tape carrier or flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49575—Assemblies of semiconductor devices on lead frames
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/27—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L24/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/33—Structure, shape, material or disposition of the layer connectors after the connecting process of a plurality of layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/83801—Soldering or alloying
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H01L29/7396—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
    • H01L29/7397—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions and a gate structure lying on a slanted or vertical surface or formed in a groove, e.g. trench gate IGBT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01023—Vanadium [V]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01028—Nickel [Ni]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1203—Rectifying Diode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1305—Bipolar Junction Transistor [BJT]
    • H01L2924/13055—Insulated gate bipolar transistor [IGBT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Die Bonding (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

本公开涉及一种半导体器件及其制造方法，其中半导体器件包括：引线、半导体衬底、在半导体衬底和引线之间提供的背面电极，以及被配置成连接背面电极和引线的焊料层。背面电极包括：在半导体衬底的背面上形成的硅化物层、在引线上形成的键合层、在键合层上形成的阻挡层，以及在硅化物层和阻挡层之间形成的应力缓和层。应力缓和层由包含铝作为主要组分的第一金属膜或包含金、银或铜作为主要组分的第二金属膜制成。

Description

半导体器件及其制造方法
相关申请的交叉引用
于2022年05月25日提交的日本专利申请号2022-085272的公开内容(包括说明书、附图和摘要)通过引用以其整体并入本文。
技术领域
本发明涉及半导体器件及其制造方法，并且例如涉及包含快恢复二极管的半导体器件及其制造方法。
背景技术
绝缘栅极双极晶体管(在下文中被称为IGBT)作为用于驱动逆变器和电机的功率器件正在普及。在由IGBT驱动逆变器和电机的应用中，二极管也被一起使用作为流过切换时出现的反向电流的路径。该二极管被称为续流二极管，并且一般采用快恢复二极管(在下文中被称为FRD)。续流二极管所要求的特性之一是高速和短反向恢复时间trr。由于切换时的导通损耗受恢复电流的影响很大，因此具有短反向恢复时间trr的FRD对减少损耗是有效的。因此，已经制备了其中将IGBT和FRD包含在封装中的半导体器件。
该半导体器件包括其中包含IGBT和FRD的密封体，并且包括用作外部端子的多个引线。引线在密封体内延伸，并且IGBT和FRD被安装在密封体中的被称为裸片垫的区域中。IGBT和FRD中的每个具有通过堆叠多个金属层形成的背面电极，并且背面电极和引线通过焊料层连接。
公开了以下列出的技术。
[专利文献1]日本未审查专利申请公开号2007-005368
专利文献1公开了IGBT芯片的背面电极的结构。
发明内容
本申请的发明人的研究表明，由于FRD的背面电极的结构，在对FRD施加反向偏置时，生成的泄漏电流增加。
在包含FRD的半导体器件中需要减少泄漏电流。
其它问题和新颖特征将从说明书和附图中的描述变得明显。
下面将简要描述本申请中公开的实施例中的一个通常实施例的概要。
根据一个实施例的半导体器件包括：引线、半导体衬底、在半导体衬底和引线之间提供的背面电极，以及被配置成连接背面电极和引线的焊料层。背面电极包括：在半导体衬底的背面上形成的硅化物层、在引线上形成的键合层、在键合层上形成的阻挡层，以及在硅化物层和阻挡层之间形成的应力缓和层。应力缓和层由包含铝作为主要组分的第一金属膜或包含金、银或铜作为主要组分的第二金属膜制成。
根据一个实施例的制造半导体器件的方法包括：制备具有主面和背面的半导体衬底，在背面上形成硅化物层，在硅化物层上形成应力缓和层，在应力缓和层上形成阻挡层，在阻挡层上形成键合层，以及将半导体衬底安装在引线上，并且利用焊料层连接引线和键合层。应力缓和层由包含铝作为主要组分的第一金属膜或包含金、银或铜作为主要组分的第二金属膜制成。
根据一个实施例，可以抑制半导体器件中泄漏电流的出现。
附图说明
图1是根据本实施例的半导体器件的截面图。
图2是根据本实施例的半导体器件的等效电路图。
图3是根据本实施例的半导体器件的示意图。
图4是根据本实施例的半导体器件的截面图。
图5是示出了根据本实施例的半导体器件的制造步骤的过程流程图。
图6是示出了根据本实施例的半导体器件的制造步骤的截面图。
图7是示出了接着图6的根据本实施例的半导体器件的制造步骤的截面图。
图8是示出了接着图7的根据本实施例的半导体器件的制造步骤的截面图。
图9是示出了根据本实施例的半导体器件的电特性的图。
图10是根据相关技术的半导体器件的截面图。
图11是示出了根据相关技术的半导体器件的制造步骤的过程流程图。
图12是示出了根据相关技术的半导体器件的电特性的图。
具体实施方式
在下面的描述中，为了方便起见，将在需要时以多个章节或实施例来描述本发明。然而，除非另有说明，否则这些章节或实施例并非彼此无关，并且一个章节或实施例涉及其他章节或实施例的全部或部分，作为其修改、细节或补充说明。
此外，在下面描述的实施例中，当提到元件的数目(包括件数、值、数量、范围等)时，元件的数目不限于特定数目，除非另有说明或除了该数目原则上明显限于特定数目的情况，并且大于或小于指定数目的数目也适用。
此外，在下面描述的实施例中，不用说，组件(包括元素步骤)并不总是必不可少的，除非另有说明或者除了组件在原则上明显必不可少的情况。
类似地，在下面描述的实施例中，当提到组件的形状、其位置关系等时，基本上近似和类似的形状等也被包括在其中，除非另有说明或者除了可预期它们在原则上明显被排除在外的情况。对于上述数值和范围也是如此。
此外，在用于描述实施例的全部附图中，相同构件由相同附图标记表示，并且将省略其重复说明。此外，即使在平面图中也使用影线以使附图容易察看。
此外，在以下实施例中，P型意指P导电类型，并且N型意指N导电类型。
<相关技术的描述>
本说明书中提及的相关技术不是公知技术，而是发明人发现的有问题并且作为本申请的发明的基础的技术。
图10是根据相关技术的半导体器件的截面图，图11是示出了根据相关技术的半导体器件的制造步骤的过程流程图，并且图12是示出了根据相关技术的半导体器件的电特性的图。根据相关技术的半导体器件SD0具有FRD，图10示出了FRD的截面图，图11示出了FRD的制造步骤的流程图，并且图12示出了FRD的电特性。
如图10中所示，用作FRD的半导体芯片CP0包括半导体衬底SB0和背面电极BS0。作为N型半导体区域的阴极区域CA在背面SB0b的一侧形成在由硅制成的半导体衬底SB0中，并且背面电极BS0形成在半导体衬底SB0的背面SB0b上。然后，半导体芯片CP0被安装在被称为引线LS的裸片垫DP的区域上，并且背面电极BS0和引线LS通过焊料层BP0连接。
背面电极BS0由堆叠在多个层中的金属膜配置，并且包括从半导体衬底SB0的一侧形成的硅化物层SC0、阻挡层BR0、键合层BL0和抗氧化层AOL0。键合层BL0是镍(Ni)层。焊料层BP0是无铅焊料层，由诸如锡(Sn)和铜(Cu)、锡(Sn)和银(Ag)、锡(Sn)、银和铜(Cu)等的合金制成，并且包含锡(Sn)作为主要组分(90％以上)。在将半导体芯片CP0电学和机械地连接到引线LS的“焊料安装”步骤中，焊料层BP0在高温下熔化，并且键合层BL0的镍(Ni)和焊料层BP0的锡(Sn)形成合金层(Ni-Sn)。
接下来，参考图11，将描述发明人发现的相关技术的问题。从“制备半导体衬底SB0”的步骤到“晶片测试”的步骤，在布置大量半导体芯片CP0的圆盘状的半导体晶片上执行每个步骤。半导体晶片中的多个半导体芯片CP0在“单片化”的步骤中被分成个体半导体芯片CP0。在“焊料安装”的步骤中，利用焊料层BP0将经单片化的半导体芯片CP0键合到引线LS。此外，在“密封”的步骤中，利用密封体将半导体芯片CP0和引线LS密封。然后，对密封的半导体芯片CP0(换句话说，FRD)执行“FT”。在“晶片测试”的步骤中，半导体晶片被真空吸附在测试装置的台上，并且通过向FRD施加预定值的反向偏置电压，来测量在半导体晶片中形成的FRD的泄漏电流。FT(最终测试)是可靠性测试，其中通过向FRD施加反向偏置电压来测量泄漏电流的行为。
作为“晶片测试”的结果，检测到大量由于其泄漏电流值高于要求值而被确定为缺陷产品的半导体芯片CP0。此外，当被确定为缺陷产品的半导体芯片CP0由另一种测试方法(比“晶片测试”弱的真空抽吸)测试时，其被确定为无缺陷产品。如上所述，发现本应当被确定为无缺陷产品的半导体芯片CP0被确定为缺陷产品。
在“FT”的步骤中，检测到大量未获得所需泄漏电流特性并且泄漏电流在低反向偏置电压下增加的半导体芯片CP0。为了分析“FT”步骤中的缺陷产品，在将半导体芯片CP0从密封体分离并且将附着到半导体芯片CP0的引线LS和焊料层BP0去除之后，测量半导体芯片CP(FRD)的反向偏置电压和泄漏电流。结果，发现焊料层BP0影响了泄漏电流。图12示出了相关技术中的FRD的反向偏置电压与泄漏电流之间的关系。在图12中，参考Ref.指示FRD所需的电特性，(1)指示样品在密封状态下的电特性，(2)指示通过在从密封体和引线LS分离的半导体芯片CP0上执行一次焊料层BP0的去除过程而获得的样品的电特性，并且(3)指示通过在从引线LS分离的半导体芯片CP0上执行两次焊料层BP0的去除过程而获得的样品的电特性。即，发现附着到半导体芯片CP0的焊料层BP0的量越小，越接近FRD所需的电特性。
根据本申请的发明人的研究，发现半导体衬底SB0上的应力由于压电效应引起了泄漏电流的增加。
在“晶片测试”的步骤中，由于半导体晶片被真空吸附到台，因此应力被施加到半导体衬底SB0。半导体晶片的膜厚为300μm以下，并且半导体晶片中出现“翘曲”。当具有“翘曲”的半导体晶片被真空吸附在平坦的台上时，由于在半导体晶片中局部产生应力，所以可以想到在该位置处布置的半导体芯片CP0的泄漏电流增加。
此外，在“焊料安装”的步骤中，焊料层BP0在高温(200℃或更高)下熔化，然后冷却(例如，至室温)以硬化焊料层BP0，并且因此可以想到，由于焊料层BP0的膨胀和收缩，在半导体芯片CP0中产生了应力。
因此，在本实施例中，通过在半导体芯片CP1(FRD)的背面电极BS1中提供应力缓和层，使半导体衬底SB1接收的应力缓和，并且减小半导体芯片CP1(FRD)的泄漏电流。
实施例
<半导体器件的结构>
图1是根据本实施例的半导体器件的截面图，图2是根据本实施例的半导体器件的等效电路图，图3是根据本实施例的半导体器件的示意图，并且图4是根据本实施例的半导体器件的截面图。根据本实施例的半导体器件SD包括IGBT和FRD。
如图1中所示，半导体器件SD被提供有半导体芯片CP1、CP2、包括裸片垫、集电极端子和发射极端子的引线LS，以及密封体MR。半导体芯片CP1是FRD，并且半导体芯片CP2是IGBT。半导体芯片CP1和CP2被安装在引线LS的裸片垫DP上。半导体芯片CP1通过焊料层BP1连接到裸片垫DP(引线LS)，半导体芯片CP2通过焊料层BP2连接到裸片垫DP(引线LS)，并且裸片垫DP连接到集电极端子CT(引线LS)。此外，半导体芯片CP1和CP2经由连接端子TR连接到发射极端子ET(引线LS)。半导体芯片CP1通过焊料层BP1连接到连接端子TR，并且半导体芯片CP2通过焊料层BP2连接到连接端子TR。由绝缘树脂(例如环氧树脂)制成的密封体MR覆盖半导体芯片CP1和CP2、焊料层BP1和BP2、连接端子TR、裸片垫DP、集电极端子CT和发射极端子ET。然而，引线LS的要成为集电极端子CT和发射极端子ET的部分突出到密封体MR的外部。此外，裸片垫DP的与其上安装有半导体芯片CP1和CP2的表面相对的表面从密封体MR暴露。裸片垫DP、引线LS和连接端子TR由铜板或铜箔形成，并且裸片垫DP的膜厚度比集电极端子CT的膜厚度大。尽管未被示出，但连接到半导体芯片CP2(IGBT)的栅极端子GT(见图3)被提供在密封体MR中，并且引线LS的要成为栅极端子GT的部分也突出到密封体MR外部。
如图2中所示，IGBT和FRD并联连接。IGBT具有集电极端子CT、发射极端子ET和栅极端子GT，并且FRD的阳极连接发射极端子ET，FRD的阴极连接集电极端子CT。
如图3中所示，用作FRD的半导体芯片CP1形成在半导体衬底SB1中，并且半导体衬底SB1具有主面SB1a和背面SB1b。作为P型半导体区域的阳极区域AN在主面SB1a的一侧被提供在半导体衬底SB1中，作为N型半导体区域的阴极区域CA在背面SB1b的一侧被提供在半导体衬底SB1中，并且作为N型半导体区域的漂移区域ND1被布置在阳极区域AN与阴极区域CA之间。
用作IGBT的半导体芯片CP2形成在半导体衬底SB2中，并且半导体衬底SB2具有主面SB2a和背面SB2b。在主面SB2a的一侧的半导体衬底SB2中，布置了作为N型半导体区域的发射极区域NE，并且布置了被布置成在平面图中围绕发射极区域NE的作为P型半导体区域的主体区域PB，并且作为N型半导体区域的漂移区域ND2被布置在主体区域PB下方。提供沟槽TG，沟槽TG从主面SB2a到背面SB2b贯穿发射极区域NE和主体区域PB并且到达漂移区域ND2，并且栅极电极GE经由栅极绝缘膜GF形成在沟槽TG中。作为P型半导体区域的集电极区域PC在背面SB2b的一侧被布置在半导体衬底SB2中，并且作为N型半导体区域的缓冲区域NS被布置在漂移区域ND2与集电极区域PC之间。
半导体芯片CP1(FRD)的阴极区域CA和半导体芯片CP2(IGBT)的集电极区域PC连接到集电极端子CT。此外，半导体芯片CP1(FRD)的阳极区域AN和半导体芯片CP2(IGBT)的发射极区域NE和主体区域PB连接到发射极端子ET。此外，栅极电极GE连接到栅极端子GT。
图4示出了利用焊料安装在引线LS的裸片垫DP上的半导体芯片CP1(FRD)和半导体芯片CP2(IGBT)。半导体芯片CP1包括半导体衬底SB1和在半导体衬底SB1的背面SB1b上形成的背面电极BS1，并且背面电极BS1通过焊料层BP1连接到引线LS。类似地，半导体芯片CP2包括半导体衬底SB2和在半导体衬底SB2的背面SB2b上形成的背面电极BS2，并且背面电极BS2通过焊料层BP2连接到引线LS。
背面电极BS1由依次形成在半导体衬底SB1的背面SB1b上的硅化物层SC1、应力缓和层SR1、阻挡层BR1、键合层BL1和抗氧化层AOL1配置。背面电极BS2由依次形成在半导体衬底SB2的背面SB2b上的应力缓和层SR2、阻挡层BR2、键合层BL2和抗氧化层AOL2配置。在背面电极BS2中未提供与背面电极BS1的硅化物层SC1对应的层，并且应力缓和层SR2与半导体衬底SB2的背面SB2b接触。当应力缓和层SR2由稍后描述的包含铝(Al)作为主要组分的金属膜制成时，由于作为P型半导体区域的集电极区域PC在背面SB2b的一侧被提供在半导体衬底SB2中，因此在应力缓和层SR2和半导体衬底SB2之间建立了欧姆接触，并且可以省略对应于硅化物层SC1的层。因此，可以简化半导体芯片CP2(IGBT)的制造步骤。由于构成背面电极BS2的应力缓和层SR2、阻挡层BR2、键合层BL2和抗氧化层AOL2，与构成背面电极BS1的应力缓和层SR1、阻挡层BR1、键合层BL1和抗氧化层AOL1相同，因此使用对背面电极BS1的描述作为对背面电极BS2的描述的代替。
在一些情况下，当提及背面电极BS1和BS2中的每个层时，从半导体衬底SB1和SB2的背面SB1b和SB2b到裸片垫DP(引线LS)的纸上的向下方向可以被表示为“上”。
硅化物层SC1是难熔金属(例如，镍(Ni)或钛(Ti))与硅(Si)的合金层，并且硅化物层SC1不仅形成在背面SB1b上，而且还从背面SB1b形成在半导体衬底SB1的内部(阴极区域CA)。通过形成硅化物层SC1，可以在背面电极BS1和阴极区域CA之间建立欧姆接触，阴极区域CA是在背面SB1b的一侧形成在半导体衬底SB1中的N型半导体区域。例如，硅化物层SC1具有20nm至400nm的膜厚度。
应力缓和层SR1形成在硅化物层SC1上。应力缓和层SR1是用于对从背面电极BS1的键合层BL1的一侧施加到半导体衬底SB1的应力进行缓和的层。因此，应力缓和层SR1优选被制造成比阻挡层BR1厚，并且其膜厚度被设置为400nm至1000nm。应力缓和层SR1是包含铝(Al)作为主要组分(90％以上)的金属膜，并且包含硅(Si)、铜(Cu)或者硅(Si)和铜(Cu)作为添加剂。例如，它由Al-Si(Si：0.5％-1％)、Al-Cu(Cu：0.5％-1％)或Al-Si-Cu(Si：0.5％-1％，Cu：0.5％-1％)制成。此外，包含金(Au)、银(Ag)或铜(Cu)作为主要组分的金属膜可以被用作应力缓和层SR1。
此外，应力缓和层SR1优选地由相对柔性的材料制成。应力缓和层SR1的维氏硬度低于阻挡层BR1或键合层BL1的维氏硬度。例如，当阻挡层BR1由钛(Ti)制成并且键合层BL1由镍(Ni)制成时，钛(Ti)的维氏硬度为0.97Gpa，并且镍(Ni)的维氏硬度为0.638Gpa。另一方面，构成应力缓和层SR1的金属膜各自具有0.167Gpa至0.4Gpa(包含铝(Al)作为主要组分的金属膜)、0.216Gpa(金(Au))、0.251Gpa(银(Ag))和0.369Gpa(铜(Cu))的维氏硬度。
此外，在硅化物层SC1的一侧上的应力缓和层中，形成有由硅化物层SC1中包含的难熔金属和应力缓和层SR1中包含的金属制成的合金层ALY1。通过半导体晶片的温度在形成应力缓和层SR1、阻挡层BR1、键合层BL1和抗氧化层AOL1的步骤中(通过溅射的金属膜的沉积过程)的增加，来形成合金层ALY1。通过形成合金层ALY1，硅化物层SC1和应力缓和层SR1之间的连接被强化，并且可以防止或减少硅化物层SC1与应力缓和层SR1之间的剥离。通过硅化物层SC1中包含的难熔金属扩散到应力缓和层SR1中，来形成合金层ALY1。例如，当硅化物层SC1由硅化镍(NiSi)制成，并且应力缓和层SR1由包含铝(Al)作为主要组分的金属膜制成时，合金层ALY1是镍-铝(Ni-Al)合金层。注意，合金层ALY1不限于膜或层，只要可以获得合金层ALY1的效果即可。合金层ALY1可以是形成在应力缓和层SR1的部分中并且与硅化物层SC1接触的合金簇。在未形成合金簇的区域中，应力缓和层SR1与硅化物层SC1接触。
阻挡层BR1形成在应力缓和层SR1上。提供阻挡层BR1，以防止构成半导体衬底SB1的硅(Si)扩散到键合层BL1中。阻挡层BR1的膜厚度为50nm至300nm，并且使用例如钛(Ti)、铬(Cr)或钼(Mo)作为阻挡层BR1。
键合层BL1形成在阻挡层BR1上。键合层BL1与焊料层BP1形成合金层，并且是用于确保引线LS和背面电极BS1的牢固连接的层。键合层BL1的膜厚度为200nm至1500nm，并且使用例如镍(Ni)作为键合层BL1。例如，键合层BL1优选地被制造成比阻挡层BR1厚。优选地，键合层BL1的下部被覆盖有焊料层BP1，并且键合层BL1的上部从焊料层BP1暴露。这是因为通过增加键合层BL1的厚度，可以使来自焊料层BP1的应力的起点远离半导体衬底SB1。
抗氧化层AOL1形成在键合层BL1上。抗氧化层AOL1是用于防止键合层BL1的表面(键合层BL1的面对引线LS的表面)被氧化的层。抗氧化层AOL1的膜厚度为100nm至2000nm。抗氧化层AOL1的膜厚度小于焊料层BP1的膜厚度。例如，使用金(Au)或银(Ag)作为抗氧化层AOL1。图4示出了一种状态，其中半导体芯片CP1通过焊料层BP1被安装在引线LS上。然而，在该状态下，抗氧化层AOL1扩散到焊料层BP1中，使得抗氧化层AOL1不保持为键合层BL1与引线LS之间的层。
焊料层BP1形成在抗氧化层AOL1或键合层BL1上，并且焊料层BP1将半导体芯片CP1连接到引线LS。焊料层BP1是无铅焊料层，由诸如锡(Sn)与铜(Cu)，锡(Sn)与银(Ag)，锡(Sn)、银(Ag)和铜(Cu)等的合金制成，并且包含锡(Sn)作为主要组分(90％以上)。焊料层BP1将半导体芯片CP1电学和机械地连接到引线LS，并且键合层BL1的镍(Ni)和焊料层BP1的锡(Sn)在焊料层BP1中形成合金层(Ni-Sn)。焊料层BP1的上端与键合层BL1接触。焊料层BP1的上端位于键合层BL1的上表面与键合层BL1的下表面之间。
注意，在根据本实施例的半导体器件SD中，尽管在背面电极BS1中提供了应力缓和层SR1，但可以确认，背面电极BS1对半导体衬底SB1施加的应力与根据相关技术的半导体器件SD0的情况相同。
<制造半导体器件的方法>
图5是示出根据本实施例的半导体器件的制造步骤的过程流程图。图6至图8是示出根据本实施例的半导体器件的制造步骤的截面图。从“制备半导体衬底SB1”的步骤到“晶片测试”的步骤，在布置大量半导体芯片CP1的圆盘状的半导体晶片上执行每个步骤。在“单片化”的步骤中，半导体晶片中的多个半导体芯片CP1被分成个体半导体芯片CP1。在“焊料安装”的步骤中，利用焊料层BP1，将经单片化的半导体芯片CP1键合到引线LS。此外，在“密封”的步骤中，利用密封体MR将半导体芯片CP1和引线LS密封。
在图5中所示的“制备半导体衬底SB1”的步骤中，制备半导体晶片，其中在半导体衬底SB1中制造的大量具有图3中所示的FRD的半导体芯片CP1被布置成矩阵。
接下来，在图5中所示的“难熔金属膜HM的形成”的步骤中，通过溅射在半导体衬底SB1的背面SB1b上沉积难熔金属膜HM，如图6中所示。作为N型半导体区域的阴极区域CA形成在半导体衬底SB1的背面SB1b中，并且难熔金属膜HM被形成为与阴极区域CA接触。难熔金属膜HM例如由镍(Ni)或钛(Ti)制成，并且具有10nm至100nm的膜厚度。
接下来，在图5中所示的“硅化物层SC1的形成”的步骤中，在半导体衬底SB1的背面SB1b上形成硅化物层SC1，如图7中所示。硅化物层SC1形成在半导体衬底SB1的背面SB1b上并且形成在半导体衬底SB1中(准确地，在阴极区域CA中)，并且具有20nm至400nm的膜厚度。通过对其上形成有难熔金属膜HM的半导体衬底SB1(换句话说，半导体晶片)执行热处理，来形成硅化物层SC1。硅化物层SC1由难熔金属与硅的化合物(诸如，硅化镍(NiSi)或硅化钛(TiSi))制成。
接下来，依次执行图5中所示的“应力缓和层SR1的形成”、“阻挡层BR1的形成”、“键合层BL1的形成”和“抗氧化层AOL1的形成”的步骤。如图8中所示，在硅化物层SC1上依次形成应力缓和层SR1、阻挡层BR1、键合层BL1和抗氧化层AOL1。使用提供有多个腔室的溅射装置，通过溅射方法连续执行每个步骤。在“阻挡层BR1的形成”、“键合层BL1的形成”和“抗氧化层AOL1的形成”的溅射过程期间，通过半导体晶片的温度的增加，来形成在上述应力缓和层SR1中形成的合金层ALY1。
接下来，在图5中所示的“晶片测试”的步骤中，将半导体晶片真空吸附在测试装置的台上，并且通过向FRD施加预定值的反向偏置电压来测量在半导体晶片中形成的FRD的泄漏电流。
接下来，在图5中所示的“单片化”的步骤中，对半导体晶片执行切割过程，以将半导体晶片分成个体半导体芯片CP1。
接下来，在图5中所示的“焊料安装”的步骤中，在“晶片测试”的步骤中被确定为无缺陷产品并且在“单片化”的步骤中被划分的半导体芯片CP1被安装在引线LS的裸片垫DP上，并且半导体芯片CP1通过焊料层BP1连接到引线LS，如图4中所示。例如，在将焊料层BP1施加在引线LS的裸片垫DP上之后，将半导体芯片CP1安装在焊料层BP1上，并且通过对焊料层BP1执行大约200℃至400℃下的热处理来使焊料层BP1熔化，然后通过冷却到室温来使焊料层BP1硬化。
接下来，在图5中所示的“密封”的步骤中，利用密封体MR将半导体芯片CP1和引线LS密封，如图1中所示。密封体MR由例如绝缘环氧树脂制成。
接下来，执行图5中所示的“FT”的步骤。在“FT”的步骤中，测量向利用密封体MR密封的FRD施加反向偏置时的泄漏电流。
注意，在图4中所示的半导体芯片CP2(IGBT)的制造步骤的过程流程中，依次执行除图5中所示的“难熔金属膜HM的形成”的步骤和“硅化物层SC1的形成”的步骤以外的过程。
<根据本实施例的半导体器件的特征>
由于根据本实施例的半导体器件SD在半导体芯片CP1的背面电极BS1中包括应力缓和层SR1，所以可以减小“晶片测试”的步骤中的泄漏电流，并且可以改进半导体器件SD的制造产量。由于在“晶片测试”的步骤中将半导体晶片真空吸附到测试装置的台上时在半导体晶片中产生的应力，被在背面电极BS1中提供的应力缓和层SR1缓和，所以泄漏电流减小。图9是示出根据本实施例的半导体器件的电特性的图。具体地，图9示出了FRD在“晶片测试”的步骤中的泄漏电流值的分布，即在一个半导体晶片上形成的大量半导体芯片CP1(FRD)的泄漏电流值的分布。图9中的(A)示出了根据本实施例的半导体器件SD的泄漏电流值的分布，并且图9中的(B)示出了根据相关技术的半导体器件SD0的泄漏电流值的分布。与根据相关技术的半导体器件SD0相比，明显的是，在根据本实施例的半导体器件SD中，泄漏电流值的变化减小并且在高斯分布的中心处的泄漏电流值降低。因此，不仅可以改进半导体器件SD的制造产量，而且可以改进半导体器件SD的性能。
由于根据本实施例的半导体器件SD在半导体芯片CP1的背面电极BS1中包括应力缓和层SR1，因此在密封的半导体芯片CP1的“FT”步骤中和半导体器件SD的实际使用中，可以减小泄漏电流，并且可以实现半导体器件SD的制造产量和性能的改进。利用焊料层BP1连接到引线LS的半导体芯片CP1接收来自焊料层BP1的应力，但是由于应力缓和层SR1可以缓和应力，并且可以缓和由半导体衬底SB1接收的应力，因此可以减小泄漏电流。
根据本实施例的半导体器件SD包括在硅化物层SC1和阻挡层BR1之间的应力缓和层SR1。即，由于应力缓和层SR1被布置在尽可能远离焊料层BP1的位置处，所以与应力缓和层SR1被提供在阻挡层BR1和键合层BL1之间的情况相比，可以改善可靠性。当应力缓和层SR1被提供在阻挡层BR1和键合层BL1之间时，由于焊料层BP1的膜厚度的变化，存在焊料层BP1覆盖应力缓和层SR1的侧壁的风险。在该情况下，应力缓和层SR1的应力缓和效果减少。
在根据本实施例的半导体器件SD中，在用作FRD的半导体芯片CP1中，应力缓和层SR1经由硅化物层SC1形成在半导体衬底SB1的背面SB1b上，而在用作IGBT的半导体芯片CP2中，应力缓和层SR2直接形成在半导体衬底SB2的背面SB2b上。因此，可以减少包括半导体芯片CP1(FRD)和半导体芯片CP2(IGBT)的半导体器件SD的制造步骤，以便可以减少制造成本并且可以改进制造产量。
<修改>
第一修改涉及图4、图6和图7。将描述以下情况作为示例：其中在图4中，硅化物层SC1是硅化镍(NiSi)层，应力缓和层SR1是铝硅(AlSi)层，并且硅化镍(NiSi)层包含钒(V)作为添加剂。硅化镍(NiSi)层中包含的钒(V)在硅化镍(NiSi)层和铝硅(AlSi)层之间的界面处偏析。由于具有大扩散系数的镍(Ni)扩散到铝硅(AlSi)层中，所以在硅化镍(NiSi)层中产生空位，并且铝(Al)扩散到其中。然而，由于具有小扩散系数的钒(V)在硅化镍(NiSi)层和铝硅(AlSi)层之间的界面处偏析，所以可以防止铝(Al)的扩散。如果铝(Al)扩散到半导体衬底SB1中，则出现被称为尖峰的局部相互扩散并且引起泄漏电流，但是在本修改中可以防止泄漏电流的出现。
具体地，在图5中的“难熔金属膜HM的形成”的步骤中，在半导体衬底SB1的背面SB1b上形成添加了钒(V)(大约7％)的镍(Ni)膜，如图6中所示。接下来，通过执行图5中的“硅化物层SC1的形成”的步骤，钒(V)可以在硅化物层SC1与应力缓和层SR1之间的界面处偏析，如图7中所示。
此外，还可以在键合层BL1中包含钒(V)作为添加剂。键合层BL1中的钒(V)可以防止阻挡层BR1(例如，钛(Ti))扩散到键合层BL1中。如果钛(Ti)向键合层BL1的扩散进行，则键合层BL1与焊料层BP1之间的键合性劣化的风险增加。因此，通过向键合层BL1添加钒(V)，可以改善键合层BL1与焊料层BP1之间的粘附性。
已经基于实施例具体描述了由本申请的发明人做出的发明，但不用说，本发明不限于上述实施例，并且可以在不脱离本发明的要旨的范围内，进行各种修改。
此外，下面将对上述实施例中描述的内容的一部分进行描述。
[附录1]
一种制造半导体器件的方法，该方法包括：(a)制备具有主面和背面的晶片形状的半导体衬底，在该衬底中制造FRD；(b)在背面上形成应力缓和层；(c)在应力缓和层上形成阻挡层；(d)在阻挡层上形成键合层；以及(e)在将半导体衬底真空吸附在测试装置的台上时，测试FRD，其中应力缓和层由包含铝作为主要组分的第一金属膜或包含金、银或铜作为主要组分的第二金属膜制成。
[附录2]
一种制造半导体器件的方法，该方法包括：(a)制备具有主面和背面的晶片形状的半导体衬底，在半导体衬底中布置大量用作FRD的半导体芯片；(b)在背面上形成应力缓和层；(c)在应力缓和层上形成阻挡层；(d)在阻挡层上形成键合层；(e)将晶片形状的半导体衬底单片化成多个半导体芯片；(f)将半导体芯片安装在引线上，并且利用焊料层连接引线和键合层；以及(g)在步骤(f)之后测试FRD，其中应力缓和层由包含铝作为主要组分的第一金属膜或包含金、银或铜作为主要组分的第二金属膜制成。

Claims (15)

1.一种半导体器件，包括：
引线；
半导体衬底，被安装在所述引线上，并且具有主面和背面；
背面电极，被提供在所述半导体衬底的所述背面与所述引线之间；以及
焊料层，被配置成连接所述背面电极和所述引线，
其中所述背面电极包括：
硅化物层，形成在所述半导体衬底的所述背面上；
键合层，形成在所述引线上；
阻挡层，形成在所述键合层上；以及
应力缓和层，形成在所述硅化物层与所述阻挡层之间，其中所述焊料层连接所述引线和所述键合层，并且
其中所述应力缓和层由包含铝作为主要组分的第一金属膜或包含金、银或铜作为主要组分的第二金属膜制成。
2.根据权利要求1所述的半导体器件，
其中所述第一金属膜包含硅、铜、或硅和铜作为添加剂。
3.根据权利要求1所述的半导体器件，
其中所述应力缓和层的维氏硬度低于所述阻挡层或所述键合层中任一层的维氏硬度。
4.根据权利要求1所述的半导体器件，
其中所述硅化物层包含难熔金属。
5.根据权利要求4所述的半导体器件，
其中所述第一金属膜或所述第二金属膜与所述难熔金属的合金层形成在所述应力缓和层中。
6.根据权利要求4所述的半导体器件，
其中所述硅化物层包含钒。
7.根据权利要求1所述的半导体器件，
其中所述阻挡层由钛、铬或钼的第三金属膜制成。
8.根据权利要求1所述的半导体器件，
其中所述键合层由镍制成。
9.根据权利要求1所述的半导体器件，
其中快恢复二极管形成在所述半导体衬底中，所述快恢复二极管包括：形成在所述主面的一侧上的P导电类型的阳极区域、形成在所述背面的一侧上的N导电类型的阴极区域，以及形成在所述阳极区域与所述阴极区域之间的N导电类型的漂移区域。
10.一种半导体器件，包括：
引线；
第一半导体衬底，被安装在所述引线的第一区域上，具有第一主面和第一背面，并且在所述第一背面的一侧上具有N导电类型的第一半导体区域；
第二半导体衬底，被安装在所述引线的不同于所述第一区域的第二区域上，具有第二主面和第二背面，并且在所述第二背面的一侧上具有P导电类型的第二半导体区域；
第一背面电极，被提供在所述第一半导体衬底的所述第一背面与所述引线之间；
第二背面电极，被提供在所述第二半导体衬底的所述第二背面与所述引线之间；
第一焊料层，被配置成连接所述第一背面电极和所述引线；以及
第二焊料层，被配置成连接所述第二背面电极和所述引线，
其中所述第一背面电极包括：
第一键合层，形成在所述引线上；
第一阻挡层，形成在所述第一键合层上；
第一应力缓和层，形成在所述第一阻挡层上；以及
硅化物层，形成在所述第一应力缓和层与所述第一半导体区域之间，被配置成连接所述第一应力缓和层和所述第一半导体区域，并且所述硅化物层由难熔金属制成，
其中所述第二背面电极包括：
第二键合层，形成在所述引线上；
第二阻挡层，形成在所述第二键合层上；以及
第二应力缓和层，形成在所述第二阻挡层与所述第二半导体区域之间，并且被配置成连接所述第二阻挡层和所述第二半导体区域，
其中所述第一焊料层连接所述引线和所述第一键合层，
其中所述第二焊料层连接所述引线和所述第二键合层，并且
其中所述第一应力缓和层和所述第二应力缓和层各自由包含铝作为主要组分的金属膜制成。
11.一种制造半导体器件的方法，所述方法包括：
(a)制备具有主面和背面的半导体衬底；
(b)在所述背面上形成硅化物层；
(c)在所述硅化物层上形成应力缓和层；
(d)在所述应力缓和层上形成阻挡层；
(e)在所述阻挡层上形成键合层；以及
(f)将所述半导体衬底安装在引线上，并且利用焊料层连接所述引线和所述键合层，
其中所述应力缓和层由包含铝作为主要组分的第一金属膜或包含金、银或铜作为主要组分的第二金属膜制成。
12.根据权利要求11所述的方法，
其中所述第一金属膜包含硅、铜、或硅和铜作为添加剂。
13.根据权利要求11所述的方法，
其中所述(c)包括：
(c1)在所述半导体衬底的所述背面上形成难熔金属膜；以及
(c2)对所述半导体衬底执行热处理以在所述背面上形成所述硅化物层。
14.根据权利要求13所述的方法，
其中所述硅化物层包含钒。
15.根据权利要求11所述的方法，包括：
在所述(e)和所述(f)之间，
(g)在所述键合层上形成由金或银制成的抗氧化层。
CN202310583713.4A 2022-05-25 2023-05-23 半导体器件及其制造方法 Pending CN117133798A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2022-085272 2022-05-25
JP2022085272A JP2023173191A (ja) 2022-05-25 2022-05-25 半導体装置およびその製造方法

Publications (1)

Publication Number Publication Date
CN117133798A true CN117133798A (zh) 2023-11-28

Family

ID=88697261

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202310583713.4A Pending CN117133798A (zh) 2022-05-25 2023-05-23 半导体器件及其制造方法

Country Status (4)

Country Link
US (1) US20230387064A1 (zh)
JP (1) JP2023173191A (zh)
CN (1) CN117133798A (zh)
DE (1) DE102023113753A1 (zh)

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007005368A (ja) 2005-06-21 2007-01-11 Renesas Technology Corp 半導体装置の製造方法
JP2022085272A (ja) 2020-11-27 2022-06-08 日産自動車株式会社 車両支援方法及び車両支援装置

Also Published As

Publication number Publication date
DE102023113753A1 (de) 2023-11-30
JP2023173191A (ja) 2023-12-07
US20230387064A1 (en) 2023-11-30

Similar Documents

Publication Publication Date Title
US7468318B2 (en) Method for manufacturing mold type semiconductor device
JP5983889B2 (ja) 半導体装置の製造方法
WO2003107422A1 (ja) 半導体デバイス及びその製造方法
US20070025684A1 (en) Connection Structure Semiconductor Chip and Electronic Component Including the Connection Structure and Methods for Producing the Connection Structure
JPH08181392A (ja) 電気素子の接合材料および接合方法
JP6102598B2 (ja) パワーモジュール
US20070215980A1 (en) Vertical Semiconductor Power Switch, Electronic Component and Methods of Producing the Same
JP2008227286A (ja) 半導体装置およびその製造方法
US20140151717A1 (en) Packaged Vertical Power Device Comprising Compressive Stress and Method of Making a Packaged Vertical Power Device
CN206639796U (zh) 半导体器件
US20060270194A1 (en) Semiconductor package and method for forming the same
US11615963B2 (en) Electronic device, electronic module and methods for fabricating the same
JP3831846B2 (ja) 半導体装置の製造方法
JPH06252091A (ja) 半導体装置およびその製造方法
CN117133798A (zh) 半导体器件及其制造方法
US20190189584A1 (en) Semiconductor device and method for manufacturing the same
JP2019145667A (ja) 半導体装置および半導体装置の製造方法
US9741805B2 (en) Semiconductor device and method for manufacturing the semiconductor device
US20130221514A1 (en) Semiconductor device and fabrication method for the same
CN113140537A (zh) 功率半导体器件和用于制造功率半导体器件的方法
US20140077388A1 (en) Semiconductor device and method of manufacturing the same
US11978780B2 (en) Semiconductor device and electrical contact
US11688670B2 (en) Semiconductor package and method for fabricating a semiconductor package
JP7452040B2 (ja) 半導体装置および半導体装置の製造方法
CN117894836B (zh) 顶部具有热传递器件的高电子迁移率晶体管及其封装方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication