CN117049467A - 半导体器件、制备方法及微机电系统mems - Google Patents
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Abstract
本申请公开一种半导体器件、制备方法及微机电系统MEMS，涉及半导体技术领域，能够平衡半导体层的杂质掺杂浓度和材料强度的需求，可以保证半导体结构的电学性能和机械强度。半导体器件，包括：衬底；半导体层，设置于衬底的一侧，所述半导体层包括至少一层非掺杂半导体薄膜层和至少两层掺杂半导体薄膜层，所述非掺杂半导体薄膜层设置于至少两层所述掺杂半导体薄膜层之间；电极，设置于所述衬底与所述半导体层之间，和/或，设置于所述半导体层远离所述衬底的一侧。
Description
技术领域
本申请涉及半导体领域，尤其涉及一种半导体器件、制备方法及微机电系统MEMS。
背景技术
目前，在半导体领域经常用到多晶硅薄膜作为半导体层，尤其是在MEMS(微机电系统)领域，多晶硅薄膜经常会作为一种功能性或者结构性薄膜来实现振动或者电传导的功能。多晶硅材料表现为典型的半导体材料特性，可以通过对多晶硅材料进行掺杂实现其导电特性。
然而，通常为减少掺杂对于多晶硅材料的生长缺陷的影响，降低掺杂气体的流量从而降低掺杂元素的浓度，会导致气体流量精度变差，导致掺杂浓度与设计值有较大的偏差，不能得到想要的目标多晶硅结构薄膜。另外，离子注入是将具有一定能量的离子直接注入到非掺杂多晶硅薄膜中，而具有能量的离子会破坏原有的非掺杂多晶硅薄膜的晶格结构，会对其造成一定的损伤，虽然后续的退火工艺可以消除一部分的晶格损伤，但是对于多晶硅材料的强度会有一定的影响。
发明内容
本申请实施例提供一种半导体器件、制备方法及微机电系统MEMS，能够平衡半导体层的杂质掺杂浓度和材料强度的需求，可以保证半导体结构的电学性能和机械强度。
本申请实施例的第一方面，提供一种半导体器件，包括：
衬底；
半导体层，设置于衬底的一侧，所述半导体层包括至少一层非掺杂半导体薄膜层和至少两层掺杂半导体薄膜层，所述非掺杂半导体薄膜层设置于至少两层所述掺杂半导体薄膜层之间；
电极，设置于所述衬底与所述半导体层之间，和/或，设置于所述半导体层远离所述衬底的一侧。
在一些实施方式中，所述非掺杂半导体薄膜层的厚度大于所述掺杂半导体薄膜层的厚度。
在一些实施方式中，所述半导体层包括第一掺杂半导体薄膜层、非掺杂半导体薄膜层和第二掺杂半导体薄膜层，所述非掺杂半导体薄膜层设置于所述第一掺杂半导体薄膜层与所述第二掺杂半导体薄膜层之间，所述第一掺杂半导体薄膜层设置于所述非掺杂半导体薄膜层与所述衬底之间；
所述电极包括第一电极和第二电极，所述第一电极与所述半导体层之间设置有绝缘层，所述第二电极与所述半导体层电连接；
在所述第一电极设置于所述半导体层远离所述衬底的一侧的情况下，所述第二掺杂半导体薄膜层的厚度大于所述第一掺杂半导体薄膜层的厚度；
在所述第一电极设置于所述衬底与所述半导体层之间的情况下，所述第二掺杂半导体薄膜层的厚度小于或等于所述第一掺杂半导体薄膜层的厚度；
和/或，
所述非掺杂半导体薄膜层的厚度范围为0.4μm至0.6μm；和/或，
所述掺杂半导体薄膜层的厚度范围为0.2μm至0.3μm；和/或，
所述半导体层的厚度范围为1μm。
在一些实施方式中，所述掺杂半导体薄膜层包括杂质粒子和多晶硅薄膜；
所述非掺杂半导体薄膜层包括多晶硅薄膜。
在一些实施方式中，至少两层所述掺杂半导体薄膜层的所述杂质粒子的掺杂浓度相同。
在一些实施方式中，所述掺杂半导体薄膜层和/或所述非掺杂半导体薄膜层是通过化学气相沉积制备得到的；和/或，
所述杂质粒子包括硼或磷；和/或，
所述衬底包括硅晶片。
本申请实施例的第二方面，提供一种半导体器件的制备方法，包括：
在衬底的一侧分别设置半导体层和电极，其中，所述电极设置于所述衬底与所述半导体层之间，和/或，所述电极设置于所述半导体层远离所述衬底的一侧；
所述设置所述半导体层，包括：
在所述衬底的一侧设置至少一层掺杂半导体薄膜层；
在至少一层所述掺杂半导体薄膜层远离所述衬底的一侧设置至少一层非掺杂半导体薄膜层；
在至少一层所述非掺杂半导体薄膜层远离所述衬底的一侧设置至少一层掺杂半导体薄膜层。
在一些实施方式中，设置所述掺杂半导体薄膜层包括：
向低压化学气相沉积成膜腔室通入硅烷和杂质粒子化合物，以生长所述掺杂半导体薄膜层，其中，成膜工艺温度大于580℃；
或，
向等离子增强化学气相沉积成膜腔室通入硅烷和杂质粒子化合物，以生长所述掺杂半导体薄膜层，其中，成膜工艺温度小于580℃；
对制备完成的所述掺杂半导体薄膜层进行热退火。
在一些实施方式中，所述杂质粒子化合物在化学气相沉积成膜腔室中通入气体总量的体积占比大于或等于1％。
本申请实施例的第三方面，提供一种微机电系统MEMS，包括：
如第一方面所述的半导体器件。
本申请实施例提供的半导体器件，通过设置半导体层包括至少一层非掺杂半导体薄膜层和至少两层掺杂半导体薄膜层，非掺杂半导体薄膜层设置于至少两层掺杂半导体薄膜层之间，非掺杂半导体薄膜层内未掺杂杂质元素，掺杂半导体薄膜层内掺杂有杂质元素。由于非掺杂半导体薄膜层中未掺杂杂质，则不存在或具有极少的缺陷，机械强度较大。掺杂半导体薄膜层中由于杂质的掺杂，存在微观结构缺陷，机械强度较弱。则将机械强度较强的非掺杂半导体薄膜层设置在机械强度较弱的至少两层掺杂半导体薄膜层之间，至少两层掺杂半导体薄膜层的设置，无需采用降低掺杂材料流量掺杂半导体薄膜层，可以保证掺杂浓度的精度和均匀性，进而可以保证半导体层的掺杂带来的电学性能；非掺杂半导体薄膜层设置在半导体层中间还可以保证半导体层具有一定的机械强度，以抗击外界的冲击和机械应力的缓冲，避免半导体层的机械损伤风险。
附图说明
图1为本申请实施例提供的一种半导体器件的示意性结构图；
图2为本申请实施例提供的另一种半导体器件的示意性结构图；
图3为本申请实施例提供的又一种半导体器件的示意性结构图；
图4为本申请实施例提供的一种半导体层的示意性结构图；
图5为本申请实施例提供的一种半导体层的制备方法示意性工艺流程图；
图6为本申请实施例提供的一种微机电系统MEMS的示意性结构框图。
具体实施方式
为了更好的理解本说明书实施例提供的技术方案，下面通过附图以及具体实施例对本说明书实施例的技术方案做详细的说明，应当理解本说明书实施例以及实施例中的具体特征是对本说明书实施例技术方案的详细的说明，而不是对本说明书技术方案的限定，在不冲突的情况下，本说明书实施例以及实施例中的技术特征可以相互组合。
在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。术语“两个以上”包括两个或大于两个的情况。
目前，在半导体领域经常用到多晶硅薄膜作为半导体层，尤其是在MEMS领域，多晶硅薄膜经常会作为一种功能性或者结构性薄膜来实现振动或者电传导的功能。多晶硅材料表现为典型的半导体材料特性，可以通过对多晶硅材料进行掺杂实现其导电特性。然而，通常为减少掺杂对于多晶硅材料的生长缺陷的影响，降低掺杂气体的流量从而降低掺杂元素的浓度，会导致气体流量精度变差，导致掺杂浓度与设计值有较大的偏差，不能得到想要的目标多晶硅结构薄膜。另外，离子注入是将具有一定能量的离子直接注入到非掺杂多晶硅薄膜中，而具有能量的离子会破坏原有的非掺杂多晶硅薄膜的晶格结构，会对其造成一定的损伤，虽然后续的退火工艺可以消除一部分的晶格损伤，但是对于多晶硅材料的强度会有一定的影响。
有鉴于此，本申请实施例提供一种半导体器件、制备方法及微机电系统MEMS，能够平衡半导体结构的杂质掺杂浓度和材料强度的需求，可以保证半导体层的电学性能和机械强度。
本申请实施例的第一方面，提供一种半导体器件，图1为本申请实施例提供的一种半导体器件的示意性结构图。如图1所示，半导体器件包括：衬底100、半导体层200和电极300；半导体层200设置于衬底100的一侧，半导体层200包括至少一层非掺杂半导体薄膜层210和至少两层掺杂半导体薄膜层220，非掺杂半导体薄膜层210设置于至少两层掺杂半导体薄膜层220之间。非掺杂半导体薄膜层210内未掺杂杂质元素，掺杂半导体薄膜层220内掺杂有杂质元素。部分电极300设置于衬底100与半导体层200之间，部分电极300设置在半导体层200远离衬底层100的一侧。部分电极300与半导体层200电连接，部分电极300与半导体层200之间设置有绝缘层500。电极300可以电连接信号引线400。
需要说明的是，针对多晶硅薄膜强度和导电性的双重要求，一种方法是生长多晶硅过程中采用原位掺杂的方式，将磷或者硼掺杂到多晶硅中，形成原位掺杂的多晶硅，为了最大的减少掺杂元素给生长的多晶硅薄膜带来的缺陷，通常会降低掺杂浓度，以磷掺杂为例，通常对多晶硅的磷掺杂，是在生长过程中通入磷烷PH3气体，而磷烷在高温下裂解出磷掺入到多晶硅中，要想获得较低的磷掺杂浓度，就需要通入很低的磷烷气体流量，由于受制于多晶硅制备的流量控制精度，通常磷烷气体流量占比在0.5％及以下的时候，流量精度就会变差，导致掺杂浓度与设计值有偏差，为降低掺杂元素引起的缺陷对半导体材料的强度影响，降低掺杂半导体层成膜的杂质流量占比，会引起掺杂浓度的精度下降，最终影响半导体层的电学性能。
针对多晶硅薄膜高强度和高导电性的要求，还有一种方法是首先生长非掺杂的多晶硅薄膜，非掺杂的多晶硅薄膜具有较高的强度，随后采用离子注入的方式将将掺杂元素，例如磷或者硼，掺杂到多晶硅材料内部使其具有导电特性。
离子注入的方式将掺杂元素掺到多晶硅材料内部，而具有能量的离子会破坏原有的非掺杂多晶硅薄膜的晶格结构，会对其造成一定的损伤，虽然后续的退火工艺可以消除一部分的晶格损伤，但是对于多晶硅材料的强度会有一定的影响，该方法制备的掺杂多晶硅薄膜在结构强度上仍然低于未掺杂的多晶硅。
针对上述问题，本申请实施例提供的半导体器件，通过设置半导体层200包括至少一层非掺杂半导体薄膜层210和至少两层掺杂半导体薄膜层220，非掺杂半导体薄膜层210设置于至少两层掺杂半导体薄膜层220之间，非掺杂半导体薄膜层210内未掺杂杂质元素，掺杂半导体薄膜层220内掺杂有杂质元素。由于非掺杂半导体薄膜层210中未掺杂杂质，则不存在或具有极少的缺陷，机械强度较大。掺杂半导体薄膜层220中由于杂质的掺杂，存在微观结构缺陷，机械强度较弱。则将机械强度较强的非掺杂半导体薄膜层210设置在机械强度较弱的至少两层掺杂半导体薄膜层220之间，至少两层掺杂半导体薄膜层220的设置，无需采用降低掺杂材料流量掺杂半导体薄膜层220，可以保证掺杂浓度的精度和均匀性，进而可以保证半导体层200的掺杂带来的电学性能；非掺杂半导体薄膜层210设置在半导体层200中间还可以保证半导体层200具有一定的机械强度，以抗击外界的冲击和机械应力的缓冲，避免半导体层200的机械损伤风险。
示例性的，图2为本申请实施例提供的另一种半导体器件的示意性结构图。如图2所示，电极300包括第一电极310和第二电极320，第一电极310与半导体层200之间设置有绝缘层500，第二电极320与半导体层200电连接。第一电极310和第二电极320分别设置在半导体层200的相对的两侧。示例性的。第一电极310可以作为薄膜晶体管的栅极，第二电极320可以作为薄膜晶体管的源极和漏极。示例性的，本申请实施例提供的半导体器件可以是薄膜晶体管，图1和图2所示的半导体器件的结构设置以及结构连接关系只是示意性的，不作为本申请的具体限定。
示例性的，图3为本申请实施例提供的又一种半导体器件的示意性结构图。如图3所示，第一电极310和第二电极320设置于半导体层200的同一侧。示例性的，第一电极310与第二电极320可以同层设置，可以减少工艺制程。
参考图3，半导体层200包括第一掺杂半导体薄膜层201、第一非掺杂半导体薄膜层202和第二掺杂半导体薄膜层203，第一非掺杂半导体薄膜层202设置于第一掺杂半导体薄膜层201与第二掺杂半导体薄膜层203之间，第一掺杂半导体薄膜层201设置于第一非掺杂半导体薄膜层202与衬底100之间。
示例性的，图4为本申请实施例提供的一种半导体层的示意性结构图。如图4所示，非掺杂半导体薄膜层210和掺杂半导体薄膜层220交替设置，且在半导体层200的两侧设置的是掺杂半导体薄膜层220。需要说明的是，图4所示的半导体层200的结构只是示意性的，掺杂半导体薄膜层220的层数以及非掺杂半导体薄膜层210的层数还可以是其他数量，本申请实施例不作具体限定。
在一些实施方式中，非掺杂半导体薄膜层210的厚度大于掺杂半导体薄膜层220的厚度。非掺杂半导体薄膜层210的刚性要高于掺杂半导体薄膜层220，非掺杂半导体薄膜层210由于没有掺杂元素带来的缺陷具有较好的机械强度，能够实现很好的振动薄膜，掺杂半导体薄膜层220可用于实现半导体层200的导电性能。
示例性的，参考图3，第一电极310设置于半导体层200远离衬底100的一侧，第二掺杂半导体薄膜层203的厚度大于第一掺杂半导体薄膜层201的厚度；厚度越厚导电的载流子数量较多，具有较好的导电性能。
示例性的，第一电极310设置于衬底100与半导体层200之间，第二掺杂半导体薄膜层203的厚度小于第一掺杂半导体薄膜层201的厚度；或者，第二掺杂半导体薄膜层203的厚度等于第一掺杂半导体薄膜层201的厚度。
示例性的，非掺杂半导体薄膜层210的厚度范围为0.4μm至0.6μm，例如可以是0.5μm、0.45μm或0.55μm。掺杂半导体薄膜层220的厚度范围为0.2μm至0.3μm，例如可以是0.25μm。半导体层200的厚度范围为1μm。
在一些实施方式中，掺杂半导体薄膜层220包括杂质粒子和多晶硅薄膜；非掺杂半导体薄膜层210包括多晶硅薄膜。杂质粒子可以包括硼或磷。
在一些实施方式中，至少两层掺杂半导体薄膜层220的杂质粒子的掺杂浓度相同。半导体层200两侧的掺杂半导体薄膜层220的杂质掺杂浓度相同，则电学性能一致，由于保证半导体层200的电学性能的一致性。
示例性的，非掺杂半导体薄膜层210和/或掺杂半导体薄膜层220是通过化学气相沉积制备得到的，例如可以是低压化学气相沉积或等离子增强化学气相沉积，主反应气体可以包括硅烷，掺杂气体可以包括磷烷和硼烷等。衬底100包括硅晶片。等离子增强化学气相沉积的腔室反应温度通常低于580℃，则成膜完成后需要进行热退火工艺来将非晶硅转化为多晶硅并适量修复杂质缺陷晶格。低压化学气相沉积的反应腔室温度通常大于580℃，则可以直接成膜多晶硅薄膜。
本申请实施例提供的半导体器件，通过设置非掺杂半导体薄膜层210设置在至少两层掺杂半导体薄膜层220之间形成的半导体层200，既可以具有非掺杂多晶硅的高强度，又具有掺杂多晶硅的导电特性。使得半导体层200可以应用在很多MEMS器件结构中，如麦克风，扬声器等。
本申请实施例的第二方面，提供一种半导体器件的制备方法，包括：
在衬底的一侧分别设置半导体层和电极，其中，电极设置于衬底与半导体层之间，和/或，所述电极设置于半导体层远离衬底的一侧。
示例性的，衬底可以包括半导体晶片，可以是单晶硅晶片，晶片可以是单面抛光或者是双面抛光。
设置所述半导体层，包括：
在衬底的一侧设置至少一层掺杂半导体薄膜层；
在至少一层掺杂半导体薄膜层远离衬底的一侧设置至少一层非掺杂半导体薄膜层；
在至少一层非掺杂半导体薄膜层远离衬底的一侧设置至少一层掺杂多导体薄膜层。
示例性的，图5为本申请实施例提供的一种半导体层的制备方法示意性工艺流程图。如图5所示，设置半导体层，包括：
S601:在衬底100的一侧设置至少第一掺杂半导体薄膜层201。
步骤S601可以包括：
向低压化学气相沉积成膜腔室通入硅烷和杂质粒子化合物，以生长第一掺杂半导体薄膜层201，其中，成膜工艺温度大于580℃。示例性的，杂质粒子化合物在化学气相沉积成膜腔室中通入气体总量的体积占比大于或等于1％。
步骤S601可以包括：
向等离子增强化学气相沉积成膜腔室通入硅烷和杂质粒子化合物，以第一掺杂半导体薄膜层201，其中，成膜工艺温度小于580℃；
对制备完成的第一掺杂半导体薄膜层201进行热退火。
S602:在第一掺杂半导体薄膜层201远离衬底100的一侧设置第一非掺杂半导体薄膜层202。第一非掺杂半导体薄膜层202的设置工艺可以与第一掺杂半导体薄膜层201的设置工艺相同，只是反应腔室不通入掺杂气体。
S603:在至第一非掺杂半导体薄膜层202远离衬底100的一侧设置第二掺杂半导体薄膜层203。
S604:依次刻蚀第二掺杂半导体薄膜层203、第一非掺杂半导体薄膜层202和第一掺杂半导体薄膜层201，得到半导体层200。
示例性的，在制备掺杂半导体薄膜层的流程中，可以打开掺杂气体的阀门，向反应腔室通入掺杂化合物的气体。在制备非掺杂半导体薄膜层的流程中，可以关掉掺杂气体阀门，因此，可以在制备半导体层的过程中无需切换反应腔室或设备，无需额外的工艺或步骤，可以简化制备流程和缩短生产节拍，节约生产升本。
本申请实施例提供的半导体器件，通过设置半导体层200包括至少一层非掺杂半导体薄膜层210和至少两层掺杂半导体薄膜层220，非掺杂半导体薄膜层210设置于至少两层掺杂半导体薄膜层220之间，非掺杂半导体薄膜层210内未掺杂杂质元素，掺杂半导体薄膜层220内掺杂有杂质元素。由于非掺杂半导体薄膜层210中未掺杂杂质，则不存在或具有极少的缺陷，机械强度较大。掺杂半导体薄膜层220中由于杂质的掺杂，存在微观结构缺陷，机械强度较弱。则将机械强度较强的非掺杂半导体薄膜层210设置在机械强度较弱的至少两层掺杂半导体薄膜层220之间，至少两层掺杂半导体薄膜层220的设置，无需采用降低掺杂材料流量掺杂半导体薄膜层220，可以保证掺杂浓度的精度和均匀性，进而可以保证半导体层200的掺杂带来的电学性能；非掺杂半导体薄膜层210设置在半导体层200中间还可以保证半导体层200具有一定的机械强度，以抗击外界的冲击和机械应力的缓冲，避免半导体层200的机械损伤风险。
本申请实施例的第三方面，提供一种微机电系统MEMS，图6为本申请实施例提供的一种微机电系统MEMS的示意性结构框图。如图6所示，微机电系统MEMS包括：如第一方面所述的半导体器件1000。
本申请实施例提供的微机电系统MEMS，通过半导体器件的半导体层设置非掺杂半导体薄膜层210设置在至少两层掺杂半导体薄膜层220之间形成的半导体层200，既可以具有非掺杂多晶硅的高强度，又具有掺杂多晶硅的导电特性。使得半导体层200可以应用在很多MEMS器件结构中，如麦克风，扬声器等。
需要说明的是，在上述实施例中，对各个实施例的描述都各有侧重，某个实施例中没有详细描述的部分，可以参见其它实施例的相关描述。
以上实施例仅用以说明本申请的技术方案，而非对其限制；尽管参照前述实施例对本申请进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本申请各实施例技术方案的精神和范围。
尽管已描述了本说明书的优选实施例，但本领域内的技术人员一旦得知了基本创造性概念，则可对这些实施例作出另外的变更和修改。所以，所附权利要求意欲解释为包括优选实施例以及落入本说明书范围的所有变更和修改。
显然，本领域的技术人员可以对本说明书进行各种改动和变型而不脱离本说明书的精神和范围。这样，倘若本说明书的这些修改和变型属于本说明书权利要求及其等同技术的范围之内，则本说明书也意图包含这些改动和变型在内。
Claims (10)
1.一种半导体器件，其特征在于，包括：
衬底；
半导体层，设置于衬底的一侧，所述半导体层包括至少一层非掺杂半导体薄膜层和至少两层掺杂半导体薄膜层，所述非掺杂半导体薄膜层设置于至少两层所述掺杂半导体薄膜层之间；
电极，设置于所述衬底与所述半导体层之间，和/或，设置于所述半导体层远离所述衬底的一侧。
2.根据权利要求1所述的半导体器件，其特征在于，
所述非掺杂半导体薄膜层的厚度大于所述掺杂半导体薄膜层的厚度。
3.根据权利要求2所述的半导体器件，其特征在于，
所述半导体层包括第一掺杂半导体薄膜层、非掺杂半导体薄膜层和第二掺杂半导体薄膜层，所述非掺杂半导体薄膜层设置于所述第一掺杂半导体薄膜层与所述第二掺杂半导体薄膜层之间，所述第一掺杂半导体薄膜层设置于所述非掺杂半导体薄膜层与所述衬底之间；
所述电极包括第一电极和第二电极，所述第一电极与所述半导体层之间设置有绝缘层，所述第二电极与所述半导体层电连接；
在所述第一电极设置于所述半导体层远离所述衬底的一侧的情况下，所述第二掺杂半导体薄膜层的厚度大于所述第一掺杂半导体薄膜层的厚度；
在所述第一电极设置于所述衬底与所述半导体层之间的情况下，所述第二掺杂半导体薄膜层的厚度小于或等于所述第一掺杂半导体薄膜层的厚度；
和/或，
所述非掺杂半导体薄膜层的厚度范围为0.4μm至0.6μm；和/或，
所述掺杂半导体薄膜层的厚度范围为0.2μm至0.3μm；和/或，
所述半导体层的厚度范围为1μm。
4.根据权利要求1所述的半导体器件，其特征在于，
所述掺杂半导体薄膜层包括杂质粒子和多晶硅薄膜；
所述非掺杂半导体薄膜层包括多晶硅薄膜。
5.根据权利要求4所述的半导体器件，其特征在于，
至少两层所述掺杂半导体薄膜层的所述杂质粒子的掺杂浓度相同。
6.根据权利要求4所述的半导体器件，其特征在于，
所述掺杂半导体薄膜层和/或所述非掺杂半导体薄膜层是通过化学气相沉积制备得到的；和/或，
所述杂质粒子包括硼或磷；和/或，
所述衬底包括硅晶片。
7.一种半导体器件的制备方法，其特征在于，包括：
在衬底的一侧分别设置半导体层和电极，其中，所述电极设置于所述衬底与所述半导体层之间，和/或，所述电极设置于所述半导体层远离所述衬底的一侧；
所述设置所述半导体层，包括：
在所述衬底的一侧设置至少一层掺杂半导体薄膜层；
在至少一层所述掺杂半导体薄膜层远离所述衬底的一侧设置至少一层非掺杂半导体薄膜层；
在至少一层所述非掺杂半导体薄膜层远离所述衬底的一侧设置至少一层掺杂半导体薄膜层。
8.根据权利要求7所述的半导体器件的制备方法，其特征在于，
设置所述掺杂半导体薄膜层包括：
向低压化学气相沉积成膜腔室通入硅烷和杂质粒子化合物，以生长所述掺杂半导体薄膜层，其中，成膜工艺温度大于580℃；
或，
向等离子增强化学气相沉积成膜腔室通入硅烷和杂质粒子化合物，以生长所述掺杂半导体薄膜层，其中，成膜工艺温度小于580℃；
对制备完成的所述掺杂半导体薄膜层进行热退火。
9.根据权利要求8所述的半导体器件的制备方法，其特征在于，
所述杂质粒子化合物在化学气相沉积成膜腔室中通入气体总量的体积占比大于或等于1％。
10.一种微机电系统MEMS，其特征在于，包括：
如权利要求1至6中任一项所述的半导体器件。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202311008040.6A CN117049467A (zh) | 2023-08-10 | 2023-08-10 | 半导体器件、制备方法及微机电系统mems |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202311008040.6A CN117049467A (zh) | 2023-08-10 | 2023-08-10 | 半导体器件、制备方法及微机电系统mems |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN117049467A true CN117049467A (zh) | 2023-11-14 |
Family
ID=88660182
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202311008040.6A Pending CN117049467A (zh) | 2023-08-10 | 2023-08-10 | 半导体器件、制备方法及微机电系统mems |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN117049467A (zh) |
-
2023
- 2023-08-10 CN CN202311008040.6A patent/CN117049467A/zh active Pending
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