CN116988151A - 一种半导体异质结的构筑方法 - Google Patents

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Abstract

本发明提供一种半导体异质结的构筑方法。本发明构筑方法包括步骤：提供衬底，在衬底上沉积金属催化剂；金属催化剂辅助生长IIIA‑VA族半导体层或IIB‑VIA族半导体层；然后在其表面生长非晶态硫族半导体层。本发明采用非晶态硫族半导体材料作为外延层构筑半导体异质结构的普适性方法，来突破晶格失配对构筑半导体异质结的限制；同时，利用硫族元素易于与半导体表面原子成键的特点，促使非晶态硫族半导体材料共形生长在晶态半导体表面。本发明利用非晶态半导体没有长程有序性，在结构上是一种共价无规则网络，没有周期性排列的约束的特点，解决了外延层生长过程中面临的晶格失配难题，操作简单，成本低廉。

Description

一种半导体异质结的构筑方法
技术领域
本发明涉及一种半导体异质结的构筑方法，属于半导体纳米材料及器件领域。
背景技术
半导体异质结可以结合多种功能材料的优点，且可以通过灵活的能带对准设计有效地调制半导体的电学和光电性能，在多种功能器件中被广泛采用，比如光电探测器、发光器件、光伏器件、激光器、高速芯片等。然而，构筑高质量半导体异质结面临着晶格失配的难题。晶格失配在外延层半导体的生长过程中会引入失配应力，严重时会产生失配位错，导致外延层与基底之间丧失结构相干性；此外，失配位错往往起着复合中心的作用，降低光生载流子寿命，严重削弱光电器件的性能。因此，如何突破晶格失配的限制，成为构筑半导体异质结亟需解决的问题。
目前解决晶格失配的难题主要有两种策略：一种是减小外延层的厚度，比如美国哈佛大学的Charles M.Lieber教授为保证结构的相干性，采用超薄壳层(约2-3nm)的策略，构筑了晶格失配较大的InP/InAs核壳异质结。另外，选择晶格参数相近的半导体来构筑半导体异质结也是常用策略之一，比如典型的晶格常数为家族的III-V族半导体(InAs/GaSb,InAs/AlSb和GaSb/AlSb等)的异质结被成功构筑出来。然而，上述两种构筑半导体异质结的策略在光电探测器件应用中都存在一定的局限性。超薄壳层对光电特性的调控能力有限；而晶格常数相近的半导体种类有限，限制了不同异质结构型的构筑。这极大的限制了半导体异质结在下一代高性能电子及光电子器件中的应用。
为了促进半导体异质结的应用，迫切需要开发一种简便、有效且不受晶格失配限制的构筑半导体异质结的普适性方法。为此提出本发明。
发明内容
针对现有技术的不足，尤其是晶格失配对构筑半导体异质结的限制，本发明提供一种半导体异质结的构筑方法。本发明采用非晶态硫族半导体材料作为外延层构筑半导体异质结构的普适性方法，来突破晶格失配对构筑半导体异质结的限制；同时，利用硫族元素易于与半导体表面原子成键的特点，促使非晶态硫族半导体材料共形生长在晶态半导体表面。本发明利用非晶态半导体没有长程有序性，在结构上是一种共价无规则网络，没有周期性排列的约束的特点，解决了外延层生长过程中面临的晶格失配难题，操作简单，成本低廉。
本发明的技术方案如下：
一种半导体异质结的构筑方法，包括步骤：
提供衬底，在衬底上沉积金属催化剂；
金属催化剂辅助生长IIIA-VA族半导体层或IIB-VIA族半导体层；
在IIIA-VA族半导体层或IIB-VIA族半导体层表面生长非晶态硫族半导体层，即完成半导体异质结的构筑。
根据本发明优选的，所述的衬底为SiO2/Si衬底，厚度为100-500μm。
根据本发明优选的，所述的金属催化剂为Au或者Ni，厚度为0.5-5nm。
根据本发明优选的，采用电子束蒸发或热蒸发法在衬底上沉积金属催化剂。所述电子束蒸发或热蒸发法按现有技术即可。
根据本发明优选的，金属催化剂辅助生长IIIA-VA族半导体层或IIB-VIA族半导体层得到核层半导体纳米线；在核层半导体纳米线表面生长非晶态硫族半导壳层，构筑得到核壳半导体异质结纳米线。
优选的，核层半导体纳米线的直径为20-100nm，长度为5-30μm；非晶态硫族半导体壳层的厚度为2-50nm，非晶态硫族半导体壳层包裹核层半导体纳米线。
根据本发明，IIIA-VA族半导体层是指IIIA族元素和VA族元素组成的半导体材料；IIB-VIA族半导体材料是指IIB族元素和VIA族元素组成的半导体材料。
根据本发明优选的，IIIA-VA族半导体层或IIB-VIA族半导体层为GaSb、GaAs、InGaAs或CdS。
根据本发明优选的，非晶态硫族半导体层为GeS或GeSe。
根据本发明优选的，半导体异质结的构筑方法包括步骤：采用三温区化学气相沉积法构筑半导体异质结；所述的三温区包括上游温区(非晶态硫族半导体源区)，中游温区(IIIA-VA族或IIB-VIA族半导体源区)和生长区(下游温区)；上游温区放置非晶态硫族半导体材料，中游温区放置IIIA-VA族半导体材料或IIB-VIA族半导体材料，生长区放置沉积金属催化剂的衬底；然后IIIA-VA族半导体材料或IIB-VIA族半导体材料在沉积金属催化剂的衬底上生长得到IIIA-VA族半导体层或IIB-VIA族半导体层，非晶态硫族半导体材料在IIIA-VA族半导体层或IIB-VIA族半导体层表面生长非晶态硫族半导体层，从而完成半导体异质结的构筑。
优选的，三温区化学气相沉积法是于三温区水平管式炉中进行。沿保护气体的通入方向，依次设置有上游温区、中游温区和生长区。
优选的，非晶态硫族半导体材料，IIIA-VA族半导体材料或IIB-VIA族半导体材料以及沉积金属催化剂的衬底分别处于上游温区，中游温区以及生长区的中心。
优选的，IIIA-VA族半导体材料或IIB-VIA族半导体材料为粉末状态，纯度为99.999％，粒径小于100目。
优选的，非晶态硫族半导体材料为粉末状态，纯度为99.999％，粒径小于100目。
优选的，IIIA-VA族半导体层或IIB-VIA族半导体层以及非晶态硫族半导体层的生长均是在保护气体H2或Ar氛围中进行，生长期间持续通入保护气体，通入速率为50-200sccm；保护气体纯度为99.9995％。
优选的，IIIA-VA族半导体层或IIB-VIA族半导体层以及非晶态硫族半导体层的生长是通过调控三个温区加热次序实现的；在IIIA-VA族半导体层或IIB-VIA族半导体层的生长过程中，中游温区与生长区加热，上游温区不加热，保持上游温区低温状态；在非晶态硫族半导体层生长过程中，上游温区、中游温区、生长区三个温区同时加热，且保持上游温区与中游温区的温度一致。
优选的，IIIA-VA族半导体层或IIB-VIA族半导体层以及非晶态硫族半导体层的生长过程中，升温速率小于100℃/分钟。
优选的，IIIA-VA族半导体层或IIB-VIA族半导体层生长过程中，所述的中游温区的温度区间为750-810℃，生长区的温度区间为540-610℃。
优选的，非晶态硫族半导体层的生长过程中，所述的上游温区的温度区间为500-550℃，中游温区的温度区间为500-550℃，生长区的温度区间为320℃。
优选的，IIIA-VA族半导体层或IIB-VIA族半导体层的生长时间为20-40分钟；IIIA-VA族半导体层或IIB-VIA族半导体层生长结束后，将中游温区与生长区分别自然降温至500-550℃和320℃；然后将上游温区在10分钟内加热至500-550℃开始生长非晶态硫族半导体层，非晶态硫族半导体层的生长时间为10-60秒钟；最后，三个温区同时停止加热，并在20分钟内迅速冷却至室温。
根据本发明，所述半导体异质结的构筑方法，一种优选的实施方案，包括步骤：
(1)采用电子束蒸发或热蒸发法在衬底上沉积金属催化剂得到沉积金属催化剂的衬底；将沉积金属催化剂的衬底放置于三温区水平管式炉生长区的中间，将盛有IIIA-VA族半导体材料或IIB-VIA族半导体材料的氮化硼坩埚放置于三温区水平管式炉中游温区的中间，将盛有非晶态硫族半导体材料的氮化硼坩埚放置于三温区水平管式炉上游温区的中间；
(2)将管式炉的压强抽至10-3Torr并通30分钟保护气；
(3)保持保护气持续通入，将中游温区加热至750-810℃，生长区加热至540-610℃，IIIA-VA族半导体材料或IIB-VIA族半导体材料在沉积金属催化剂的衬底上生长IIIA-VA族半导体层或IIB-VIA族半导体层；
(4)保持保护气持续通入，将中游温区与生长区分别自然降温至500-550℃和320℃；
(5)保持保护气持续通入，将上游温区在10分钟内加热至500-550℃，非晶态硫族半导体材料在IIIA-VA族半导体层或IIB-VIA族半导体层表面开始生长非晶态硫族半导体层；
(6)生长完成后，同时停止三个温区加热程序，并在保护气流下20分钟内迅速冷却至室温，即完成半导体异质结的构筑。
本发明未详尽说明的，均按本领域现有技术。
本发明的技术特点及有益效果如下：
1、本发明利用非晶态半导体没有长程有序性，在结构上是一种共价无规则网络，没有周期性排列的约束的特点，通过将非晶态硫族半导体材料作为外延层，突破了晶格失配对构筑半导体异质结的限制；同时，利用硫族元素易于与半导体表面原子成键的特点，促使非晶态硫族半导体材料共形生长在晶态半导体表面。
2、本发明方法具有普适性，且简单便捷、易于实现、结果稳定、低成本、收益显著，成功在衬底上制备出外延层厚度可控、半导体异质结构型多样的半导体异质结构，有望促进半导体异质结构在下一代高性能电子及光电子器件中的应用。
3、本发明半导体异质结的构筑方法可得到核壳半导体异质结构米线；所得核壳半导体异质结纳米线表面光滑，壳层均匀生长在核纳米线表面。通过改变壳层的生长时间，可以生长出不同壳层厚度的核壳半导体异质结纳米线；通过合理选择壳层半导体材料与核半导体材料的组合，可以实现多种半导体异质结构的构筑。并且，本发明方法可以制备出高性能的宽谱光电探测器，比如I类异质结构型的GaSb/GeS核壳半导体异质结纳米线实现了双向光电探测及可见光辅助的红外探测性能，II类异质结构型的InGaAs/GeS核壳半导体异质结纳米线实现了高响应度、高响应速度的宽谱光电探测器件。
4、本发明优选采用三温区化学气相沉积法构筑半导体异质结。在非晶态硫族半导体层的生长过程中，为了保证上游温区的非晶态硫族半导体材料蒸气能够输运到生长区，需要将中游温区的温度与上游温区的温度一致；为了避免非晶态硫族半导体材料生长过程中，中游温区放置的IIIA-VA族半导体材料或IIB-VIA族半导体材料的影响，需要保证IIIA-VA族半导体材料或IIB-VIA族半导体材料的蒸发温度要高于非晶态硫族半导体材料的蒸发温度。本发明构筑半导体异质结的生长次序为首先生长IIIA-VA族半导体层或IIB-VIA族半导体层，然后生长非晶态硫族半导体层，因此需要将非晶态硫族半导体材料放置在上游温区，IIIA-VA族半导体材料或IIB-VIA族半导体材料放置在中游温区，不能对位置进行调换。本发明中，三个温区(上游温区、中游温区、生长区)的加热次序至关重要，IIIA-VA族半导体层或IIB-VIA族半导体层以及非晶态硫族半导体层的生长是通过三个温区加热次序调控的。
附图说明
图1为本发明中所使用的三温区水平管式炉的示意图。
图2为本发明实施例1两步法生长核壳半导体异质结纳米线的三个温区的加热顺序图。
图3为本发明实施例1制备的GaSb/GeS核壳半导体异质结纳米线的透射电子显微镜(TEM)、扫描透射电子显微镜(STEM)及元素分布(EDS elemental mapping)图。
图4为本发明实施例1中不同壳层生长时间得到的GaSb/GeS核壳半导体异质结纳米线直径及壳层厚度分布统计图。
图5为本发明实施例2-4中制备的GaAs/GeS、InGaAs/GeS、GaSb/GeSe核壳半导体异质结纳米线的扫描电子显微镜图，透射电子显微镜图及元素分布图。
图6为本发明实施例1-4中制备的GaSb/GeS、GaAs/GeS、InGaAs/GeS、GaSb/GeSe核壳半导体异质结纳米线的能带结构表征及能带图。
图7为本发明实施例5中制备的CdS/GeS核壳半导体异质结纳米线的透射电子显微镜图及元素分布图。
图8为对比例1制备的GaSb/GaAs核壳半导体异质结纳米线的扫描电子显微镜、透射电子显微镜(TEM)、扫描透射电子显微镜(STEM)及元素分布(EDS elemental mapping)图。
图9为实施例1制备的GaSb/GaAs核壳半导体异质结纳米线的宽谱光电探测性能及可见光辅助红外探测性能图。
图10为实施例3制备的InGaAs核纳米线和InGaAs/GeS核壳半导体异质结纳米线的宽谱光电探测性能图。
具体实施方案
为了更清楚地说明本发明，下面通过具体实施例和附图对本发明做进一步说明。
实施例中所使用的实验方法如无特殊说明，均为常规方法。
实施例中所用的材料、试剂、装置等，如无特殊说明，均可从商业途径得到。
实施例1采用非晶态硫族半导体材料GeS作为壳层构筑GaSb/GeS核壳半导体异质结纳米线。
一种半导体异质结的构筑方法，包括步骤：
在厚度为300μm的SiO2/Si衬底上通过电子束蒸发法沉积1nm厚的Au催化剂薄膜，并将制备好的衬底置于三温区水平管式炉生长区的中间，然后分别将盛有0.4g GaSb粉末(纯度为99.999％，粒径小于100目)的氮化硼坩埚和0.1g GeS粉末(纯度为99.999％，粒径小于100目)的氮化硼坩埚放置于三温区水平管式炉中游温区和上游温区的中间。将石英管抽真空，直至气压达到10-3Torr并通30分钟H2保护气(纯度为99.9995％)，气流量为200sccm。保持H2的持续通入(气流量为200sccm)，并将中游温区和生长区分别加热至750℃和560℃，升温速率为80℃/分钟，生长25分钟，实现GaSb核纳米线的生长，生长完成后，将中游温区与生长区分别自然冷却至500℃和320℃并在此温度下保温。保持H2的持续通入(气流量为200sccm)，并将上游温区在10分钟内加热至500℃，生长10-60秒钟，实现GeS壳层的生长。生长完成后，同时停止三个温区加热程序，并在保护气流下(气流量为200sccm)20分钟内迅速冷却至室温，即完成半导体异质结的构筑，得到壳层厚度可控的GaSb/GeS半导体异质结构纳米线。
实施例2采用非晶态硫族半导体材料GeS作为壳层构筑GaAs/GeS核壳半导体异质结纳米线。
一种半导体异质结的构筑方法，包括步骤：
在厚度为300μm的SiO2/Si衬底上通过电子束蒸发法沉积1nm厚的Au催化剂薄膜，并将制备好的衬底置于三温区水平管式炉生长区的中间，然后分别将盛有0.4g GaAs粉末(纯度为99.999％，粒径小于100目)的氮化硼坩埚和0.1g GeS粉末(纯度为99.999％，粒径小于100目)的氮化硼坩埚放置于三温区水平管式炉中游温区和上游温区的中间。将石英管抽真空，直至气压达到10-3Torr并通30分钟H2保护气(纯度为99.9995％)，气流量为200sccm。保持H2的持续通入(气流量为200sccm)，并将中游温区和生长区分别加热至800℃和600℃，升温速率为80℃/分钟，生长25分钟，实现GaAs核纳米线的生长，生长完成后，将中游温区与生长区分别自然冷却至500℃和320℃并在此温度下保温。保持H2的持续通入(气流量为200sccm)，并将上游温区在10分钟内加热至500℃，生长10秒钟，实现GeS壳层的生长。生长完成后，同时停止三个温区加热程序，并在保护气流下(气流量为200sccm)20分钟内迅速冷却至室温，即完成半导体异质结的构筑，得到半导体异质结构纳米线。
实施例3采用非晶态硫族半导体材料GeS作为壳层构筑InGaAs/GeS核壳半导体异质结纳米线。
一种半导体异质结的构筑方法，包括步骤：
在厚度为300μm的SiO2/Si衬底上通过电子束蒸发法沉积1nm厚的Ni催化剂薄膜，并将制备好的衬底置于三温区水平管式炉生长区的中间，然后分别将盛有0.4g InGaAs粉末(InAs:GaAs＝1:1，纯度为99.999％，粒径小于100目)的氮化硼坩埚和0.1g GeS粉末(纯度为99.999％，粒径小于100目)的氮化硼坩埚放置于三温区水平管式炉中游温区和上游温区的中间。将石英管抽真空，直至气压达到10-3Torr并通30分钟H2保护气(纯度为99.9995％)，气流量为200sccm。保持H2的持续通入(气流量为200sccm)，并将中游温区和生长区分别加热至810℃和610℃，升温速率为80℃/分钟，生长40分钟，实现InGaAs核纳米线的生长，生长完成后，将中游温区与生长区分别自然冷却至500℃和320℃并在此温度下保温。保持H2的持续通入(气流量为200sccm)，并将上游温区在10分钟内加热至500℃，生长10秒钟，实现GeS壳层的生长。生长完成后，同时停止三个温区加热程序，并在保护气流下(气流量为200sccm)20分钟内迅速冷却至室温，即完成半导体异质结的构筑，得到半导体异质结构纳米线。
实施例4采用非晶态硫族半导体材料GeSe作为壳层构筑GaSb/GeSe核壳半导体异质结纳米线。
一种半导体异质结的构筑方法，包括步骤：
在厚度为300μm的SiO2/Si衬底上通过电子束蒸发法沉积1nm厚的Au催化剂薄膜，并将制备好的衬底置于三温区水平管式炉生长区的中间，然后分别将盛有0.4g GaSb粉末(纯度为99.999％，粒径小于100目)的氮化硼坩埚和0.1g GeSe粉末(纯度为99.999％，粒径小于100目)的氮化硼坩埚放置于三温区水平管式炉中游温区和上游温区的中间。将石英管抽真空，直至气压达到10-3Torr并通30分钟H2保护气(纯度为99.9995％)，气流量为200sccm。保持H2的持续通入(气流量为200sccm)，并将中游温区和生长区分别加热至750℃和560℃，升温速率为80℃/分钟，生长25分钟，实现GaSb核纳米线的生长，生长完成后，将中游温区与生长区分别自然冷却至550℃和320℃并在此温度下保温。保持H2的持续通入(气流量为200sccm)，并将上游温区在10分钟内加热至550℃，生长10秒钟，实现GeSe壳层的生长。生长完成后，同时停止三个温区加热程序，并在保护气流下(气流量为200sccm)20分钟内迅速冷却至室温，即完成半导体异质结的构筑，得到半导体异质结构纳米线。
实施例5采用非晶态硫族半导体材料GeS作为壳层构筑CdS/GeS核壳半导体异质结纳米线。
一种半导体异质结的构筑方法，包括步骤：
在厚度为300μm的SiO2/Si衬底上通过电子束蒸发法沉积1nm厚的Au催化剂薄膜，并将制备好的衬底置于三温区水平管式炉生长区的中间，然后分别将盛有0.1g CdS粉末(纯度为99.999％，粒径小于100目)的氮化硼坩埚和0.1g GeS粉末(纯度为99.999％，粒径小于100目)的氮化硼坩埚放置于三温区水平管式炉中游温区和上游温区的中间。将石英管抽真空，直至气压达到10-3Torr并通30分钟Ar保护气(纯度为99.9995％)，气流量为50sccm。保持Ar的持续通入(气流量为50sccm)，并将中游温区和生长区分别加热至750℃和540℃，升温速率为80℃/分钟，生长25分钟，实现CdS核纳米线的生长，生长完成后，将中游温区与生长区分别自然冷却至500℃和320℃并在此温度下保温。持续通入200sccm的H2，并将上游温区在10分钟内加热至500℃，生长10秒钟，实现GeS壳层的生长。生长完成后，同时停止三个温区加热程序，并在保护气流下(气流量为200sccm)20分钟内迅速冷却至室温，即完成半导体异质结的构筑，得到半导体异质结构纳米线。
对比例1采用晶态半导体材料GaAs作为壳层构筑GaSb/GaAs核壳半导体异质结纳米线。
在厚度为300μm的SiO2/Si衬底上通过电子束蒸发法沉积1nm厚的Au催化剂薄膜，并将制备好的衬底置于三温区水平管式炉生长区的中间，然后分别将盛有0.4g GaSb粉末(纯度为99.999％，粒径小于100目)的氮化硼坩埚和0.4g GaAs粉末(纯度为99.999％，粒径小于100目)的氮化硼坩埚放置于三温区水平管式炉中游温区和上游温区的中间。将石英管抽真空，直至气压达到10-3Torr并通30分钟H2保护气(纯度为99.9995％)，气流量为200sccm。保持H2的持续通入(气流量为200sccm)，并将中游温区和生长区分别加热至750℃和560℃，升温速率为80℃/分钟，生长25分钟，实现GaSb核纳米线的生长，生长完成后，将中游温区与生长区在750℃和560℃分别保温。保持H2的持续通入(气流量为200sccm)，并将上游温区在10分钟内加热至750℃，生长60秒钟，实现GaAs壳层的生长。生长完成后，同时停止三个温区加热程序，并在保护气流下(气流量为200sccm)20分钟内迅速冷却至室温，即得到半导体异质结构纳米线。
试验例1
本发明实施例1使用的三温区水平管式炉的示意图，如图1所示。
实施例1中三温区管式炉三个温区的加热顺序示意图，如图2所示；其中，源区1即上游温区，源区2即中游温区。
实施例1得到的GaSb/GeS核壳半导体异质结纳米线(GeS壳层生长时间为30秒钟)的透射电子显微镜图，如图3a所示，可以看出核与壳有明显的衬度区别，说明核壳纳米线被成功构筑出来；图3b和3c是合成纳米线的截面扫描透射电子显微镜图，可以看出壳层是非晶的，而核纳米线是晶体的；图3d-g是所合成纳米线的元素分布图，可以看出壳层为GeS，核纳米线为GaSb。
图4为实施例1中GeS壳层生长时间分别为10秒钟，30秒钟和60秒钟的核壳半导体异质结纳米线的直径(a)与壳层厚度(b)统计。可见，采用非晶态半导体材料GeS作为壳层，可以通过简单的化学气相沉积方法构筑直径、厚度可控的GaSb/GeS核壳半导体异质结纳米线。
试验例2
本发明实施例2-4中得到的GaAs/GeS(a-c)、InGaAs/GeS(d-f)、GaSb/GeSe(g-i)核壳半导体异质结纳米线的扫描电子显微镜图，透射电子显微镜图及元素分布图，如图5所示。可以看出本发明提出的构筑半导体异质结的方法具有普适性，适用于IIIA-VA族半导体材料。
试验例3
本发明实施例1-4中得到的GaSb/GeS(GeS壳层生长时间为30秒钟)、GaAs/GeS、InGaAs/GeS、GaSb/GeSe核壳半导体异质结纳米线的能带结构表征，如图6所示。通过紫外光电子能谱(图6a-e)表征了GeS、GeSe壳层与GaSb、GaAs、InGaAs核纳米的能带结构，可以看出本发明提出的构筑半导体异质结的的方法可以构筑出不同异质结构型的核壳半导体异质结纳米线(图6f-i)。
试验例4
本发明实施例5中得到的CdS/GeS核壳半导体异质结纳米线的透射电子显微镜图(a)及元素分布图(b)，如图7所示。可以看出本发明提出的构筑半导体异质结的的方法具有普适性，不仅适用于IIIA-VA族半导体材料，同样适用于IIB-VIA族半导体材料。
试验例5
本发明对比例1中得到的GaSb/GaAs核壳半导体异质结纳米线的扫描电子显微镜(a)、透射电子显微镜图(b-c)及元素分布图(d)，如图8所示。显然，由于晶态GaAs壳层与GaSb核纳米线存在晶格失配的问题，导致制备的半导体异质结纳米线表面不平滑，GaAs壳层在核GaSb纳米线表面分布不均匀。
试验例6
本发明实施例1中得到的GaSb/GeS核壳半导体异质结纳米线的宽谱光电探测性能及可见光辅助红外探测性能，如图9所示。图9a为不同壳层厚度核壳半导体异质结纳米线的宽谱光电探测测试图，图9b为中等壳层厚度核壳半导体异质结纳米线的可见光辅助红外探测测试图，图9c为中等壳层厚度核壳半导体异质结纳米线的瞬态响应测试图，图9d为I类半导体异质结光电探测能带原理。其中，图9a中薄壳层、中等厚度壳层以及厚壳层对应的壳层生长时间依次为10秒钟，30秒钟和60秒钟。可以看出得益于I类异质结能带结构，所制备的GaSb/GeS核壳半导体异质结纳米线表现出波长依赖的双向光电探测性能，在可见光波段呈现负光响应，在红外光波段呈现正光响应；此外，还实现了可见光辅助的红外探测性能，极大的拓展了半导体异质结纳米线在光电探测领域的应用。
试验例7
本发明实施例3中得到的纯InGaAs纳米线和InGaAs/GeS核壳半导体异质结纳米线的宽谱光电探测性能，如图10所示。图10a为纯InGaAs纳米线与InGaAs/GeS核壳半导体异质结纳米线的宽谱光电探测测试图，图10b为纯InGaAs纳米线与InGaAs/GeS核壳半导体异质结纳米线对850nm光的探测性能对比，图10c为纯InGaAs纳米线与InGaAs/GeS核壳半导体异质结纳米线对850nm光响应时间的对比，图10d为II类半导体异质结光电探测能带原理。可以看出得益于II类异质结能带结构有利于光生载流子的分离，所制备的InGaAs/GeS核壳半导体异质结纳米线相较于纯InGaAs纳米线的光电探测性能表现出光响应性能大幅提升，光电流提升了3个量级，响应度和探测度提升了2个量级，同时响应时间缩短了近1500倍，可见所制备的核壳半导体异质结纳米线有利于提升半导体异质结纳米线在光电探测性能。
以上所述仅为本发明优选实例，并不用于限制本发明，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明技术原理的前提下，还可以做出若干改进和变型，从而实现控制生长其他研究领域种类急需的半导体异质结构，这些改进和变型也应视为本发明的保护范围。

Claims (10)

1.一种半导体异质结的构筑方法，包括步骤：
提供衬底，在衬底上沉积金属催化剂；
金属催化剂辅助生长IIIA-VA族半导体层或IIB-VIA族半导体层；
在IIIA-VA族半导体层或IIB-VIA族半导体层表面生长非晶态硫族半导体层，即完成半导体异质结的构筑。
2.根据权利要求1所述半导体异质结的构筑方法，其特征在于，包括以下条件中的一项或多项：
i、所述的衬底为SiO2/Si衬底，厚度为100-500μm；
ii、所述的金属催化剂为Au或者Ni，厚度为0.5-5nm；
iii、采用电子束蒸发或热蒸发法在衬底上沉积金属催化剂。
3.根据权利要求1所述半导体异质结的构筑方法，其特征在于，金属催化剂辅助生长IIIA-VA族半导体层或IIB-VIA族半导体层得到核层半导体纳米线；在核层半导体纳米线表面生长非晶态硫族半导壳层，构筑得到核壳半导体异质结纳米线；
优选的，核层半导体纳米线的直径为20-100nm，长度为5-30μm；非晶态硫族半导体壳层的厚度为2-50nm，非晶态硫族半导体壳层包裹核层半导体纳米线表面。
4.根据权利要求1所述半导体异质结的构筑方法，其特征在于，IIIA-VA族半导体层或IIB-VIA族半导体层为GaSb、GaAs、InGaAs或CdS。
5.根据权利要求1所述半导体异质结的构筑方法，其特征在于，非晶态硫族半导体层为GeS或GeSe。
6.根据权利要求1所述半导体异质结的构筑方法，其特征在于，半导体异质结的构筑方法包括步骤：采用三温区化学气相沉积法构筑半导体异质结；所述的三温区包括上游温区，中游温区和生长区；上游温区放置非晶态硫族半导体材料，中游温区放置IIIA-VA族半导体材料或IIB-VIA族半导体材料，生长区放置沉积金属催化剂的衬底；然后IIIA-VA族半导体材料或IIB-VIA族半导体材料在沉积金属催化剂的衬底上生长得到IIIA-VA族半导体层或IIB-VIA族半导体层，非晶态硫族半导体材料在IIIA-VA族半导体层或IIB-VIA族半导体层表面生长非晶态硫族半导体层，从而完成半导体异质结的构筑。
7.根据权利要求6所述半导体异质结的构筑方法，其特征在于，包括以下条件中的一项或多项：
i、三温区化学气相沉积法是于三温区水平管式炉中进行；
ii、非晶态硫族半导体材料，IIIA-VA族半导体材料或IIB-VIA族半导体材料以及沉积金属催化剂的衬底分别处于上游温区，中游温区以及生长区的中心；
iii、IIIA-VA族半导体材料或IIB-VIA族半导体材料为粉末状态，纯度为99.999％，粒径小于100目；
iv、非晶态硫族半导体材料为粉末状态，纯度为99.999％，粒径小于100目；
v、IIIA-VA族半导体层或IIB-VIA族半导体层以及非晶态硫族半导体层的生长均是在保护气体H2或Ar氛围中进行，生长期间持续通入保护气体，通入速率为50-200sccm；保护气体纯度为99.9995％。
8.根据权利要求6所述半导体异质结的构筑方法，其特征在于，IIIA-VA族半导体层或IIB-VIA族半导体层以及非晶态硫族半导体层的生长是通过调控三个温区加热次序实现的；在IIIA-VA族半导体层或IIB-VIA族半导体层的生长过程中，中游温区与生长区加热，上游温区不加热，保持上游温区低温状态；在非晶态硫族半导体层生长过程中，上游温区、中游温区、生长区三个温区同时加热，且保持上游温区与中游温区的温度一致。
9.根据权利要求6所述半导体异质结的构筑方法，其特征在于，包括以下条件中的一项或多项：
i、IIIA-VA族半导体层或IIB-VIA族半导体层以及非晶态硫族半导体层的生长过程中，升温速率小于100℃/分钟；
ii、IIIA-VA族半导体层或IIB-VIA族半导体层生长过程中，所述的中游温区的温度区间为750-810℃，生长区的温度区间为540-610℃；
iii、非晶态硫族半导体层的生长过程中，所述的上游温区的温度区间为500-550℃，中游温区的温度区间为500-550℃，生长区的温度区间为320℃；
iv、IIIA-VA族半导体层或IIB-VIA族半导体层的生长时间为20-40分钟；IIIA-VA族半导体层或IIB-VIA族半导体层生长结束后，将中游温区与生长区分别自然降温至500-550℃和320℃；然后将上游温区在10分钟内加热至500-550℃开始生长非晶态硫族半导体层，非晶态硫族半导体层的生长时间为10-60秒钟；最后，三个温区同时停止加热，并在20分钟内迅速冷却至室温。
10.根据权利要求6所述半导体异质结的构筑方法，其特征在于，一种优选的实施方案，包括步骤：
(1)采用电子束蒸发或热蒸发法在衬底上沉积金属催化剂得到沉积金属催化剂的衬底；将沉积金属催化剂的衬底放置于三温区水平管式炉生长区的中间，将盛有IIIA-VA族半导体材料或IIB-VIA族半导体材料的氮化硼坩埚放置于三温区水平管式炉中游温区的中间，将盛有非晶态硫族半导体材料的氮化硼坩埚放置于三温区水平管式炉上游温区的中间；
(2)将管式炉的压强抽至10-3Torr并通30分钟保护气；
(3)保持保护气持续通入，将中游温区加热至750-810℃，生长区加热至540-610℃，IIIA-VA族半导体材料或IIB-VIA族半导体材料在沉积金属催化剂的衬底上生长IIIA-VA族半导体层或IIB-VIA族半导体层；
(4)保持保护气持续通入，将中游温区与生长区分别自然降温至500-550℃和320℃；
(5)保持保护气持续通入，将上游温区在10分钟内加热至500-550℃，非晶态硫族半导体材料在IIIA-VA族半导体层或IIB-VIA族半导体层表面开始生长非晶态硫族半导体层；
(6)生长完成后，同时停止三个温区加热程序，并在保护气流下20分钟内迅速冷却至室温，即完成半导体异质结的构筑。
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