CN116982159A - 场效应晶体管 - Google Patents

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Abstract

场效应晶体管(10)具有多个p型深层(36)和多个n型深层(37)。上述各p型深层从上述体层向下侧突出，沿着当从上侧观察上述半导体衬底时相对于上述沟槽交叉的第1方向延伸，在当从上侧观察上述半导体衬底时相对于上述第1方向正交的第2方向上隔开间隔部而配置。上述各n型深层配置在对应的上述间隔部内。漂移层具有比上述各n型深层低的n型杂质浓度。上述半导体衬底的上述厚度方向上的上述n型深层的尺寸比上述第2方向上的上述n型深层的尺寸大。

Description

场效应晶体管
技术领域
(关联申请的相互参照)
本申请是2021年3月11日申请的日本专利申请第2021－039306号的关联申请，基于该日本专利申请主张优先权，将该日本专利申请中记载的全部内容作为构成本说明书的内容加以引用。
本说明书中公开的技术涉及场效应晶体管。
背景技术
在日本特开2009－194065号公报(以下称作专利文献1)中，公开了沟槽栅型的场效应晶体管。该场效应晶体管具有从体层(body layer)向下侧突出的多个p型深层。各p型深层以在从上侧观察半导体衬底时相对于沟槽交叉的方式延伸。多个p型深层在其宽度方向上隔开间隔部而配置。各p型深层从体层延伸至比沟槽的底面靠下侧。在专利文献1所公开的场效应晶体管的一例中，各p型深层在位于体层的下侧的沟槽的侧面及沟槽的底面处与栅极绝缘膜相接。此外，场效应晶体管具有与体层及各p型深层相接的n型的漂移层。在该场效应晶体管截止的情况下，耗尽层从体层扩展到漂移层内。通过扩展到漂移层内的耗尽层，源极－漏极间的电压被保持。此外，在该场效应晶体管截止的情况下，耗尽层还从各深p层扩展到漂移层内。由于各深p层在沟槽的底面与栅极绝缘膜相接，所以通过从各深p层扩展的耗尽层，沟槽的底面的周边的漂移层耗尽。这样，通过从各深p层扩展到沟槽的底面的周边的耗尽层，抑制了在沟槽的底面的周边的栅极绝缘膜及漂移层中发生电场集中。因而该场效应晶体管具有高耐压。
发明内容
在专利文献1的场效应晶体管导通的情况下，在体层中形成沟道。于是，电子从源极层向沟道流动。由于在体层的下侧存在多个p型深层，所以穿过了沟道的电子向配置在p型深层之间的间隔部内的漂移层流入。穿过了间隔部的电子向间隔部的下侧的漂移层流动。这样，电子从源极层经由沟道和间隔部内的漂移层而向间隔部的下侧的漂移层流动。间隔部内的漂移层被p型深层夹着。在场效应晶体管的导通状态下，耗尽层从各p型深层向间隔部内的漂移层扩展。通过这样扩展的耗尽层，间隔部内的漂移层内的电子流动的路径变窄。结果，间隔部的电阻变高。因此，专利文献1的场效应晶体管的导通电阻高。在本说明书中，提出在具有多个p型深层的场效应晶体管中实现低导通电阻的技术。
本说明书公开的场效应晶体管，具有：半导体衬底，在上表面设有沟槽；栅极绝缘膜，将上述沟槽的内表面覆盖；以及栅极电极，配置在上述沟槽内，被上述栅极绝缘膜从上述半导体衬底绝缘。上述半导体衬底具有：n型的源极层，在上述沟槽的侧面与上述栅极绝缘膜相接；p型的体层，在位于上述源极层的下侧的上述沟槽的上述侧面与上述栅极绝缘膜相接；多个p型深层；多个n型深层；以及漂移层。上述各p型深层从上述体层向下侧突出，从上述体层延伸至比上述沟槽的底面靠下侧，沿着当从上侧观察上述半导体衬底时相对于上述沟槽交叉的第1方向延伸，在当从上侧观察上述半导体衬底时相对于上述第1方向正交的第2方向上隔开间隔部而配置，在位于上述体层的下侧的上述沟槽的上述侧面及上述沟槽的上述底面与上述栅极绝缘膜相接。上述各n型深层配置在对应的上述间隔部内，在位于上述体层的下侧的上述沟槽的上述侧面与上述栅极绝缘膜相接。上述漂移层是与上述各n型深层相比具有低的n型杂质浓度的n型，与上述多个n型深层的下表面相接。上述各p型深层具有上述半导体衬底的厚度方向上的尺寸比上述第2方向上的尺寸大的形状。上述各n型深层具有上述半导体衬底的上述厚度方向上的尺寸比上述第2方向上的尺寸大的形状。
另外，p型深层的“上述第2方向上的尺寸”是指p型深层的第2方向上的两侧面之间的距离。此外，p型深层的“上述半导体衬底的厚度方向上的尺寸”是指从体层的下表面(即，p型深层的上表面)到p型深层的下表面的半导体衬底的厚度方向上的距离。此外，n型深层的“上述第2方向上的尺寸”是指n型深层的第2方向上的两侧面之间的距离。此外，n型深层的“上述半导体衬底的厚度方向上的尺寸”是指从体层的下表面(即，n型深层的上表面)到n型深层的下表面的半导体衬底的厚度方向上的距离。
由于该场效应晶体管具有多个p型深层，所以在场效应晶体管截止时能够抑制沟槽的底面的周边的电场集中。因而，该场效应晶体管具有高耐压。此外，在该场效应晶体管中，在多个p型深层之间的间隔部设有n型杂质浓度比漂移层高的n型深层。此外，半导体衬底的厚度方向上的n型深层的尺寸比第2方向上的n型深层的尺寸大。即，n型深层具有在纵向(即，半导体衬底的厚度方向)上较长的形状。因而，间隔部中的较大的范围由n型深层构成。如果该场效应晶体管导通，则电子从源极层经由沟道和n型深层向漂移层流动。由于n型深层配置在间隔部内，所以在n型深层中耗尽层从其两侧的p型深层扩展。但是，由于n型深层的n型杂质浓度高，所以从p型深层扩展到n型深层的耗尽层的宽度窄。因而，在n型深层内较宽地确保了电子的流通路径。因此，能够使间隔部的电阻比以往低。因而，根据该场效应晶体管的结构，能够实现低导通电阻。
附图说明
图1是MOSFET10的剖视立体图(表示不包括p型深层36的xz剖面的图)。
图2是将源极电极22和层间绝缘膜20省略了的MOSFET10的剖视立体图。
图3是表示将半导体衬底12从上方观察时的沟槽14和p型深层36的配置的俯视图。
图4是p型深层36和n型深层37的放大剖视图。
图5是MOSFET10的剖视立体图(表示包括p型深层36的xz剖面的图)。
图6是MOSFET10的制造方法的说明图。
图7是MOSFET10的制造方法的说明图。
图8是MOSFET10的制造方法的说明图。
图9是表示MOSFET10导通时的n型深层37内的耗尽层的分布的图。
图10是表示规格值Dn/Dp和MOSFET10的特性的关系的曲线图。
图11是第1变形例的MOSFET的p型深层36和n型深层37的放大剖视图。
图12是第2变形例的MOSFET的p型深层36和n型深层37的放大剖视图。
图13是第3变形例的MOSFET的p型深层36和n型深层37的放大剖视图。
具体实施方式
在本说明书公开的一例的场效应晶体管中，可以是，上述多个n型深层从上述体层的上述下表面延伸至上述多个p型深层的上述下表面的深度。该情况下，也可以是，上述多个n型深层从上述体层的上述下表面延伸至比上述多个p型深层的上述下表面靠下侧。
根据这些结构，能够将间隔部的整体用n型杂质浓度高的n型深层构成。因而，能够进一步减小场效应晶体管的导通电阻。
在本说明书公开的一例的场效应晶体管中，可以是，上述多个n型深层经由比上述多个p型深层的上述下表面靠下侧的区域而相互相连。
在本说明书公开的一例的场效应晶体管中，可以是，上述半导体衬底的上述厚度方向上的上述n型深层的尺寸，是上述半导体衬底的厚度方向上的上述p型深层的尺寸的1.07倍以下。
根据该结构，在场效应晶体管中能够实现更高的耐压。
图1、2所示的实施方式的MOSFET10(metal－oxide－semiconductor fieldeffect transistor)具有半导体衬底12。以下，将半导体衬底12的厚度方向称作z方向，将与半导体衬底12的上表面12a平行的一个方向(与z方向正交的一个方向)称作x方向，将与x方向及z方向正交的方向称作y方向。半导体衬底12由碳化硅(即SiC)构成。另外，半导体衬底12也可以由硅、氮化镓等其他半导体材料构成。在半导体衬底12的上表面12a，设有多个沟槽14。如图2所示，多个沟槽14在上表面12a中沿着y方向较长地延伸。多个沟槽14在x方向上隔开间隔配置。
如图1、图2所示，各沟槽14的内表面(即，侧面和底面)被栅极绝缘膜16覆盖。在各沟槽14内配置有栅极电极18。各栅极电极18被栅极绝缘膜16从半导体衬底12绝缘。如图1所示，各栅极电极18的上表面被层间绝缘膜20覆盖。在半导体衬底12的上部设有源极电极22。源极电极22将各层间绝缘膜20覆盖。源极电极22被层间绝缘膜20从栅极电极18绝缘。在不存在层间绝缘膜20的位置，源极电极22与半导体衬底12的上表面12a相接。在半导体衬底12的下部，配置有漏极电极24。漏极电极24与半导体衬底12的下表面12b的整个区域相接。
如图1、图2所示，半导体衬底12具有多个源极层30、多个接触层32、体层34、多个p型深层36、多个n型深层37、漂移层38及漏极层40。
各源极层30是具有较高的n型杂质浓度的n型层。各源极层30配置在半导体衬底12的局部性地包含上表面12a的范围中。各源极层30与源极电极22欧姆接触。在沟槽14的侧面的最上部，各源极层30与栅极绝缘膜16相接。各源极层30隔着栅极绝缘膜16而与栅极电极18对置。各源极层30沿着沟槽14的侧面而在y方向上较长地延伸。
各接触层32是具有较高的p型杂质浓度的p型层。各接触层32配置在半导体衬底12的局部性地包含上表面12a的范围中。各接触层32配置在对应的两个源极层30之间。各接触层32与源极电极22欧姆接触。各接触层32在y方向上较长地延伸。
体层34是具有比接触层32低的p型杂质浓度的p型层。体层34配置在多个源极层30及多个接触层32的下侧。体层34对于多个源极层30及多个接触层32从下侧相接。在位于源极层30的下侧的沟槽14的侧面，体层34与栅极绝缘膜16相接。体层34隔着栅极绝缘膜16而与栅极电极18对置。
各p型深层36是从体层34的下表面向下侧突出的p型层。各p型深层36的p型杂质浓度比体层34的p型杂质浓度高，比接触层32的p型杂质浓度低。当如图3所示那样将半导体衬底12从上侧观察时，各p型深层36在x方向上较长地延伸，相对于沟槽14正交。多个p型深层36在y方向上隔开间隔配置。以下，将多个p型深层36之间的部分称作间隔部39。如图4所示，p型深层36在yz剖面中具有在z方向上较长的形状。即，p型深层36的z方向上的尺寸(以下称作深度Dp)比p型深层36的y方向上的尺寸(以下称作宽度Wp)大。例如，能够将深度Dp设为宽度Wp的1～4倍。如图5所示，各p型深层36从体层34的下表面延伸至比各沟槽14的底面靠下侧的深度。各p型深层36在位于体层34下侧的沟槽14的侧面处与栅极绝缘膜16相接。此外，各p型深层36在沟槽14的底面处与栅极绝缘膜16相接。各p型深层36隔着栅极绝缘膜16而与栅极电极18对置。
各n型深层37是n型杂质浓度比漂移层38高的n型层。各n型深层37的n型杂质浓度比各p型深层36的p型杂质浓度低。如图1、图2所示，各n型深层37配置在对应的间隔部39内。各n型深层37与体层34的下表面相接。各n型深层37与其两侧的p型深层36的侧面相接。各n型深层37从体层34的下表面延伸至比各沟槽14的底面及各p型深层36的下表面靠下侧。如图4所示，间隔部39内的n型深层37在yz剖面中具有在z方向上较长的形状。即，n型深层37的z方向上的尺寸(以下称作深度Dn)比间隔部39内的n型深层37的y方向上的尺寸(以下称作宽度Wn)大。例如，能够将深度Dn设为宽度Wn的1～4倍。在本实施方式中，n型深层37的宽度Wn与p型深层36的宽度Wp大致相等。各n型深层37具有延伸至相邻的p型深层36的下表面的正下方的连接区域37a。各连接区域37a与对应的p型深层36的下表面相接。各n型深层37经由各连接区域37a相互相连。n型深层37比p型深层36的下表面向下侧突出的部分的厚度T1(即，从p型深层36的下表面到n型深层37下表面的z方向上的距离)为约0.1μm，是非常薄的。如图1、图2所示，各n型深层37在各间隔部39内与栅极绝缘膜16相接。即，在位于体层34下侧的沟槽14的侧面和沟槽14的底面，各n型深层37与栅极绝缘膜16相接。
漂移层38是具有比源极层30低的n型杂质浓度的n型层。漂移层38配置在n型深层37的下侧。漂移层38对于n型深层37从下侧相接。
漏极层40是具有比漂移层38及n型深层37高的n型杂质浓度的n型层。漏极层40对于漂移层38从下侧相接。漏极层40配置在包括半导体衬底12的下表面12b的范围中。漏极层40与漏极电极24欧姆接触。
接着，对MOSFET10的制造方法进行说明。MOSFET10从整体由漏极层40构成的半导体衬底制造。首先，如图6所示，在漏极层40上通过外延生长而形成漂移层38，通过对所形成的漂移层38的表层部离子注入n型杂质而形成n型深层37。接着，如图7所示，通过对n型深层37有选择地离子注入p型杂质而在n型深层37中形成多个p型深层36。接着，如图8所示，在n型深层37及p型深层36上，通过外延生长而形成体层34。另外，也可以在体层34的形成工序之后实施p型深层36的形成工序。接着，通过对体层34有选择地离子注入n型杂质及p型杂质，形成源极层30和接触层32。然后，通过形成沟槽14、栅极绝缘膜16、栅极电极18、层间绝缘膜20、源极电极22及漏极电极24，从而完成MOSFET10。
MOSFET10在对漏极电极24施加了比源极电极22高的电位的状态下使用。在对各栅极电极18施加栅极阈值以上的电位的情况下，在栅极绝缘膜16附近的体层34中形成沟道。通过沟道，将源极层30与n型深层37连接。因此，如图1的箭头100所示，电子从源极层30经由沟道、n型深层37及漂移层38向漏极层40流动。即，MOSFET10导通。在将各栅极电极18的电位从栅极阈值以上的值向小于栅极阈值的值降低的情况下，沟道消失，电子的流动停止。即，MOSFET10截止。
接着，更详细地说明使MOSFET10截止时的动作。如果沟道消失，则体层34与各n型深层37的界面的pn结被施加反向电压。因而，耗尽层从体层34向各n型深层37扩展。此外，各p型深层36与体层34相连，具有与体层34大致相同的电位。因而，如果沟道消失，则各p型深层36与各n型深层37的界面的pn结也被施加反向电压。因而，耗尽层还从各p型深层36向各n型深层37扩展。如图5所示，在各p型深层36与沟槽14的交叉部，在沟槽14的正下方存在p型深层36。因而，耗尽层从沟槽14的正下方的p型深层36扩展到沟槽14的底面的周边的n型深层37。这样，通过从p型深层36扩展的耗尽层，使沟槽14的底面的周边的n型深层37迅速地耗尽。由此，抑制了沟槽14的底面附近的电场集中。此外，通过从体层34和各p型深层36扩展的耗尽层，使各n型深层37的整体耗尽。另外，由于各n型深层37与漂移层38相比n型杂质浓度低，所以与漂移层38内相比耗尽层难以扩展到各n型深层37内。但是，由于各n型深层37被p型深层36夹着，并且各n型深层37的宽度Wn较窄，所以各n型深层37的整体耗尽。此外，耗尽层经由各n型深层37向漂移层38扩展。由于漂移层38的n型杂质浓度低，所以漂移层38的大致整体耗尽。通过耗尽了的漂移层38及各n型深层37，在漏极电极24与源极电极22之间施加的高电压被保持。因而，MOSFET10具有高耐压。
接着，更详细地说明使MOSFET10导通时的动作。如上述那样，如果MOSFET10导通，则如图1的箭头100所示，电子从源极层30经由沟道和n型深层37向漂移层38流动。图9表示MOSFET10导通时的n型深层37内的耗尽层90的分布。在图9中，被以斜线赋予阴影的区域是耗尽层90。在MOSFET10导通的状态下，n型深层37与p型深层36的界面的pn结(以下称作pn结70)没有被施加反向电压。但是，在该状态下，也由于内建电势而在pn结70处存在耗尽层90。在本实施方式中，由于n型深层37的n型杂质浓度高，所以从pn结70延伸到n型深层37内的耗尽层90的宽度Wd较窄。因此，间隔部39内的电子的流通路径(即，没有耗尽的n型深层37)的宽度We较宽。因而，当MOSFET10导通时，n型深层37的电阻较低。因而，MOSFET10具有低导通电阻。
如以上说明，根据实施方式的MOSFET10的构造，能够实现高耐压，并且能够实现低导通电阻。图10表示对改变了n型深层37的深度Dn时的MOSFET的导通电阻和耐压进行模拟而得到的结果。横轴表示用n型深层37的深度Dn除以p型深层36的深度Dp而得到的规格值Dn/Dp。在Dn/Dp>1.00的情况下，如图4那样，n型深层37延伸至比p型深层36靠下侧。在Dn/Dp＝1.00的情况下，如图11所示，n型深层37的下端与p型深层36的下端一致。在Dn/Dp<1.00的情况下，如图12所示，n型深层37的下端比p型深层36的下端靠上侧，漂移层38延伸至n型深层37的下侧的间隔部39(即，图12的区域39a)内。如图10所示，规格值Dn/Dp越大，导通电阻越低。关于规格值Dn/Dp小时导通电阻高的理由，可以认为是因为，由于图12的区域39a(即，间隔部39内的漂移层38)的n型杂质浓度低，所以在MOSFET的导通状态下从p型深层36延伸到区域39a的耗尽层的宽度较宽，在区域39a中电子的流通路径变窄。如图10所示，在规格值Dn/Dp为0.67以上的情况下比较能够减小导通电阻，在规格值Dn/Dp为1.0以上的情况下能够更有效地减小导通电阻。此外，如果规格值Dn/Dp大，则MOSFET的耐压变低。可以认为这是因为，如果n型深层37比p型深层36的下表面向下侧突出的部分的厚度T1变厚，则在漂移层38内电场容易集中。在规格值Dn/Dp为1.07以下时能得到较高的耐压，在规格值Dn/Dp为1.03以下时耐压更稳定。
此外，如上述那样，在实施方式的MOSFET10中，各n型深层37和各p型深层36具有在纵向上较长的形状。如果这样构成各n型深层37和各p型深层36，则栅极电极18与漏极电极24之间的静电电容(即，反馈电容)变小。由此，能够使MOSFET10的开关速度提高。
另外，在图1～图5的实施方式的MOSFET10中，n型深层37的深度比p型深层36的深度深。但是，也可以如上述的图11那样，n型深层37的深度与p型深层36的深度相等。此外，也可以如上述的图12那样，p型深层36的深度比n型深层37的深度深。
此外，在图1～图5所示的实施方式的MOSFET10中，各n型深层37具有延伸至p型深层36正下方的连接区域37a。但是，也可以如图13那样，n型深层37不具有连接区域37a。
此外，在上述的实施方式中，各p型深层36相对于各沟槽14正交，但各p型深层36也可以相对于各沟槽14斜着交叉。
以上，对实施方式详细地进行了说明，但这些不过是例示，并不限定权利要求的范围。在权利要求书所记载的技术中，包含将以上例示的具体例各种各样地变形、变更后的形态。在本说明书或附图中说明的技术要素单独地或通过各种组合而发挥技术有用性，并不限定于申请时在权利要求中记载的组合。此外，本说明书或附图中例示的技术同时达成多个目的，达成其中1个目的本身就具有技术有用性。

Claims (5)

1.一种场效应晶体管(10)，其特征在于，
具有：
半导体衬底(12)，在上表面设有沟槽(14)；
栅极绝缘膜(16)，将上述沟槽的内表面覆盖；以及
栅极电极(18)，配置在上述沟槽内，被上述栅极绝缘膜从上述半导体衬底绝缘；
上述半导体衬底具有：
n型的源极层(30)，在上述沟槽的侧面与上述栅极绝缘膜相接；
p型的体层(34)，在位于上述源极层的下侧的上述沟槽的上述侧面与上述栅极绝缘膜相接；
多个p型深层(36)；
多个n型深层(37)；以及
漂移层(38)；
上述各p型深层从上述体层向下侧突出，从上述体层延伸至比上述沟槽的底面靠下侧，沿着当从上侧观察上述半导体衬底时相对于上述沟槽交叉的第1方向延伸，在当从上侧观察上述半导体衬底时相对于上述第1方向正交的第2方向上隔开间隔部而配置，在位于上述体层的下侧的上述沟槽的上述侧面及上述沟槽的上述底面与上述栅极绝缘膜相接；
上述各n型深层配置在对应的上述间隔部内，在位于上述体层的下侧的上述沟槽的上述侧面与上述栅极绝缘膜相接；
上述漂移层是与上述各n型深层相比具有低的n型杂质浓度的n型，与上述多个n型深层的下表面相接；
上述各p型深层具有上述半导体衬底的厚度方向上的尺寸比上述第2方向上的尺寸大的形状；
上述各n型深层具有上述半导体衬底的上述厚度方向上的尺寸比上述第2方向上的尺寸大的形状。
2.如权利要求1所述的场效应晶体管，其特征在于，
上述多个n型深层从上述体层的上述下表面延伸至上述多个p型深层的上述下表面的深度。
3.如权利要求2所述的场效应晶体管，其特征在于，
上述多个n型深层从上述体层的上述下表面延伸至比上述多个p型深层的上述下表面靠下侧。
4.如权利要求3所述的场效应晶体管，其特征在于，
上述多个n型深层经由上述多个p型深层的上述下表面的下侧的区域而相互相连。
5.如权利要求3或4所述的场效应晶体管，其特征在于，
上述半导体衬底的上述厚度方向上的上述n型深层的尺寸是上述半导体衬底的厚度方向上的上述p型深层的尺寸的1.07倍以下。
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