CN116961406A - 多级电荷泵电路和包括其的半导体存储器件 - Google Patents

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Abstract

提供了多级电荷泵电路和包括其的半导体存储器件。电荷泵电路可以包括第一泵浦级、第一传输级、第二泵浦级以及第二传输级，第一泵浦级包括第一泵浦电容器和第二泵浦电容器，第一传输级在时钟信号处于高电平时传输第一泵浦电容器的电压，或者在反相时钟信号处于高电平时传输第二泵浦电容器的电压，第二泵浦级包括第三泵浦电容器和第四泵浦电容器，第二传输级在时钟信号处于高电平时传输第三泵浦电容器的电压，或者在反相时钟信号处于高电平时传输第四泵浦电容器的电压。第二传输级可以输出多倍的输入电压。

Description

多级电荷泵电路和包括其的半导体存储器件
相关申请的交叉引用
本申请要求于2022年4月25日在韩国知识产权局提交的韩国专利申请No.10-2022-0050921的优先权，上述申请的全部内容通过引用包含于此。
技术领域
本文描述的本公开的各方面涉及电荷泵，更具体地，涉及多级电荷泵(multi-stage charge pump)电路和包括多级电荷泵电路的半导体存储器件。
背景技术
半导体存储器件可以分为易失性半导体存储器件和非易失性半导体存储器件。易失性半导体存储器件的读写速度可以相对比较快，但当电源关闭或与电源断开连接时，存储在易失性半导体存储器件中的数据会丢失。相比之下，非易失性半导体存储器件中存储的信息即使在电源关闭或与电源断开连接时也被保留。因此，非易失性半导体存储器件用于存储无论是否供电都将被保留的信息。半导体存储器件已经得到广泛使用，一些用途示例包括驱动电子设备(诸如，计算机或智能手机)和/或存储电子设备的数据。正在开发用于减小半导体存储器件的芯片尺寸(size)的高集成技术和用于增加半导体存储器件的容量的高容量技术。
在一般的电子电路构思中，不能期望在没有附加电路的情况下获得电势高于电源电压的电势的输出电压。然而，在许多情况下，半导体存储器件的操作需要电势高于电源电压的电势的电压。例如，在一些半导体存储器件中，当单元电容器由位线电压充电时，可能由于单元晶体管的阈值电压引起位线电压的压降。在这种情况下，可以通过利用比电源电压高得多的升压电压(boosting voltage)驱动单元晶体管的栅极来防止上述压降。此外，升压电压可以用于读出放大器、数据缓冲器等。
在一些半导体存储器件中，电荷泵电路可以提供升压电压。电荷泵电路是一种可以产生电平高于输入电压或电平低于接地电压的电压的DC-DC转换器。电荷泵电路可以使用电容器作为能量存储元件，并且可以包括由时钟信号驱动的多个开关。
发明内容
本公开的一些实施例可以提供一种被配置为在一个时钟周期内生成与多倍的输入电压对应的输出电压。
本公开的一些实施例可以提供一种电荷泵电路，其通过将泵浦级中使用的电容器两端的电压控制为小于或等于输入电压来防止或者减少电容器的劣化以及确保或提高可靠性。
本公开的一些实施例可以提供一种电荷泵电路，其在生成相等的输出电压时所使用的面积小于传统的多级升压电路的面积。
根据一些实施例，一种半导体存储器件的电荷泵电路包括第一泵浦级、第一传输级、第二泵浦级以及第二传输级，所述第一泵浦级包括第一泵浦电容器和第二泵浦电容器，所述第一泵浦电容器包括被施加时钟信号的第一端以及与第一节点连接的第二端，所述第二泵浦电容器包括被施加反相时钟信号的第一端以及与第二节点连接的第二端，所述第一传输级在所述时钟信号处于高电平时向第三节点传输所述第一节点的电压，或者在所述反相时钟信号处于所述高电平时向第四节点传输所述第二节点的电压，所述第二泵浦级包括第三泵浦电容器和第四泵浦电容器，所述第三泵浦电容器包括与所述第三节点连接的第一端以及与第五节点连接的第二端，所述第四泵浦电容器包括与所述第四节点连接的第一端以及与第六节点连接的第二端，所述第二传输级在所述时钟信号处于所述高电平时向输出节点传输所述第五节点的电压，或者在所述反相时钟信号处于所述高电平时向所述输出节点传输所述第六节点的电压。当所述时钟信号处于所述高电平时，所述第一泵浦电容器和所述第三泵浦电容器可以串联电连接到所述输出节点，可以向所述输出节点输出与多倍的输入电压对应的输出电压，所述输入电压被施加到所述第一泵浦级和所述第二泵浦级。当所述反相时钟信号处于所述高电平时，所述第二泵浦电容器和所述第四泵浦电容器可以串联电连接到所述输出节点，可以向所述输出节点输出与多倍的所述输入电压对应的所述输出电压。
在一些实施例中，所述第一泵浦级还可以包括：第一N型晶体管，所述第一N型晶体管包括与所述第二节点连接的栅极、被配置为接收所述输入电压的漏极、以及与所述第一节点连接的源极；以及第二N型晶体管，所述第二N型晶体管包括与所述第一节点连接的栅极、被配置为接收所述输入电压的漏极、以及与所述第二节点连接的源极。
在一些实施例中，所述第二泵浦级还可以包括：第三N型晶体管，所述第三N型晶体管包括被配置为接收所述反相时钟信号的栅极、与所述第三节点连接的漏极、以及与接地节点连接的源极；第四N型晶体管，所述第四N型晶体管包括被配置为接收所述时钟信号的栅极、与所述第四节点连接的漏极、以及与所述接地节点连接的源极；第五N型晶体管，所述第五N型晶体管包括与所述第二节点连接的栅极、被配置为接收所述输入电压的漏极、以及与所述第五节点连接的源极；以及第六N型晶体管，所述第六N型晶体管包括与所述第一节点连接的栅极、被配置为接收所述输入电压的漏极、以及与所述第六节点连接的源极。
在一些实施例中，所述第一传输级还可以包括：第一P型晶体管，所述第一P型晶体管包括与所述第二节点连接的栅极、与所述第一节点连接的源极、以及与所述第三节点连接的漏极；以及第二P型晶体管，所述第二P型晶体管包括与所述第一节点连接的栅极、与所述第二节点连接的源极、以及与所述第四节点连接的漏极。
在一些实施例中，所述第二传输级还可以包括：第三P型晶体管，所述第三P型晶体管包括与所述第六节点连接的栅极、与所述第五节点连接的源极、以及与所述输出节点连接的漏极；以及第四P型晶体管，所述第四P型晶体管包括与所述第五节点连接的栅极、与所述第六节点连接的源极、以及与所述输出节点连接的漏极。
在一些实施例中，当所述时钟信号处于所述高电平并且所述反相时钟信号处于低电平时，所述第一泵浦电容器和所述第三泵浦电容器可以在泵浦模式下操作，所述第一节点的电压可以通过所述第一泵浦电容器升压至与两倍的所述输入电压对应的第一电压，所述第一P型晶体管可以向所述第三节点传输所述第一电压，所述第五节点的电压可以通过所述第三泵浦电容器升压至与三倍的所述输入电压对应的第二电压，所述第三P型晶体管可以向所述输出节点传输所述第二电压。
在一些实施例中，当所述时钟信号处于所述低电平并且所述反相时钟信号处于所述高电平时，所述第二泵浦电容器和所述第四泵浦电容器在泵浦模式下操作，所述第二节点的电压可以通过所述第二泵浦电容器升压至与两倍的所述输入电压对应的第一电压，所述第二P型晶体管可以向所述第四节点传输所述第一电压，所述第六节点的电压可以通过所述第四泵浦电容器升压至与三倍的所述输入电压对应的第二电压，所述第四P型晶体管可以向所述输出节点传输所述第二电压。
在一些实施例中，当所述时钟信号处于低电平并且所述反相时钟信号处于所述高电平时，所述第一泵浦电容器和所述第三泵浦电容器在预充电模式下操作，所述第一节点可以通过所述第一N型晶体管被用所述输入电压预充电，所述第三节点可以通过所述第三N型晶体管被用接地电压预充电，所述第五节点可以通过所述第五N型晶体管被用所述输入电压预充电。
在一些实施例中，当所述时钟信号处于所述高电平并且所述反相时钟信号处于低电平时，所述第二泵浦电容器和所述第四泵浦电容器在预充电模式下操作，所述第二节点可以通过所述第二N型晶体管被用所述输入电压预充电，所述第四节点可以通过所述第四N型晶体管被用接地电压预充电，所述第六节点可以通过所述第六N型晶体管被用所述输入电压预充电。
在一些实施例中，所述第一泵浦级、所述第一传输级、所述第二泵浦级和所述第二传输级可以在所述时钟信号或所述反相时钟信号的一个时钟周期期间同时操作。
在一些实施例中，在泵浦模式或预充电模式下，所述第一泵浦电容器、所述第二泵浦电容器、所述第三泵浦电容器和所述第四泵浦电容器中的每一者的两端之间的电压差的大小可以被保持为小于或等于所述输入电压的大小。
根据一些实施例，一种半导体存储器件的电荷泵电路可以包括第一泵浦级、第一传输级、第二泵浦级、第二传输级、第一子泵浦电路、以及第二子泵浦电路，所述第一泵浦级包括第一泵浦电容器和第二泵浦电容器，所述第一泵浦电容器包括被配置为接收时钟信号的第一端以及与第一节点连接的第二端，所述第二泵浦电容器包括被配置为接收反相时钟信号的第一端以及与第二节点连接的第二端，所述第一传输级在所述时钟信号处于高电平时向第三节点传输所述第一节点的电压，或者在所述反相时钟信号处于所述高电平时向第四节点传输所述第二节点的电压，所述第二泵浦级包括第三泵浦电容器和第四泵浦电容器，所述第三泵浦电容器包括与所述第三节点连接的第一端以及与第五节点连接的第二端，所述第四泵浦电容器包括与所述第四节点连接的第一端以及与第六节点连接的第二端，所述第二传输级在所述时钟信号处于所述高电平时向输出节点传输所述第五节点的电压，或者在所述反相时钟信号处于所述高电平时向所述输出节点传输所述第六节点的电压，所述第一子泵浦电路基于所述时钟信号的电平变化定时(timing)，控制所述第二节点的电压变化定时和所述第六节点的电压变化定时，所述第二子泵浦电路基于所述反相时钟信号的电平变化定时，控制所述第一节点的电压变化定时和所述第五节点的电压变化定时。当所述时钟信号处于所述高电平时，所述第一泵浦电容器和所述第三泵浦电容器可以串联电连接到所述输出节点，并且可以向所述输出节点输出多倍的输入电压对应的输出电压，所述输入电压被施加到所述第一泵浦级和所述第二泵浦级。当所述反相时钟信号处于所述高电平时，所述第二泵浦电容器和所述第四泵浦电容器可以串联电连接到所述输出节点，并且可以向所述输出节点输出与多倍的所述输入电压对应的所述输出电压。
在一些实施例中，所述第一泵浦级还可以包括第一N型晶体管和第二N型晶体管，所述第二泵浦级还可以包括第三N型晶体管、第四N型晶体管、第五N型晶体管和第六N型晶体管，所述第一子泵浦电路可以包括第一控制逻辑、第一子电容器、第一N型子晶体管和第二N型子晶体管，所述第二子泵浦电路可以包括第二控制逻辑、第二子电容器、第三N型子晶体管和第四N型子晶体管。所述第一N型晶体管的源极可以与所述第一节点连接，所述第二N型晶体管的源极可以与所述第二节点连接，所述第三N型晶体管的漏极可以与所述第三节连接点，所述第四N型晶体管的漏极可以与所述第四节点连接，所述第五N型晶体管的源极可以与所述第五节点连接，所述第六N型晶体管的源极可以与所述第六节点连接，所述第一控制逻辑的第一端可以与第七节点连接。所述第二N型晶体管的栅极、所述第六N型晶体管的栅极、所述第一子电容器的第一端、所述第一N型子晶体管的源极、所述第二N型子晶体管的源极、以及所述第四N型子晶体管的栅极可以与第八节点连接。所述第二控制逻辑的第一端可以与第九节点连接。所述第一N型晶体管的栅极、所述第五N型晶体管的栅极、所述第二子电容器的第一端、所述第三N型子晶体管的源极、所述第四N型子晶体管的源极、以及所述第二N型子晶体管的栅极可以与第十节点连接。所述第一控制逻辑的第二端可以与所述第一子电容器的第二端连接，所述第二控制逻辑的第二端可以与所述第二子电容器的第二端连接，所述第三N型晶体管的源极和所述第四N型晶体管的源极可以与接地节点连接，所述输入电压可以被施加到所述第一N型晶体管的漏极、所述第二N型晶体管的漏极、所述第五N型晶体管的漏极以及所述第六N型晶体管的漏极。
在一些实施例中，所述第一控制逻辑可以被配置为延迟所述时钟信号，并且可以被配置为将延迟的所述时钟信号输出到所述第一子电容器，所述第二控制逻辑可以被配置为延迟所述反相时钟信号，并且可以被配置为将延迟的所述反相时钟信号输出到所述第二子电容器。
在一些实施例中，所述第一子泵浦电路可以被配置为：在预充电模式下，控制所述第二N型晶体管和所述第六N型晶体管，使得所述第二节点的电位和所述第六节点的电位独立于所述反相时钟信号被保持。
在一些实施例中，所述第一子泵浦电路可以被配置为：控制所述第二N型晶体管和所述第六N型晶体管，使得所述第二节点的电位和所述第六节点的电以与所述第二泵浦电容器和所述第四泵浦电容器从预充电模式切换到泵浦模式的定时不同的定时被保持在所述输入电压。
在一些实施例中，在预充电模式下，所述第二子泵浦电路可以被配置为：控制所述第一N型晶体管和所述第五N型晶体管，使得所述第一节点的电位和所述第五节点的电位独立于所述时钟信号被保持。
在一些实施例中，所述第二子泵浦电路可以被配置为：控制所述第一N型晶体管和所述第五N型晶体管，使得所述第一节点的电位和所述第五节点的电位以与所述第一泵浦电容器和所述第三泵浦电容器从预充电模式切换到泵浦模式的定时不同的定时被保持在所述输入电压。
根据一些实施例，一种半导体存储器件可以包括存储单元阵列以及外围电路，所述存储单元阵列包括多个存储单元，所述外围电路从外部源接收时钟信号、第一电源电压以及高于所述第一电源电压的第二电源电压，并且基于所述时钟信号、所述第一电源电压和所述第二电源电压，从所述存储单元阵列读取数据，或将数据写入所述存储单元阵列，并且所述外围电路可以包括电荷泵电路，所述电荷泵电路生成与多倍的所述第二电源电压对应的内部电压。所述电荷泵电路可以包括：第一泵浦级、第一传输级、第二泵浦级以及第二传输级，所述第一泵浦级包括第一泵浦电容器和第二泵浦电容器，所述第一泵浦电容器包括被配置为接收所述时钟信号的第一端以及与第一节点连接的第二端，所述第二泵浦电容器包括被配置为接收由所述外围电路生成的反相时钟信号的第一端以及与第二节点连接的第二端，所述第一传输级在所述时钟信号处于高电平时向第三节点传输所述第一节点的电压，或者在所述反相时钟信号处于所述高电平时向第四节点传输所述第二节点的电压，所述第二泵浦级包括第三泵浦电容器和第四泵浦电容器，所述第三泵浦电容器包括与所述第三节点连接的第一端以及与第五节点连接的第二端，所述第四泵浦电容器包括与所述第四节点连接的第一端以及与第六节点连接的第二端，所述第二传输级在所述时钟信号处于所述高电平时向输出节点传输所述第五节点的电压，或者在所述反相时钟信号处于所述高电平时向所述输出节点传输所述第六节点的电压。当所述时钟信号处于所述高电平时，所述第一泵浦电容器和所述第三泵浦电容器可以串联电连接到所述输出节点，并且可以向所述输出节点输出与多倍的所述第二电源电压对应的输出电压，所述第二电源电压被施加到所述第一泵浦级和所述第二泵浦级。当所述反相时钟信号处于所述高电平时，所述第二泵浦电容器和所述第四泵浦电容器可以串联电连接到所述输出节点，并且可以向所述输出节点输出与所述第二电源电压的多倍对应的所述输出电压。
在一些实施例中，所述外围电路可以包括：地址译码器，所述地址译码器向所述存储单元阵列提供用于选择字线的字线使能电压；输入/输出电路，所述输入/输出电路通过位线与所述存储单元阵列连接，并且通过所述位线将所述数据输入到所述存储单元阵列，或者将通过所述位线传输的所述数据输出到外部目的地；以及控制逻辑，所述控制逻辑向所述电荷泵电路提供所述时钟信号和所述第二电源电压，生成所述反相时钟信号，并且控制所述地址译码器和所述输入/输出电路，使得所述数据被输入到所述存储单元阵列或者所述数据被输出到所述外部目的地，所述控制逻辑可以控制所述电荷泵电路，使得针对每种操作模式生成与多倍的所述第二电源电压对应的所述字线使能电压。
附图说明
通过参考附图详细描述本公开的实施例中的一些示例，本公开的以上以及其他目的和特征将变得清楚。
图1是示出根据一些实施例的数据存储设备的框图。
图2是示出图1所示的半导体存储器件的框图。
图3是示出根据一些实施例的电荷泵电路的框图。
图4是示出图3的电荷泵电路的电路图。
图5是示出图4的电荷泵电路在被施加高电平的时钟信号和低电平的反相时钟信号时的操作的图。
图6是示出图4的电荷泵电路在被施加低电平的时钟信号和高电平的反相时钟信号时的操作的图。
图7是示出图4的电荷泵电路中的每个节点的电压变化的定时图。
图8是示出根据一些实施例的包括子泵浦电路(sub-pumping circuit)的电荷泵电路的框图。
图9是示出根据一些实施例的电荷泵电路中的对应于输出电压的输出电流的定时图。
图10是示出根据一些实施例的包括辅助传输级的主体偏置(body bias)电路的电荷泵电路的电路图。
图11是示出根据一些实施例的产生与N倍输入电压对应的输出电压的电荷泵电路的图。
具体实施方式
下面，将以足够清晰的方式详细描述本公开的实施例中的一些示例，以使本领域的普通技术人员能够实施本文公开的发明构思。
图1是示出根据一些实施例的数据存储设备的框图。参照图1，数据存储设备1000包括半导体存储器件1100和存储器控制器1200。半导体存储器件1100和存储器控制器1200可以通过一条或更多条数据输入/输出线IO、一条或更多条控制线CTRL、时钟信号线CLK、电源线VDD和VPP连接。在存储器控制器1200的控制下，数据存储设备1000可以将数据存储在半导体存储器件1100中。
根据一些实施例，半导体存储器件1100可以包括存储单元区域1110和外围电路区域1120。存储单元区域1110包括存储单元阵列。存储单元阵列可以包括多个存储单元，并且一个或更多个数据(或数据位)可以存储在每个存储单元中。
根据一些实施例，外围电路区域1120可以从存储器控制器1200接收命令、地址和数据，并且可以通过内部操作将数据存储在存储单元区域1110中。此外，外围电路区域1120可以读取存储在存储单元区域1110中的数据，并且可以将读取的数据提供给存储器控制器1200。外围电路区域1120可以通过电源线VDD和VPP接收外部电源，并且可以生成内部操作(诸如，读取操作或写入操作)中使用的内部电源。
根据一些实施例，外围电路区域1120可以包括电压发生器1150，电压发生器1150被配置为生成各种电平的内部电源信号。电压发生器1150可以包括电容器和晶体管。在一些实施例中，并且如本文更详细地描述的，电压发生器1150中包括的电荷泵可以被实现为具有交叉耦合电荷泵结构和双升压操作泵结构。根据本公开的一些实施例，可以减小半导体存储器件1100的芯片尺寸，和/或可以提高半导体存储器件1100的电路特性。
图2是示出图1所示的半导体存储器件的框图。作为示例，在图2中示出了DRAM1100A。参照图2，DRAM 1100A可以包括存储单元阵列1110和外围电路区域1120。外围电路区域1120可以包括输入/输出(I/O)电路1130、地址译码器1140、电压发生器1150和控制逻辑1160。
根据一些实施例，存储单元区域1110可以包括多个存储单元，并且一个或更多个数据(或数据位)可以存储在每个存储单元中。存储单元区域1110可以执行基于从地址译码器1140接收的字线使能电压通过位线BL读取和/或写入数据的内部操作。字线使能电压可以通过字线WL被提供给多个存储单元。
根据一些实施例，输入/输出电路1130可以通过位线BL与存储单元阵列1110内部连接，并且可以通过输入/输出线I/O与存储器控制器1200(参见图1)外部连接。输入/输出电路1130可以在写入操作中被提供来自存储器控制器1200的写入数据，并且可以在读取操作中向存储器控制器1200提供读取数据。输入/输出电路1130可以在控制逻辑1160的控制下接收和输出数据。
根据一些实施例，地址译码器1140可以在控制逻辑1160的控制下将字线使能电压(例如，写入电压或读取电压)提供给选定字线WL。地址译码器1140可以被提供字线使能电压，其可以用于选择存储单元区域1110的字线WL。地址译码器1140可以被提供来自电压发生器1150的字线使能电压。地址译码器1140可以向存储单元区域1110提供针对各个操作模式(例如，读取模式、写入模式、刷新模式和测试模式)不同地设置大小(或电平)的字线使能电压。地址译码器1140可以被供应来自电压发生器1150的至少一个字线使能电压。
根据一些实施例，电压发生器1150可以从控制逻辑1160接收核心电源电压VPP，并且可以在控制逻辑1160的控制下生成可以用于读取或写入数据的至少一个字线使能电压。电压发生器1150可以生成电平高于DRAM 1100A中使用的核心电源电压VPP的电压。例如，电压发生器1150可以包括电荷泵1151，电荷泵1151被配置为生成电平高于核心电源电压VPP的电压。电荷泵1151可以基于核心电源电压VPP生成电平高于核心电源电压VPP的电压(例如，该电压的电平是核心电源电压VPP的电平的多倍)。核心电源电压VPP可以用作被输入到电荷泵1151的输入电压Vin(参见图3)。电荷泵1151可以基于从控制逻辑1160提供的时钟信号CLK和反相时钟信号，生成每个操作模式的字线使能电压。此外，电压发生器1150可以生成可以在外围电路区域1120的操作中使用的、电平高于核心电源电压VPP的电压。
根据一些实施例，可以从存储器控制器1200向控制逻辑1160提供控制信号CTRL(例如，命令、地址或任何其他控制信号)、时钟信号CLK、设备电源电压VDD(例如1.1V)、以及电平高于设备电源电压VDD的核心电源电压VPP(例如1.8V)。控制逻辑1160可以针对外围电路区域1120(例如，输入/输出电路1130、地址译码器1140和电压发生器1150)的操作提供设备电源电压VDD(例如，第一电源电压)。控制逻辑1160可以通过使用时钟信号CLK和控制信号CTRL来控制DRAM 1100A的写入、读取和删除操作。控制逻辑1160可以基于时钟信号CLK生成反相时钟信号。控制逻辑1160可以向电压发生器1150(或电荷泵1151)提供核心电源电压VPP(例如，第二电源电压)、时钟信号CLK和反相时钟信号。
图3是示出根据一些实施例的电荷泵电路的框图。参照图3，电荷泵电路100可以对应于图1的电压发生器1150或图2的电荷泵1151。电荷泵电路100可以基于作为相对较低电压的输入电压Vin(例如，图1或图2的核心电源电压VPP)，生成作为相对较高电压的输出电压Vout(例如，图1的半导体存储器件1100或图2的DRAM 1100A的内部高电压或字线使能电压)。电荷泵电路100可以包括多个级(stage)。
根据一些实施例，电荷泵电路100可以包括第一泵浦级110、第一传输级120、第二泵浦级130和第二传输级140。然而，本公开不限于此。例如，电荷泵电路100还可以依据目标输出电压Vout在第二传输级140的后面包括额外的泵浦级和额外的传输级，如参考图11所描述的。额外的泵浦级和额外的传输级可以分别包括与第二泵浦级130和第二传输级140相同的配置。电荷泵电路100可以生成与多倍输入电压Vin对应的输出电压Vout。下面，为了描述方便，假设电荷泵电路100生成与三倍的输入电压Vin对应的输出电压Vout，并且电荷泵电路100包括第一泵浦级110、第一传输级120、第二泵浦级130、以及第二传输级140。
根据一些实施例，第一泵浦级110可以通过第一节点Nl和第二节点N2与第一传输级120连接。第一传输级120可以通过第三节点N3和第四节点N4与第二泵浦级130连接。第二泵浦级130可以通过第五节点N5和第六节点N6与第二传输级140连接。输入电压Vin可以施加到第一泵浦级110和第二泵浦级130。时钟信号CLK可以施加到第一泵浦级110和第二泵浦级130。反相时钟信号CLKB可以施加到第一泵浦级110和第二泵浦级130。第二泵浦级130可以与接地节点GND连接。输出电压Vout可以通过第二传输级140输出。
根据一些实施例，基于时钟信号CLK和反相时钟信号CLKB，电荷泵电路100的第一部分可以在预充电模式下操作，电荷泵电路100的第二部分可以在泵浦模式(pumpingmode)下操作。例如，当时钟信号CLK处于高电平并且反相时钟信号CLKB处于低电平时，与第一节点N1、第三节点N3和第五节点N5连接的元件(或组件)可以在泵浦模式下操作，并且与第二节点N2、第四节点N4和第六节点N6连接的元件(或组件)可以在预充电模式下操作。当时钟信号CLK处于低电平并且反相时钟信号CLKB处于高电平时，与第一节点N1、第三节点N3和第五节点N5连接的元件(或组件)可以在预充电模式下操作，并且与第二节点N2、第四节点N4和第六节点N6连接的元件(或组件)可以在泵浦模式下操作。根据以上描述，与第一节点N1、第三节点N3和第五节点N5连接的元件(或组件)可以和与第二节点N2、第四节点N4和第六节点N6连接的元件(或组件)互补地操作，因此，可以均匀地输出输出电压Vout。
根据一些实施例，电荷泵电路100可以生成与多倍输入电压Vin对应的输出电压Vout。例如，在预充电模式的情况下，可以用输入电压Vin对第一节点N1或第二节点N2进行预充电。在预充电模式的情况下，可以用接地电压Vss对第三节点N3或第四节点N4进行预充电。在预充电模式的情况下，可以用输入电压Vin对第五节点N5或第六节点N6进行预充电。在泵浦模式的情况下，第一节点N1或第二节点N2可以升压到两倍的输入电压2Vin。在泵浦模式的情况下，第三节点N3或第四节点N4可以升压到两倍的输入电压2Vin。在泵浦模式的情况下，第五节点N5或第六节点N6可以升压到三倍的输入电压3Vin。
根据一些实施例，在泵浦模式下，第一泵浦级110可以将输入节点的电压(或输入电压Vin)升高与输入电压Vin一样多。第一传输级120可以将第一节点N1或第二节点N2的电压传输到第三节点N3或第四节点N4。第二泵浦级130可以将第三节点N3或第四节点N4的电压升高与输入电压Vin一样多。第二传输级140可以将第五节点N5或第六节点N6的电压传输到输出节点。
根据一些实施例，第一泵浦级110、第一传输级120、第二泵浦级130和第二传输级140可以在一个时钟周期内同时操作，并且输出电压Vout可以仅在一个时钟周期内升压至目标电压(例如，与多倍输入电压Vin对应的高电压)。
图4是示出图3的电荷泵电路的电路图。参照图4，电荷泵电路100可以包括第一泵浦级110、第一传输级120、第二泵浦级130和第二传输级140。电荷泵电路100可以基于时钟信号CLK和反相时钟信号CLKB将输入电压Vin升压，并且可以生成与输入电压Vin相比为相对较高的电压的输出电压Vout。
根据一些实施例，第一泵浦级110可以包括第一泵浦电容器C1、第二泵浦电容器C2、第一N型(或NMOS)晶体管M1和第二N型晶体管M2。第一传输级120可以包括第一P型(或PMOS)晶体管P1和第二P型晶体管P2。第二泵浦级130可以包括第三泵浦电容器C3、第四泵浦电容器C4、第三N型晶体管M3、第四N型晶体管M4、第五N型晶体管M5和第六N型晶体管M6。第二传输级140可以包括第三P型晶体管P3和第四P型晶体管P4。第一泵浦级110和第一传输级120可以通过第一节点N1和第二节点N2彼此连接。第一传输级120和第二泵浦级130可以通过第三节点N3和第四节点N4彼此连接。第二泵浦级130和第二传输级140可以通过第五节点N5和第六节点N6彼此连接。
根据一些实施例，第一泵浦电容器C1可以包括被施加时钟信号CLK的第一端以及与第一节点N1连接的第二端。第二泵浦电容器C2可以包括被施加反相时钟信号CLKB的第一端以及与第二节点N2连接的第二端。作为示例，反相时钟信号CLKB可以是时钟信号CLK的反相版本。第一N型晶体管M1可以包括与第二节点N2连接的栅极、被施加输入电压Vin的漏极以及与第一节点N1连接的源极。第二N型晶体管M2可以包括与第一节点N1连接的栅极、被施加输入电压Vin的漏极以及与第二节点N2连接的源极。第一P型晶体管P1可以包括与第二节点N2连接的栅极、与第一节点N1连接的源极以及与第三节点N3连接的漏极。第二P型晶体管P2可以包括与第一节点N1连接的栅极、与第二节点N2连接的源极以及与第四节点N4连接的漏极。
根据一些实施例，第三泵浦电容器C3可以包括与第三节点N3连接的第一端以及与第五节点N5连接的第二端。第四泵浦电容器C4可以包括与第四节点N4连接的第一端以及与第六节点N6连接的第二端。第三N型晶体管M3可以包括被施加反相时钟信号CLKB的栅极、与第三节点N3连接的漏极以及与接地节点GND连接的源极。第四N型晶体管M4可以包括被施加了时钟信号CLK的栅极、与第四节点N4连接的漏极以及与接地节点GND连接的源极。第五N型晶体管M5可以包括与第二节点N2连接的栅极、被施加输入电压Vin的漏极以及与第五节点N5连接的源极。第六N型晶体管M6可以包括与第一节点N1连接的栅极、被施加输入电压Vin的漏极以及与第六节点N6连接的源极。第三P型晶体管P3可以包括与第六节点N6连接的栅极、与第五节点N5连接的源极以及与输出节点连接的漏极。第四P型晶体管P4可以包括与第五节点N5连接的栅极、与第六节点N6连接的源极以及与输出节点连接的漏极。
根据一些实施例，电荷泵电路100可以包括交叉耦合结构。电荷泵电路100的第一部分和第二部分可以执行互补操作。当第一泵浦电容器C1和第三泵浦电容器C3在泵浦模式下操作时，第二泵浦电容器C2和第四泵浦电容器C4可以在预充电模式下操作。或者，当第一泵浦电容器C1和第三泵浦电容器C3在预充电模式下操作时，第二泵浦电容器C2和第四泵浦电容器C4可以在泵浦模式下操作。作为示例，在时钟信号CLK和反相时钟信号CLKB未被施加的初始模式下，第一节点N1、第二节点N2、第五节点N5和第六节点N6可以被设置为输入电压Vin，第三节点N3和第四节点N4可以被设置为接地电压Vss。将参考图5和图6更详细地描述电荷泵电路100的操作。
根据一些实施例，电荷泵电路100的面积(或尺寸)可以小于传统的交叉耦合电荷泵电路的面积(或尺寸)。例如，传统的交叉耦合电荷泵电路具有一个泵浦级和一个充电级被重复以增加电压的结构。每个重复的泵浦级通常可以包括两个泵浦电容器、两个N型晶体管和两个P型晶体管。每个重复的充电级可以包括两个泵浦电容器。根据以上描述，为了生成与三倍的输入电压Vin对应的输出电压，传统的交叉耦合电荷泵电路可以包括两个泵浦级和一个充电级，即，可以包括六个电容器、四个N型晶体管和四个P型晶体管。相比之下，为了生成与三倍的输入电压Vin对应的输出电压，电荷泵电路100可以由四个电容器、六个N型晶体管和四个P型晶体管组成。通常，由于电容器所占面积大于晶体管所占面积，因此电荷泵电路100的面积(或尺寸)可以小于传统的交叉耦合电荷泵电路的面积(或尺寸)。
此外，在泵浦电容器和充电电容器并联连接的传统的交叉耦合电荷泵电路中，级数越多，充电电容器所需的容量越大。因此，在传统的交叉耦合电荷泵电路中，级数越多，电容器的面积会越大。相比之下，根据本发明构思的一些实施例，可以在电荷泵电路100的所有级中使用容量与第一级的容量相同的充电电容器。原因是电荷泵电路100的每个充电电容器(例如，第一泵浦电容器C1、第二泵浦电容器C2、第三泵浦电容器C3和第四泵浦电容器C4)两端的电压小于或等于输入电压Vin。因此，电荷泵电路100的面积可以小于传统的交叉耦合电荷泵电路的面积。
如上所述，由于本公开的电荷泵电路100可以利用交叉耦合结构的双升压电荷泵来实现，因此可以简化电荷泵电路100，并且可以最小化电荷泵电路100的面积。由于电荷泵电路100利用双升压电荷泵来实现，因此电荷泵电路100可以从低电压(例如1.1V)开始正常工作，并且电荷泵电路100可以以相对高的效率工作，而不管使用的电压如何。由于电荷泵电路100从输入到输出以两个阶段(例如，预充电和传输)进行操作，因此可以最小化泵浦损耗，并且可以保持相对高的泵浦效率。此外，由于包括在电荷泵电路100中的每个电容器两端的电压不超过输入电压，因此可以提高电荷泵电路100的可靠性，并且可以增加每单位面积的电容器的数量。此外，相较于传统的多级交叉耦合电荷泵，电荷泵电路100可以仅在一个时钟周期内输出泵浦电压，并且电荷泵电路100中使用的晶体管的数量可以减少，电荷泵电路100的总面积可以减小。
图5是示出图4的电荷泵电路在被施加高电平的时钟信号和低电平的反相时钟信号时的操作的图。参考图5，在时钟信号CLK为高电平并且反相时钟信号CLKB为低电平的第一种情况下，第一N型晶体管M1、第二P型晶体管P2、第三N型晶体管M3、第五N型晶体管M5和第四P型晶体管P4可以关断，第二N型晶体管M2、第一P型晶体管P1、第四N型晶体管M4、第六N型晶体管M6和第三P型晶体管P3可以接通。在第一种情况下，第一泵浦电容器C1和第三泵浦电容器C3可以在泵浦模式下操作，第二泵浦电容器C2和第四泵浦电容器C4可以在预充电模式下操作。
根据一些实施例，在第一种情况下，在泵浦模式下操作的第一泵浦电容器C1和第三泵浦电容器C3可以串联连接到输出节点。例如，第一泵浦电容器C1和第三泵浦电容器C3可以通过接通的第一P型晶体管P1和第三P型晶体管P3串联连接。根据以上描述，第一节点N1的电压可以通过第一泵浦电容器C1增加到两倍的输入电压2Vin，第一节点N1的电压2Vin可以通过第一P型晶体管P1传输到第三节点N3，第五节点N5的电压可以通过第三泵浦电容器C3增加到三倍的输入电压3Vin，第五节点N5的电压3Vin可以通过第三P型晶体管P3输出为输出电压Vout。
根据一些实施例，在第一种情况下，在预充电模式下操作的第二泵浦电容器C2和第四泵浦电容器C4可以被输入电压Vin预充电。例如，可以将低电平的反相时钟信号CLKB施加到第二泵浦电容器C2的第一端，并且可以通过第二N型晶体管M2利用输入电压Vin对第二节点N2进行预充电。可以通过第四N型晶体管M4利用接地电压Vss对第四节点N4进行预充电。可以通过第六N型晶体管M6利用输入电压Vin对第六节点N6进行预充电。这样，第二泵浦电容器C2和第四泵浦电容器C4中的每一者可以被输入电压Vin充电。
图6是示出图4的电荷泵电路在被施加低电平的时钟信号和高电平的反相时钟信号时的操作的图。参考图6，在时钟信号CLK为低电平并且反相时钟信号CLKB为高电平的第二种情况下，第一N型晶体管M1、第二P型晶体管P2、第三N型晶体管M3、第五N型晶体管M5和第四P型晶体管P4可以接通，第二N型晶体管M2、第一P型晶体管P1、第四N型晶体管M4、第六N型晶体管M6和第三P型晶体管P3可以关断。在第二种情况下，第一泵浦电容器C1和第三泵浦电容器C3可以在预充电模式下操作，第二泵浦电容器C2和第四泵浦电容器C4可以在泵浦模式下操作。
根据一些实施例，在第二种情况下，在泵浦模式下操作的第二泵浦电容器C2和第四泵浦电容器C4可以串联连接到输出节点。例如，第二泵浦电容器C2和第四泵浦电容器C4可以通过接通的第二P型晶体管P2和第四P型晶体管P4串联连接。根据以上描述，第二节点N2的电压可以通过第二泵浦电容器C2增加到两倍的输入电压2Vin，第二节点N2的电压2Vin可以通过第二P型晶体管P2传输到第四节点N4，第六节点N6的电压可以通过第四泵浦电容器C4增加到三倍的输入电压3Vin，并且第六节点N6的电压3Vin可以通过第四P型晶体管P4输出为输出电压Vout。
根据一些实施例，在第二种情况下，在预充电模式下操作的第一泵浦电容器C1和第三泵浦电容器C3可以被输入电压Vin预充电。例如，可以将低电平的时钟信号CLK施加到第一泵浦电容器C1的第一端，并且可以通过第一N型晶体管M1利用输入电压Vin对第一节点N1进行预充电。可以通过第三N型晶体管M3利用接地电压Vss对第三节点N3进行预充电。可以通过第五N型晶体管M5利用输入电压Vin对第五节点N5进行预充电。这样，第一泵浦电容器C1和第三泵浦电容器C3中的每一者可以被输入电压Vin充电。
参照图5和图6，第一泵浦级110、第一传输级120、第二泵浦级130和第二传输级140可以在一个时钟周期内同时操作，并且可以生成与多倍(例如，三倍)的输入电压Vin对应的输出电压Vout。因此，电荷泵电路100可以相对快速地生成作为相对高电压的输出电压Vout；此外，与多个级顺序地操作以输出高电压的方式相比，电荷泵电路100生成输出电压Vout时发生的电压损失可以减少。此外，在泵浦模式和预充电模式下，每个泵浦电容器(例如，第一泵浦电容器C1、第二泵浦电容器C2、第三泵浦电容器C3和第四泵浦电容器C4中的每一者)两端的电压可以小于或等于输入电压Vin，而不管泵浦级数的增加如何。因此，可以防止或减少每个泵浦电容器的劣化。这可以表示电荷泵电路100的可靠性得以提高。
图7是示出图4的电荷泵电路中的每个节点的电压变化的定时图。参照图4至图7，时钟曲线10可以指示时钟信号CLK和反相时钟信号CLKB。第一曲线11可以指示第一节点N1或第二节点N2的电压。第二曲线12可以指示第三节点N3或第四节点N4的电压。第三曲线13可以指示第五节点N5或第六节点N6的电压。作为示例，当时钟曲线10指示时钟信号CLK时，第一曲线11可以指示第一节点N1的电压，第二曲线12可以指示第三节点N3的电压，第三曲线13可以指示第五节点N5的电压。或者，当时钟曲线10指示反相时钟信号CLKB时，第一曲线11可以指示第二节点N2的电压，第二曲线12可以指示第四节点N4的电压，第三曲线13可以指示第六节点N6的电压。时钟信号CLK或反相时钟信号CLKB的一个时钟周期可以在两个时间点之间(例如，在第一时间点t1与第三时间点t3之间、在第二时间点t2与第四时间点t4之间、在第三时间点t3与第五时间点t5之间、在第四时间点t4与第六时间点t6之间、在第五时间点t5与第七时间点t7之间、或者在第六时间点t6与第八时间点之间t8)进行。
根据一些实施例，可以在一个时钟周期期间对电荷泵电路100的一些节点进行预充电，并且可以对电荷泵电路100的其他节点进行泵浦。因此，无需等到依次经过多个级输出作为相对高电压的输出电压，电荷泵电路100就可以在一个时钟周期内输出与多倍输入电压Vin对应的电压(例如，3Vin)。作为示例，当时钟曲线10指示时钟信号CLK时，在第四时间点t4与第五时间点t5之间，第一节点N1、第三节点N3和第五节点N5可以在预充电模式下操作。此外，在第五时间点t5与第六时间点t6之间，第一节点N1、第三节点N3和第五节点N5可以在泵浦模式下操作。作为另一示例，当时钟曲线10指示反相时钟信号CLKB时，在第四时间点t4与第五时间点t5之间，第二节点N2、第四节点N4和第六节点N6可以在预充电模式下操作。此外，在第五时间点t5与第六时间点t6之间，第二节点N2、第四节点N4和第六节点N6可以在泵浦模式下操作。
根据一些实施例，电荷泵电路100的每个节点可以在给定时间之后(例如，在第四时间点t4之后)达到稳定状态(例如，理论值)。达到稳定状态所花费的时间可以是由NMOS晶体管的寄生电容和泵浦电容器的电容之间的耦合引起的。然而，在电荷泵电路100中，可以在一个时钟周期内对所有泵浦电容器同时执行泵浦操作，因此可以缩短达到稳定状态所花费的时间。
图8是示出根据一些实施例的包括子泵浦电路的电荷泵电路的框图。参照图8，电荷泵电路200可以包括图4的电荷泵电路100的所有组件，还可以包括第一子泵浦电路210和第二子泵浦电路220。在电荷泵电路200中，第一泵浦级(例如，第一泵浦电容器C1、第二泵浦电容器C2、第一N型晶体管M1和第二N型晶体管M2)、第一传输级(例如，第一P型晶体管P1和第二P型晶体管P2)、第二泵浦级(例如，第三泵浦电容器C3、第四泵浦电容器C4、第三N型晶体管M3、第四N型晶体管M4、第五N型晶体管M5和第六N型晶体管M6)、以及第二传输级(例如，第三P型晶体管P3和第四P型晶体管P4)的配置和特性可以分别与图4的第一泵浦级110、第一传输级120、第二泵浦级130和第二传输级140的配置和特性相同或相似。因此，为简洁起见并参照先前提供的讨论，与先前提供的对图4的电荷泵电路100的配置和特性的讨论对应的对电荷泵电路200的配置和特性的一些讨论在此将被省略。第一子泵浦电路210可以连接在第七节点N7与第八节点N8之间。第二子泵浦电路220可以连接在第九节点N9与第十节点N10之间。第七节点N7可以被供应时钟信号CLK，并且可以与第一泵浦电容器C1的第一端连接。第九节点N9可以被供应反相时钟信号CLKB，并且可以与第二泵浦电容器C2的第一端连接。
根据一些实施例，第一子泵浦电路210可以包括第一控制逻辑CL1、第一子电容器CS1、第一N型子晶体管MS1和第二N型子晶体管MS2。第一控制逻辑CL1的第一端可以与第七节点N7连接，其第二端可以与第一子电容器CS1连接。第一子电容器CS1的第一端可以与第一控制逻辑CL1连接，其第二端可以与第八节点N8连接。第一N型子晶体管MS1可以包括被施加输入电压Vin的栅极和漏极、以及与第八节点N8连接的源极。第二N型子晶体管MS2可以包括与第十节点N10连接的栅极、被施加输入电压Vin的漏极、以及与第八节点N8连接的源极。不同于图4的电荷泵电路100，第一N型晶体管M1的栅极和第五N型晶体管M5的栅极可以与第十节点N10连接。
根据一些实施例，第二子泵浦电路220可以包括第二控制逻辑CL2、第二子电容器CS2、第三N型子晶体管MS3和第四N型子晶体管MS4。第二控制逻辑CL2的第一端可以与第九节点N9连接，其第二端可以与第二子电容器CS2连接。第二子电容器CS2的第一端可以与第二控制逻辑CL2连接，其第二端可以与第十节点N10连接。第三N型子晶体管MS3可以包括被施加输入电压Vin的栅极和漏极、以及与第十节点N10连接的源极。第四N型子晶体管MS4可以包括与第八节点N8连接的栅极、被施加输入电压Vin的漏极、以及与第十节点N10连接的源极。与图4的电荷泵电路100相比，第二N型晶体管M2的栅极和第六N型晶体管M6的栅极可以与第八节点N8连接。
根据一些实施例，当第二泵浦电容器C2和第四泵浦电容器C4在预充电模式下操作时，第一子泵浦电路210可以独立地控制第二N型晶体管M2和第六N型晶体管M6的栅极电压，使得第二节点N2和第六节点N6的预充电定时被独立地控制。根据一些实施例，第一子泵浦电路210可以基于时钟信号CLK的电平变化定时，控制第二节点N2的电压变化定时和第六节点N6的电压变化定时。根据一些实施例，第一子泵浦电路210可以在预充电模式下控制第二N型晶体管M2和第六N型晶体管M6，使得第二节点N2的电位和第六节点N6的电位独立于反相时钟信号被保持。根据一些实施例，第一子泵浦电路210可以控制第二N型晶体管M2和第六N型晶体管M6，使得第二节点N2的电位和第六节点N6的电位以与第二泵浦电容器C2和第四泵浦电容器C4从预充电模式切换到泵浦模式的定时不同的定时被保持在输入电压Vin。例如，第一N型子晶体管MS1和第二N型子晶体管MS2可以利用输入电压Vin对第八节点N8进行预充电。第一控制逻辑CL1可以包括延迟电路。第一控制逻辑CL1可以延迟时钟信号CLK，并且可以将延迟的时钟信号CLK传输到第一子电容器CS1。当延迟的时钟信号CLK处于高电平时，第八节点N8可以增加到两倍的输入电压2Vin。之后，当高电平的反相时钟信号CLKB被施加到第九节点N9时，第二N型晶体管M2和第六N型晶体管M6的栅极电压可以保持在两倍的输入电压2Vin。这样，第一子泵浦电路210可以防止在第二泵浦电容器C2和第四泵浦电容器C4的操作模式从预充电模式切换到泵浦模式时生成反向峰值电流。因此，可以提高电荷泵电路200的泵浦速度。
根据一些实施例，当第一泵浦电容器C1和第三泵浦电容器C3在预充电模式下操作时，第二子泵浦电路220可以独立地控制第一N型晶体管M1和第五N型晶体管M5的栅极电压，使得第一节点N1和第五节点N5的预充电定时被独立地控制。根据一些实施例，第二子泵浦电路220可以基于反相时钟信号CLKB的电平变化定时，控制第一节点N1的电压变化定时和第五节点N5的电压变化定时。根据一些实施例，第二子泵浦电路220可以在预充电模式下控制第一N型晶体管M1和第五N型晶体管M5，使得第一节点N1的电位和第五节点N5的电位独立于时钟信号被保持。根据一些实施例，第二子泵浦电路220可以控制第一N型晶体管M1和第五N型晶体管M5，使得第一节点N1的电位和第五节点N5的电位以与第一泵浦电容器C1和第三泵浦电容器C3从预充电模式切换到泵浦模式的定时不同的定时被保持在输入电压Vin。例如，第三N型子晶体管MS3和第四N型子晶体管MS4可以利用输入电压Vin对第十节点N10进行预充电。第二控制逻辑CL2可以包括延迟电路。第二控制逻辑CL2可以延迟反相时钟信号CLKB，并且可以将延迟的反相时钟信号CLKB传输到第二子电容器CS2。当延迟的反相时钟信号CLKB处于高电平时，第十节点N10可以增加到两倍的输入电压2Vin。之后，当高电平的时钟信号CLK被施加到第七节点N7时，第一N型晶体管M1和第五N型晶体管M5的栅极电压可以保持在两倍的输入电压2Vin。这样，第二子泵浦电路220可以防止在第一泵浦电容器C1和第三泵浦电容器C3的操作模式从预充电模式切换到泵浦模式时生成反向峰值电流。因此，可以提高电荷泵电路200的泵浦速度。
图9是示出根据一些实施例的电荷泵电路中的对应于输出电压的输出电流的定时图。参照图9，时钟曲线20可以指示时钟信号CLK。第一电流曲线21可以指示与图4的电荷泵电路100中的输出电压Vout对应的图4的输出电流Iout。第二电流曲线22可以指示与图8的电荷泵电路200中的输出电压Vout对应的图8的输出电流Iout。时钟信号CLK的一个时钟周期可以对应于从第一时间点t1至第三时间点t3的时间段。
根据一些实施例，在图4的电荷泵电路100中，组件在预充电模式下的状态以及组件在泵浦模式下的状态可以在时钟曲线20的上升沿或下降沿处同时转变。因此，参照第一电流曲线21，可见，在时钟曲线20的上升沿或下降沿处，在图4的输出电流Iout中可以生成反向峰值电流。同时，在图8的电荷泵电路200中，可以通过第一子泵浦电路210和第二子泵浦电路220独立地控制组件在预充电模式下的状态转换定时以及组件在泵浦模式下的状态转换定时，使得组件在预充电模式下的状态转换以及组件在泵浦模式下的状态转换是在不同的时间点进行的。这样，参照第二电流曲线22，可见，在时钟曲线10的上升沿或下降沿处，在图8的输出电流Iout中可以避免反向峰值电流。因此，与图4的电荷泵电路100相比，图8的电荷泵电路200可以防止模式切换时的电流和电压损失，并且图8的电荷泵电路200的泵浦速度可以提高。
图10是示出根据一些实施例的包括辅助传输级的主体偏置电路的电荷泵电路的电路图。参照图10，电荷泵电路300可以包括图4的电荷泵电路100的所有组件，还可以包括第一主体偏置电路310、第二主体偏置电路320、第三主体偏置电路330和第四主体偏置电路340。在电荷泵电路300中，第一泵浦级(例如，第一泵浦电容器C1、第二泵浦电容器C2、第一N型晶体管M1和第二N型晶体管M2)、第一传输级(例如，第一P型晶体管P1和第二P型晶体管P2)、第二泵浦级(例如，第三泵浦电容器C3、第四泵浦电容器C4、第三N型晶体管M3、第四N型晶体管M4、第五N型晶体管M5、以及第六N型晶体管M6)以及第二传输级(例如，第三P型晶体管P3和第四P型晶体管P4)的配置和特性可以分别与图4的第一泵浦级110、第一传输级120、第二泵浦级130和第二传输级140的配置和特性相同或相似。因此，为简洁起见并参照先前提供的讨论，与先前提供的对图4的电荷泵电路100的配置和特性的讨论对应的对电荷泵电路300的配置和特性的一些讨论在此将被省略。第一主体偏置电路310可以连接在第一节点N1与第十一节点N11之间。第二主体偏置电路320可以连接在第二节点N2与第十一节点N11之间。第三主体偏置电路330可以连接在第五节点N5与第十二节点N12之间。第四主体偏置电路340可以连接在第六节点N6与第十二节点N12之间。第十一节点N11可以与第一P型晶体管P1的主体(body)和第二P型晶体管P2的主体连接。第十二节点N12可以与第三P型晶体管P3的主体和第四P型晶体管P4的主体连接。
根据一些实施例，第一主体偏置电路310可以包括第一P型主体晶体管PB1和第一N型主体晶体管MB1。例如，第一P型主体晶体管PB1可以包括与第二节点N2连接的栅极、与第一节点N1连接的源极以及与第十一节点N11连接的漏极。第一P型主体晶体管PB1的主体可以与第十一节点N11连接。第一N型主体晶体管MB1可以包括被施加输入电压Vin的栅极和漏极、以及与第十一节点N11连接的源极。
根据一些实施例，第二主体偏置电路320可以包括第二P型主体晶体管PB2和第二N型主体晶体管MB2。例如，第二P型主体晶体管PB2可以包括与第一节点N1连接的栅极、与第二节点N2连接的源极以及与第十一节点N11连接的漏极。第二P型主体晶体管PB2的主体可以与第十一节点N11连接。第二N型主体晶体管MB2可以包括被施加输入电压Vin的栅极和漏极、以及与第十一节点N11连接的源极。
根据一些实施例，第三主体偏置电路330可以包括第三P型主体晶体管PB3和第三N型主体晶体管MB3。例如，第三P型主体晶体管PB3可以包括与第六节点N6连接的栅极、与第五节点N5连接的源极以及与第十二节点N12连接的漏极。第三P型主体晶体管PB3的主体可以与第十二节点N12连接。第三N型主体晶体管MB3可以包括被施加输入电压Vin的栅极和漏极、以及与第十二节点N12连接的源极。
根据一些实施例，第四主体偏置电路340可以包括第四P型主体晶体管PB4和第四N型主体晶体管MB4。例如，第四P型主体晶体管PB4可以包括与第五节点N5连接的栅极、与第六节点N6连接的源极以及与第十二节点N12连接的漏极。第四P型主体晶体管PB4的主体可以与第十二节点N12连接。第四N型主体晶体管MB4可以包括被施加输入电压Vin的栅极和漏极、以及与第十二节点N12连接的源极。
根据一些实施例，第一主体偏置电路310可以将输入电压Vin提供给第一P型晶体管P1的主体。第二主体偏置电路320可以将输入电压Vin提供给第二P型晶体管P2的主体。第三主体偏置电路330可以将输入电压Vin提供给第三P型晶体管P3的主体。第四主体偏置电路340可以将输入电压Vin提供给第四P型晶体管P4的主体。
根据一些实施例，可以向传输晶体管(例如，第一P型晶体管P1、第二P型晶体管P2、第三P型晶体管P3和第四P型晶体管P4)提供足够的主体偏置电压。这样，在泵浦模式下，第一泵浦级(例如，第一泵浦电容器C1、第二泵浦电容器C2、第一N型晶体管M1和第二N型晶体管M2)的电压可以通过第一传输级(例如，第一P型晶体管P1和第二P型晶体管P2)被传输到第二泵浦级(例如，第三泵浦电容器C3、第四泵浦电容器C4、第三N型晶体管M3、第四N型晶体管M4、第五N型晶体管M5和第六N型晶体管M6)而没有损耗。此外，第二泵浦级的电压可以通过第二传输级(例如，第三P型晶体管P3和第四P型晶体管P4)被传输到输出节点而没有损耗。
图11是示出根据一些实施例的生成与N倍的输入电压对应的输出电压的电荷泵电路的图。参照图11，电荷泵电路400可以通过(N-1)个泵浦级(例如，第一泵浦级410至第(N-1)泵浦级450)以及(N-1)个传输级(例如，第一传输级420至第(N-1)传输级460)，生成与N倍的输入电压Vin对应的输出电压Vout(例如，NVin)。输入电压Vin、时钟信号CLK和反相时钟信号CLKB可以施加到每个泵浦级。第二泵浦级430至第(N-1)泵浦级450可以与接地节点GND连接。
根据一些实施例，第一泵浦级410的配置和特性可以与图4的第一泵浦级110的配置和特性相同。第一传输级420的配置和特性可以类似于图4的第一传输级120的配置和特性。第二泵浦级430的配置和特性可以类似于图4的第二泵浦级130的配置和特性。第二传输级440的配置和特性可以类似于图4的第二传输级140的配置和特性。第(N-1)泵浦级450的配置和特性可以类似于第二泵浦级430的配置和特性。第(N-1)传输级460的配置和特性可以类似于第二传输级440的配置和特性。第二泵浦级430和第(N-1)泵浦级450之间的每个泵浦级的配置和特性可以类似于第二泵浦级430的配置和特性。第二传输级440和第(N-1)传输级460之间的每个传输级的配置和特性可以类似于第二传输级440的配置和特性。
根据一些实施例，第一泵浦级410可以将与两倍的输入电压Vin对应的电压2Vin输出到第一传输级420。第一传输级420可以将电压2Vin传输到第二泵浦级430。第二泵浦级430可以将与三倍的输入电压Vin对应的电压3Vin输出到第二传输级440。第二传输级440可以将电压3Vin传输到下一个泵浦级。第二泵浦级430至第(N-1)泵浦级450中的每一者可以将从前一传输级传输的电压升高与输入电压Vin一样多，并且可以将升高后的电压输出到下一个传输级。第二传输级440至第(N-1)传输级460中的每一者可以将从前一个泵浦级输出的电压不加修改地传输到下一个泵浦级。第(N-1)泵浦级450可以将与N倍的输入电压Vin对应的电压NVin输出到第(N-1)传输级460。第(N-1)传输级460可以将与N倍的输入电压Vin对应的电压NVin输出到输出节点。
根据一些实施例，电荷泵电路400的所有泵浦级和所有传输级可以在一个时钟周期期间同时执行泵浦操作和传输操作。电荷泵电路400的每个泵浦级中包括的每个泵浦电容器两端的电压可以小于或等于输入电压Vin。因此，可以防止或减少电荷泵电路400中包括的泵浦电容器的劣化，并且可以提高电荷泵电路400的操作速度和可靠性。
根据一些实施例，电荷泵电路400中包括的一些泵浦电容器可以在泵浦模式下操作，而其他的泵浦电容器可以在预充电模式下操作。电荷泵电路400中包括的泵浦电容器之中的在泵浦模式下操作的泵浦电容器可以串联连接。
根据一些实施例，图8的子泵浦电路(例如，第一子泵浦电路210和第二子泵浦电路220)可以额外地应用于电荷泵电路400的每个泵浦级。此外，图10的主体偏置电路(例如，第一主体偏置电路310、第二主体偏置电路320、第三主体偏置电路330和第四主体偏置电路340)可以额外地应用于电荷泵电路400的每个传输级。
根据本公开，可以在一个时钟周期内生成与多倍输入电压对应的输出电压。
此外，根据本公开，由于泵浦级中使用的电容器两端的电压可以被控制为小于或等于输入电压，因此可以防止或减少电容器的劣化，并且可以确保或提高可靠性。
此外，根据本公开，可以提供一种使用面积小于传统多级升压电路的面积同时仍然能够生成相同的输出电压的电荷泵电路。
虽然已经参考本公开的实施例描述了本公开，但是对于本领域的普通技术人员来说将明了的是，在不脱离如所附权利要求中阐述的本公开的范围的情况下，可以对其进行各种改变和修改。

Claims (20)

1.一种用于半导体存储器件的电荷泵电路，所述电荷泵电路包括：
第一泵浦级，所述第一泵浦级包括：
第一泵浦电容器，所述第一泵浦电容器包括被配置为接收时钟信号的第一端以及与第一节点连接的第二端；和
第二泵浦电容器，所述第二泵浦电容器包括被配置为接收反相时钟信号的第一端以及与第二节点连接的第二端；
第一传输级，所述第一传输级被配置为：当所述时钟信号处于高电平时向第三节点传输所述第一节点的电压，或者当所述反相时钟信号处于所述高电平时向第四节点传输所述第二节点的电压；
第二泵浦级，所述第二泵浦级包括：
第三泵浦电容器，所述第三泵浦电容器包括与所述第三节点连接的第一端以及与第五节点连接的第二端；和
第四泵浦电容器，所述第四泵浦电容器包括与所述第四节点连接的第一端以及与第六节点连接的第二端；以及
第二传输级，所述第二传输级被配置为：当所述时钟信号处于所述高电平时向输出节点传输所述第五节点的电压，或者当所述反相时钟信号处于所述高电平时向所述输出节点传输所述第六节点的电压，
其中，当所述时钟信号处于所述高电平时，所述第一泵浦电容器和所述第三泵浦电容器串联电连接到所述输出节点，向所述输出节点输出与多倍的输入电压对应的输出电压，所述输入电压被施加到所述第一泵浦级和所述第二泵浦级，并且
其中，当所述反相时钟信号处于所述高电平时，所述第二泵浦电容器和所述第四泵浦电容器串联电连接到所述输出节点，向所述输出节点输出与多倍的所述输入电压对应的所述输出电压。
2.根据权利要求1所述的电荷泵电路，其中，所述第一泵浦级还包括：
第一N型晶体管，所述第一N型晶体管包括与所述第二节点连接的栅极、被配置为接收所述输入电压的漏极、以及与所述第一节点连接的源极；和
第二N型晶体管，所述第二N型晶体管包括与所述第一节点连接的栅极、被配置为接收所述输入电压的漏极、以及与所述第二节点连接的源极。
3.根据权利要求2所述的电荷泵电路，其中，所述第二泵浦级还包括：
第三N型晶体管，所述第三N型晶体管包括被配置为接收所述反相时钟信号的栅极、与所述第三节点连接的漏极、以及与接地节点连接的源极；
第四N型晶体管，所述第四N型晶体管包括被配置为接收所述时钟信号的栅极、与所述第四节点连接的漏极、以及与所述接地节点连接的源极；
第五N型晶体管，所述第五N型晶体管包括与所述第二节点连接的栅极、被配置为接收所述输入电压的漏极、以及与所述第五节点连接的源极；和
第六N型晶体管，所述第六N型晶体管包括与所述第一节点连接的栅极、被配置为接收所述输入电压的漏极、以及与所述第六节点连接的源极。
4.根据权利要求3所述的电荷泵电路，其中，所述第一传输级还包括：
第一P型晶体管，所述第一P型晶体管包括与所述第二节点连接的栅极、与所述第一节点连接的源极、以及与所述第三节点连接的漏极；和
第二P型晶体管，所述第二P型晶体管包括与所述第一节点连接的栅极、与所述第二节点连接的源极、以及与所述第四节点连接的漏极。
5.根据权利要求4所述的电荷泵电路，其中，所述第二传输级还包括：
第三P型晶体管，所述第三P型晶体管包括与所述第六节点连接的栅极、与所述第五节点连接的源极、以及与所述输出节点连接的漏极；和
第四P型晶体管，所述第四P型晶体管包括与所述第五节点连接的栅极、与所述第六节点连接的源极、以及与所述输出节点连接的漏极。
6.根据权利要求5所述的电荷泵电路，其中，当所述时钟信号处于所述高电平并且所述反相时钟信号处于低电平时，
所述第一泵浦电容器和所述第三泵浦电容器在泵浦模式下操作，
所述第一节点的电压通过所述第一泵浦电容器升压至与两倍的所述输入电压对应的第一电压，
所述第一P型晶体管向所述第三节点传输所述第一电压，
所述第五节点的电压通过所述第三泵浦电容器升压至与三倍的所述输入电压对应的第二电压，以及
所述第三P型晶体管向所述输出节点传输所述第二电压。
7.根据权利要求5所述的电荷泵电路，其中，当所述时钟信号处于低电平并且所述反相时钟信号处于所述高电平时，
所述第二泵浦电容器和所述第四泵浦电容器在泵浦模式下操作，
所述第二节点的电压通过所述第二泵浦电容器升压至与两倍的所述输入电压对应的第一电压，
所述第二P型晶体管向所述第四节点传输所述第一电压，
所述第六节点的电压通过所述第四泵浦电容器升压至与三倍的所述输入电压对应的第二电压，以及
所述第四P型晶体管向所述输出节点传输所述第二电压。
8.根据权利要求5所述的电荷泵电路，其中，当所述时钟信号处于低电平并且所述反相时钟信号处于所述高电平时，所述第一泵浦电容器和所述第三泵浦电容器在预充电模式下操作，
所述第一节点通过所述第一N型晶体管被用所述输入电压预充电，
所述第三节点通过所述第三N型晶体管被用接地电压预充电，以及
所述第五节点通过所述第五N型晶体管被用所述输入电压预充电。
9.根据权利要求5所述的电荷泵电路，其中，当所述时钟信号处于所述高电平并且所述反相时钟信号处于低电平时，所述第二泵浦电容器和所述第四泵浦电容器在预充电模式下操作，
所述第二节点通过所述第二N型晶体管被用所述输入电压预充电，
所述第四节点通过所述第四N型晶体管被用接地电压预充电，以及
所述第六节点通过所述第六N型晶体管被用所述输入电压预充电。
10.根据权利要求1所述的电荷泵电路，其中，所述第一泵浦级、所述第一传输级、所述第二泵浦级和所述第二传输级在所述时钟信号或所述反相时钟信号的一个时钟周期期间同时操作。
11.根据权利要求1所述的电荷泵电路，其中，在泵浦模式或预充电模式下，所述第一泵浦电容器、所述第二泵浦电容器、所述第三泵浦电容器和所述第四泵浦电容器中的每一者的两端之间的电压差的大小被保持为小于或等于所述输入电压的大小。
12.一种半导体存储器件的电荷泵电路，包括：
第一泵浦级，所述第一泵浦级包括：
第一泵浦电容器，所述第一泵浦电容器包括被配置为接收时钟信号的第一端以及与第一节点连接的第二端；和
第二泵浦电容器，所述第二泵浦电容器包括被配置为接收反相时钟信号的第一端以及与第二节点连接的第二端；
第一传输级，所述第一传输级被配置为：当所述时钟信号处于高电平时向第三节点传输所述第一节点的电压，或者当所述反相时钟信号处于所述高电平时向第四节点传输所述第二节点的电压；
第二泵浦级，所述第二泵浦级包括：
第三泵浦电容器，所述第三泵浦电容器包括与所述第三节点连接的第一端以及与第五节点连接的第二端；和
第四泵浦电容器，所述第四泵浦电容器包括与所述第四节点连接的第一端以及与第六节点连接的第二端；
第二传输级，所述第二传输级被配置为：当所述时钟信号处于所述高电平时向输出节点传输所述第五节点的电压，或者当所述反相时钟信号处于所述高电平时向所述输出节点传输所述第六节点的电压；
第一子泵浦电路，所述第一子泵浦电路被配置为：基于所述时钟信号的电平变化定时，控制所述第二节点的电压变化定时和所述第六节点的电压变化定时；以及
第二子泵浦电路，所述第二子泵浦电路被配置为：基于所述反相时钟信号的电平变化定时，控制所述第一节点的电压变化定时和所述第五节点的电压变化定时，
其中，当所述时钟信号处于所述高电平时，所述第一泵浦电容器和所述第三泵浦电容器串联电连接到所述输出节点，并且向所述输出节点输出与多倍的输入电压对应的输出电压，所述输入电压被施加到所述第一泵浦级和所述第二泵浦级，并且
其中，当所述反相时钟信号处于所述高电平时，所述第二泵浦电容器和所述第四泵浦电容器串联电连接到所述输出节点，并且向所述输出节点输出与多倍的所述输入电压对应的所述输出电压。
13.根据权利要求12所述的电荷泵电路，其中，所述第一泵浦级还包括第一N型晶体管和第二N型晶体管，
其中，所述第二泵浦级还包括第三N型晶体管、第四N型晶体管、第五N型晶体管和第六N型晶体管，
其中，所述第一子泵浦电路包括第一控制逻辑、第一子电容器、第一N型子晶体管和第二N型子晶体管，
其中，所述第二子泵浦电路包括第二控制逻辑、第二子电容器、第三N型子晶体管和第四N型子晶体管，
其中，所述第一N型晶体管的源极与所述第一节点连接，
其中，所述第二N型晶体管的源极与所述第二节点连接，
其中，所述第三N型晶体管的漏极与所述第三节连接点，
其中，所述第四N型晶体管的漏极与所述第四节点连接，
其中，所述第五N型晶体管的源极与所述第五节点连接，
其中，所述第六N型晶体管的源极与所述第六节点连接，
其中，所述第一控制逻辑的第一端与第七节点连接，
其中，所述第二N型晶体管的栅极、所述第六N型晶体管的栅极、所述第一子电容器的第一端、所述第一N型子晶体管的源极、所述第二N型子晶体管的源极、以及所述第四N型子晶体管的栅极与第八节点连接，
其中，所述第二控制逻辑的第一端与第九节点连接，
其中，所述第一N型晶体管的栅极、所述第五N型晶体管的栅极、所述第二子电容器的第一端、所述第三N型子晶体管的源极、所述第四N型子晶体管的源极、以及所述第二N型子晶体管的栅极与第十节点连接，
其中，所述第一控制逻辑的第二端与所述第一子电容器的第二端连接，
其中，所述第二控制逻辑的第二端与所述第二子电容器的第二端连接，
其中，所述第三N型晶体管的源极和所述第四N型晶体管的源极与接地节点连接，
其中，所述输入电压被施加到所述第一N型晶体管的漏极、所述第二N型晶体管的漏极、所述第五N型晶体管的漏极以及所述第六N型晶体管的漏极。
14.根据权利要求13所述的电荷泵电路，其中，所述第一控制逻辑被配置为延迟所述时钟信号，并且被配置为将延迟的所述时钟信号输出到所述第一子电容器，
其中，所述第二控制逻辑被配置为延迟所述反相时钟信号，并且被配置为将延迟的所述反相时钟信号输出到所述第二子电容器。
15.根据权利要求13所述的电荷泵电路，其中，所述第一子泵浦电路被配置为：在预充电模式下，控制所述第二N型晶体管和所述第六N型晶体管，使得所述第二节点的电位和所述第六节点的电位独立于所述反相时钟信号被保持。
16.根据权利要求13所述的电荷泵电路，其中，所述第一子泵浦电路被配置为：控制所述第二N型晶体管和所述第六N型晶体管，使得所述第二节点的电位和所述第六节点的电位以与所述第二泵浦电容器和所述第四泵浦电容器从预充电模式切换到泵浦模式的定时不同的定时被保持在所述输入电压。
17.根据权利要求13所述的电荷泵电路，其中，所述第二子泵浦电路被配置为：在预充电模式下，控制所述第一N型晶体管和所述第五N型晶体管，使得所述第一节点的电位和所述第五节点的电位独立于所述时钟信号被保持。
18.根据权利要求13所述的电荷泵电路，其中，所述第二子泵浦电路被配置为：控制所述第一N型晶体管和所述第五N型晶体管，使得所述第一节点的电位和所述第五节点的电位以与所述第一泵浦电容器和所述第三泵浦电容器从预充电模式切换到泵浦模式的定时不同的定时被保持在所述输入电压。
19.一种半导体存储器件，包括：
存储单元阵列，所述存储单元阵列包括多个存储单元；以及
外围电路，所述外围电路被配置为：从所述外围电路外部的源接收时钟信号、第一电源电压以及高于所述第一电源电压的第二电源电压，并且还被配置为：基于所述时钟信号、所述第一电源电压和所述第二电源电压，从所述存储单元阵列读取数据，或将数据写入所述存储单元阵列，并且所述外围电路包括电荷泵电路，所述电荷泵电路被配置为：生成与多倍的所述第二电源电压对应的内部电压，
其中，所述电荷泵电路包括：
第一泵浦级，所述第一泵浦级包括：
第一泵浦电容器，所述第一泵浦电容器包括被配置为接收所述时钟信号的第一端以及与第一节点连接的第二端；和
第二泵浦电容器，所述第二泵浦电容器包括被配置为接收由所述外围电路生成的反相时钟信号的第一端以及与第二节点连接的第二端；
第一传输级，所述第一传输级被配置为：当所述时钟信号处于高电平时向第三节点传输所述第一节点的电压，或者当所述反相时钟信号处于所述高电平时向第四节点传输所述第二节点的电压；
第二泵浦级，所述第二泵浦级包括：
第三泵浦电容器，所述第三泵浦电容器包括与所述第三节点连接的第一端以及与第五节点连接的第二端；和
第四泵浦电容器，所述第四泵浦电容器包括与所述第四节点连接的第一端以及与第六节点连接的第二端；以及
第二传输级，所述第二传输级被配置为：当所述时钟信号处于所述高电平时向输出节点传输所述第五节点的电压，或者当所述反相时钟信号处于所述高电平时向所述输出节点传输所述第六节点的电压，
其中，当所述时钟信号处于所述高电平时，所述第一泵浦电容器和所述第三泵浦电容器串联电连接到所述输出节点，并且向所述输出节点输出与多倍的所述第二电源电压对应的输出电压，所述第二电源电压被施加到所述第一泵浦级和所述第二泵浦级，并且
其中，当所述反相时钟信号处于所述高电平时，所述第二泵浦电容器和所述第四泵浦电容器串联电连接到所述输出节点，并且向所述输出节点输出与多倍的所述第二电源电压对应的所述输出电压。
20.根据权利要求19所述的半导体存储器件，其中，所述外围电路包括：
地址译码器，所述地址译码器被配置为向所述存储单元阵列提供用于选择字线的字线使能电压；
输入/输出电路，所述输入/输出电路通过位线与所述存储单元阵列连接，并且被配置为：通过所述位线将所述数据输入到所述存储单元阵列，或者将通过所述位线传输的所述数据输出到外部目的地；和
控制逻辑，所述控制逻辑被配置为：向所述电荷泵电路提供所述时钟信号和所述第二电源电压，生成所述反相时钟信号，并且控制所述地址译码器和所述输入/输出电路使得所述数据被输入到所述存储单元阵列或者所述数据被输出到所述外部目的地，
其中，所述控制逻辑控制所述电荷泵电路，使得针对每种操作模式生成与多倍的所述第二电源电压对应的所述字线使能电压。
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