KR20230151343A - 다단 차지 펌프 회로 및 그것을 포함하는 반도체 메모리 장치 - Google Patents

다단 차지 펌프 회로 및 그것을 포함하는 반도체 메모리 장치 Download PDF

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KR20230151343A
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Abstract

본 발명에 따른 반도체 메모리 장치의 차지 펌프 회로는, 일단에 클럭 신호가 인가되고 타단이 제1 노드에 연결되는 제1 펌핑 커패시터, 및 일단에 반전 클럭 신호가 인가되고 타단이 제2 노드에 연결되는 제2 펌핑 커패시터를 포함하는 제1 펌핑 스테이지, 상기 클럭 신호가 하이 레벨인 경우 상기 제1 노드의 전압을 제3 노드에 전송하고, 또는 상기 반전 클럭 신호가 하이 레벨인 경우 상기 제2 노드의 전압을 제4 노드에 전송하는 제1 전송 스테이지, 일단이 상기 제3 노드에 연결되고 타단이 제5 노드에 연결되는 제3 펌핑 커패시터, 및 일단이 상기 제4 노드에 연결되고 타단이 제6 노드에 연결되는 제4 펌핑 커패시터를 포함하는 제2 펌핑 스테이지, 및 상기 클럭 신호가 하이 레벨인 경우 상기 제5 노드의 전압을 출력 노드에 전송하고, 또는 상기 반전 클럭 신호가 하이 레벨인 경우 상기 제6 노드의 전압을 상기 출력 노드에 전송하는 제2 전송 스테이지를 포함할 수 있다. 상기 클럭 신호가 하이 레벨인 경우, 상기 제1 펌핑 커패시터 및 상기 제3 펌핑 커패시터가 상기 출력 노드에 직렬로 전기적으로 연결되고, 상기 제1 펌핑 스테이지 및 상기 제2 펌핑 스테이지에 인가되는 입력 전압의 복수 배에 대응하는 출력 전압을 상기 출력 노드를 통해 출력할 수 있다. 상기 반전 클럭 신호가 하이 레벨인 경우, 상기 제2 펌핑 커패시터 및 상기 제4 펌핑 커패시터가 상기 출력 노드에 직렬로 전기적으로 연결되고, 상기 입력 전압의 복수 배에 대응하는 상기 출력 전압을 상기 출력 노드를 통해 출력할 수 있다.

Description

다단 차지 펌프 회로 및 그것을 포함하는 반도체 메모리 장치{Multi stage charge pump circuit and semiconductor memory device including the same}
본 발명은 차지 펌프 회로에 관한 것으로, 더욱 상세하게는 다단 차지 펌프 회로 및 그것을 포함하는 반도체 메모리 장치에 관한 것이다.
반도체 메모리 장치는 크게 휘발성 반도체 메모리 장치(Volatile semiconductor memory device)와 불휘발성 반도체 메모리 장치(Non-volatile semiconductor memory device)로 구분될 수 있다. 휘발성 반도체 메모리 장치는 읽고 쓰는 속도가 빠르지만 전원 공급이 끊기면 저장된 내용이 사라져 버리는 단점이 있다. 반면에, 불휘발성 반도체 메모리 장치는 전원 공급이 중단되더라도 그 내용을 보존한다. 그러므로 불휘발성 반도체 메모리 장치는 전원의 공급 여부에 관계없이 보존되어야 할 내용을 저장하는 데 쓰인다. 반도체 메모리 장치는 컴퓨터나 스마트폰 등과 같은 전자 장치의 구동이나 저장을 위한 용도로 널리 사용되고 있다. 반도체 메모리 장치는 고용량 고집적을 위해 칩 사이즈를 줄이기 위한 기술들이 개발되고 있다.
일반적인 전자 회로 개념에서는 전원 전압보다 높은 전위의 출력 전압을 얻는 것은 기대할 수 없다. 그러나 반도체 메모리 장치에서는 전원 전압보다 더 높은 전위의 전압이 요구되는 경우가 많다. 예를 들면, 반도체 메모리 장치에서 비트 라인 전압에 의해 셀 커패시터가 충전될 때 셀 트랜지스터의 임계 전압에 의해 비트 라인 전압에서 전압 강하가 발생한다. 이 경우 셀 트랜지스터의 게이트를 전원 전압보다 훨씬 높은 승압 전압으로 구동하면 상술한 전압 강하는 발생하지 않게 된다. 이 밖에 센스 앰프와 데이터 출력 버퍼 등에서 승압 전압이 사용될 수 있다.
한편, 차지 펌프 회로는 반도체 메모리 장치에서 승압 전압을 공급할 수 있다. 차지 펌프 회로는 DC-DC 컨버터의 일종으로서, 입력 전압보다 높거나 혹은 접지 전압보다 낮은 전압을 생성할 수 있다. 차지 펌프 회로는 에너지 저장 소자로서 커패시터를 사용하고, 클럭 신호에 의해 구동되는 다수의 스위치를 구비할 수 있다.
미국 등록특허공보 US 7,098,725 (2006.08.29)
본 발명은 상술한 과제를 해결하기 위한 것으로서, 본 발명의 목적은 한 번의 클럭 사이클로 입력 전압의 복수 배에 해당하는 출력 전압을 생성하는 차지 펌프 회로를 제공하는 데 있다.
본 발명의 다른 목적은 펌핑 스테이지에 사용되는 커패시터에 인가되는 전압을 입력 전압 이하로 제어하여 커패시터의 열화를 방지하고 신뢰성을 확보하는 차지 펌프 회로를 제공하는 데 있다.
본 발명의 다른 목적은 동일한 출력 전압을 생성하기 위해 기존의 다단 승압 회로보다 감소된 면적을 사용하는 차지 펌프 회로를 제공하는 데 있다.
본 발명에 따른 반도체 메모리 장치의 차지 펌프 회로는, 일단에 클럭 신호가 인가되고 타단이 제1 노드에 연결되는 제1 펌핑 커패시터, 및 일단에 반전 클럭 신호가 인가되고 타단이 제2 노드에 연결되는 제2 펌핑 커패시터를 포함하는 제1 펌핑 스테이지; 상기 클럭 신호가 하이 레벨인 경우 상기 제1 노드의 전압을 제3 노드에 전송하고, 또는 상기 반전 클럭 신호가 하이 레벨인 경우 상기 제2 노드의 전압을 제4 노드에 전송하는 제1 전송 스테이지; 일단이 상기 제3 노드에 연결되고 타단이 제5 노드에 연결되는 제3 펌핑 커패시터, 및 일단이 상기 제4 노드에 연결되고 타단이 제6 노드에 연결되는 제4 펌핑 커패시터를 포함하는 제2 펌핑 스테이지; 및 상기 클럭 신호가 하이 레벨인 경우 상기 제5 노드의 전압을 출력 노드에 전송하고, 또는 상기 반전 클럭 신호가 하이 레벨인 경우 상기 제6 노드의 전압을 상기 출력 노드에 전송하는 제2 전송 스테이지를 포함할 수 있다. 상기 클럭 신호가 하이 레벨인 경우, 상기 제1 펌핑 커패시터 및 상기 제3 펌핑 커패시터가 상기 출력 노드에 직렬로 전기적으로 연결되고, 상기 제1 펌핑 스테이지 및 상기 제2 펌핑 스테이지에 인가되는 입력 전압의 복수 배에 대응하는 출력 전압을 상기 출력 노드를 통해 출력할 수 있다. 상기 반전 클럭 신호가 하이 레벨인 경우, 상기 제2 펌핑 커패시터 및 상기 제4 펌핑 커패시터가 상기 출력 노드에 직렬로 전기적으로 연결되고, 상기 입력 전압의 복수 배에 대응하는 상기 출력 전압을 상기 출력 노드를 통해 출력할 수 있다.
또한, 상기 제1 펌핑 스테이지는, 상기 제2 노드에 연결되는 게이트, 상기 입력 전압이 인가되는 드레인, 및 상기 제1 노드에 연결되는 소스를 포함하는 제1 N형 트랜지스터; 및 상기 제1 노드에 연결되는 게이트, 상기 입력 전압이 인가되는 드레인, 및 상기 제2 노드에 연결되는 소스를 포함하는 제2 N형 트랜지스터를 더 포함할 수 있다.
또한, 상기 제2 펌핑 스테이지는, 상기 반전 클럭 신호가 인가되는 게이트, 상기 제3 노드에 연결되는 드레인, 및 접지 노드에 연결되는 소스를 포함하는 제3 N형 트랜지스터; 상기 클럭 신호가 인가되는 게이트, 상기 제4 노드에 연결되는 드레인, 및 상기 접지 노드에 연결되는 소스를 포함하는 제4 N형 트랜지스터; 상기 제2 노드에 연결되는 게이트, 상기 입력 전압이 인가되는 드레인, 및 상기 제5 노드에 연결되는 소스를 포함하는 제5 N형 트랜지스터; 및 상기 제1 노드에 연결되는 게이트, 상기 입력 전압이 인가되는 드레인, 및 상기 제6 노드에 연결되는 소스를 포함하는 제6 N형 트랜지스터를 더 포함할 수 있다.
또한, 상기 클럭 신호가 하이 레벨이고 상기 반전 클럭 신호가 로우 레벨인 경우, 상기 제1 펌핑 커패시터 및 상기 제3 펌핑 커패시터는 펌핑 모드로 동작하고, 상기 제1 노드는 상기 제1 펌핑 커패시터를 통해 상기 입력 전압의 2배인 제1 전압으로 상승되고, 상기 제1 P형 트랜지스터는 상기 제1 전압을 상기 제3 노드로 전송하고, 상기 제5 노드는 상기 제3 펌핑 커패시터를 통해 상기 입력 전압의 3배인 제2 전압으로 상승되고, 상기 제3 P형 트랜지스터는 상기 제2 전압을 상기 출력 노드로 전송할 수 있다.
또한, 상기 클럭 신호가 로우 레벨이고 상기 반전 클럭 신호가 하이 레벨인 경우, 상기 제2 펌핑 커패시터 및 상기 제4 펌핑 커패시터는 펌핑 모드로 동작하고, 상기 제2 노드는 상기 제2 펌핑 커패시터를 통해 상기 입력 전압의 2배인 제1 전압으로 상승되고, 상기 제2 P형 트랜지스터는 상기 제1 전압을 상기 제4 노드로 전송하고, 상기 제6 노드는 상기 제4 펌핑 커패시터를 통해 상기 입력 전압의 3배인 제2 전압으로 상승되고, 상기 제4 P형 트랜지스터는 상기 제2 전압을 상기 출력 노드로 전송할 수 있다.
또한, 상기 제1 전송 스테이지는, 상기 제2 노드에 연결되는 게이트, 상기 제1 노드에 연결되는 소스, 및 상기 제3 노드에 연결되는 드레인를 포함하는 제1 P형 트랜지스터; 및 상기 제1 노드에 연결되는 게이트, 상기 제2 노드에 연결되는 소스, 및 상기 제4 노드에 연결되는 드레인을 포함하는 제2 P형 트랜지스터를 더 포함할 수 있다.
또한, 상기 제2 전송 스테이지는, 상기 제6 노드에 연결되는 게이트, 상기 제5 노드에 연결되는 소스, 및 상기 출력 노드에 연결되는 드레인를 포함하는 제3 P형 트랜지스터; 및 상기 제5 노드에 연결되는 게이트, 상기 제6 노드에 연결되는 소스, 및 상기 출력 노드에 연결되는 드레인을 포함하는 제4 P형 트랜지스터를 더 포함할 수 있다.
또한, 상기 클럭 신호가 로우 레벨이고 상기 반전 클럭 신호가 하이 레벨인 경우, 상기 제1 펌핑 커패시터 및 상기 제3 펌핑 커패시터는 프리차지 모드로 동작하고, 상기 제1 노드는 상기 제1 N형 트랜지스터를 통해 상기 입력 전압으로 프리차지 되고, 상기 제3 노드는 상기 제3 N형 트랜지스터를 통해 접지 전압으로 프리차지 되고, 상기 제5 노드는 상기 제5 N형 트랜지스터를 통해 상기 입력 전압으로 프리차지 될 수 있다.
또한, 상기 클럭 신호가 하이 레벨이고 상기 반전 클럭 신호가 로우 레벨인 경우, 상기 제2 펌핑 커패시터 및 상기 제4 펌핑 커패시터는 프리차지 모드로 동작하고, 상기 제2 노드는 상기 제2 N형 트랜지스터를 통해 상기 입력 전압으로 프리차지 되고, 상기 제4 노드는 상기 제4 N형 트랜지스터를 통해 접지 전압으로 프리차지 되고, 상기 제6 노드는 상기 제6 N형 트랜지스터를 통해 상기 입력 전압으로 프리차지 될 수 있다.
또한, 상기 제1 펌핑 스테이지, 상기 제1 전송 스테이지, 상기 제2 펌핑 스테이지 및 상기 제2 전송 스테이지는 상기 클럭 신호 또는 상기 반전 클럭 신호의 한 번의 클럭 사이클 동안 동시에 동작할 수 있다.
또한, 펌핑 모드 또는 프리차드 모드 시, 상기 제1 펌핑 커패시터, 상기 제2 펌핑 커패시터, 상기 제3 펌핑 커패시터 및 상기 제4 펌핑 커패시터 각각의 양단 사이의 전압 차이는 상기 입력 전압 이하의 크기로 유지될 수 있다.
본 발명에 따른 반도체 메모리 장치의 차지 펌프 회로는, 일단에 클럭 신호가 인가되고 타단이 제1 노드에 연결되는 제1 펌핑 커패시터, 및 일단에 반전 클럭 신호가 인가되고 타단이 제2 노드에 연결되는 제2 펌핑 커패시터를 포함하는 제1 펌핑 스테이지; 상기 클럭 신호가 하이 레벨인 경우 상기 제1 노드의 전압을 제3 노드에 전송하고, 또는 상기 반전 클럭 신호가 하이 레벨인 경우 상기 제2 노드의 전압을 제4 노드에 전송하는 제1 전송 스테이지; 일단이 상기 제3 노드에 연결되고 타단이 제5 노드에 연결되는 제3 펌핑 커패시터, 및 일단이 상기 제4 노드에 연결되고 타단이 제6 노드에 연결되는 제4 펌핑 커패시터를 포함하는 제2 펌핑 스테이지; 상기 클럭 신호가 하이 레벨인 경우 상기 제5 노드의 전압을 출력 노드에 전송하고, 또는 상기 반전 클럭 신호가 하이 레벨인 경우 상기 제6 노드의 전압을 상기 출력 노드에 전송하는 제2 전송 스테이지; 상기 클럭 신호에 기초하여 상기 제2 노드 및 상기 제6 노드의 전압 변화 타이밍을 상기 클럭 신호의 레벨 변화 타이밍과 다르게 제어하는 제1 서브 펌핑 회로; 및 상기 반전 클럭 신호에 기초하여 상기 제1 노드 및 상기 제5 노드의 전압 변화 타이밍을 상기 반전 클럭 신호의 레벨 변화 타이밍과 다르게 제어하는 제2 서브 펌핑 회로를 포함할 수 있다. 상기 클럭 신호가 하이 레벨인 경우, 상기 제1 펌핑 커패시터 및 상기 제3 펌핑 커패시터가 상기 출력 노드에 직렬로 전기적으로 연결되고, 상기 제1 펌핑 스테이지 및 상기 제2 펌핑 스테이지에 인가되는 입력 전압의 복수 배에 대응하는 출력 전압을 상기 출력 노드를 통해 출력할 수 있다. 상기 반전 클럭 신호가 하이 레벨인 경우, 상기 제2 펌핑 커패시터 및 상기 제4 펌핑 커패시터가 상기 출력 노드에 직렬로 전기적으로 연결되고, 상기 입력 전압의 복수 배에 대응하는 상기 출력 전압을 상기 출력 노드를 통해 출력할 수 있다.
또한, 상기 제1 펌핑 스테이지는 제1 N형 트랜지스터 및 제2 N형 트랜지스터를 더 포함하고, 상기 제2 펌핑 스테이지는 제3 N형 트랜지스터, 제4 N형 트랜지스터, 제5 N형 트랜지스터 및 제6 N형 트랜지스터를 더 포함하고, 상기 제1 서브 펌핑 회로는 제1 제어 로직, 제1 서브 커패시터, 제1 N형 서브 트랜지스터 및 제2 N형 서브 트랜지스터를 포함하고, 상기 제2 서브 펌핑 회로는 제2 제어 로직, 제2 서브 커패시터, 제3 N형 서브 트랜지스터 및 제4 N형 서브 트랜지스터를 포함하는 제2 서브 펌핑 회로를 포함할 수 있다. 상기 제1 N형 트랜지스터의 소스는 상기 제1 노드에 연결되고, 상기 제2 N형 트랜지스터의 소스는 상기 제2 노드에 연결되고, 상기 제3 N형 트랜지스터의 드레인은 상기 제3 노드에 연결되고, 상기 제4 N형 트랜지스터의 드레인은 상기 제4 노드에 연결되고, 상기 제5 N형 트랜지스터의 소스는 상기 제5 노드에 연결되고, 상기 제6 N형 트랜지스터의 소스는 상기 제6 노드에 연결되고, 상기 제1 제어 로직의 일단은 제7 노드에 연결될 수 있다. 상기 제2 N형 트랜지스터의 게이트, 상기 제6 N형 트랜지스터의 게이트, 상기 제1 서브 커패시터의 일단, 상기 제1 N형 서브 트랜지스터의 소스, 상기 제2 N형 서브 트랜지스터의 소스 및 상기 제4 N형 서브 트랜지스터의 게이트는 제8 노드에 연결될 수 있다. 상기 제2 제어 로직의 일단은 제9 노드에 연결될 수 있다. 상기 제1 N형 트랜지스터의 게이트, 상기 제5 N형 트랜지스터의 게이트, 상기 제2 서브 커패시터의 일단, 상기 제3 N형 서브 트랜지스터의 소스, 상기 제4 N형 서브 트랜지스터의 소스 및 상기 제2 N형 서브 트랜지스터의 게이트는 제10 노드에 연결될 수 있다. 상기 제1 제어 로직의 타단은 상기 제1 서브 커패시터의 타단에 연결되고, 상기 제2 제어 로직의 타단은 상기 제2 서브 커패시터의 타단에 연결되고, 상기 제3 N형 트랜지스터의 소스 및 상기 제4 N형 트랜지스터의 소스는 접지 노드에 연결될 수 있다. 상기 입력 전압은 상기 제1 N형 트랜지스터의 드레인, 상기 제2 N형 트랜지스터의 드레인, 상기 제5 N형 트랜지스터의 드레인 및 상기 제6 N형 트랜지스터의 드레인에 인가될 수 있다.
또한, 상기 제1 제어 로직은 상기 클럭 신호를 지연시켜 상기 제1 서브 커패시터에 전송하고, 상기 제2 제어 로직은 상기 반전 클럭 신호를 지연시켜 상기 제2 서브 커패시터에 전송할 수 있다.
또한, 상기 제1 서브 펌핑 회로는 프리차지 모드 시 상기 제2 노드 및 상기 제6 노드의 전위가 상기 반전 클럭 신호와 독립적으로 유지되도록 상기 제2 N형 트랜지스터 및 상기 제6 N형 트랜지스터를 제어할 수 있다.
또한, 상기 제1 서브 펌핑 회로는 상기 제2 펌핑 커패시터 및 상기 제4 펌핑 커패시터가 프리차지 모드에서 펌핑 모드로 전환되는 타이밍과 다르게 상기 제2 노드 및 상기 제6 노드의 전위가 상기 입력 전압으로 유지되도록 상기 제2 N형 트랜지스터 및 상기 제6 N형 트랜지스터를 제어할 수 있다.
또한, 상기 제2 서브 펌핑 회로는 프리차지 모드 시 상기 제1 노드 및 상기 제5 노드의 전위가 상기 제1 클럭 신호와 독립적으로 유지되도록 상기 제1 N형 트랜지스터 및 상기 제5 N형 트랜지스터를 제어할 수 있다.
또한, 상기 제2 서브 펌핑 회로는 상기 제1 펌핑 커패시터 및 상기 제5 펌핑 커패시터가 프리차지 모드에서 펌핑 모드로 전환되는 타이밍과 다르게 상기 제1 노드 및 상기 제5 노드의 전위가 상기 입력 전압으로 유지되도록 상기 제1 N형 트랜지스터 및 상기 제5 N형 트랜지스터를 제어할 수 있다.
본 발명에 따른 반도체 메모리 장치는, 복수의 메모리 셀을 포함하는 메모리 셀 어레이; 외부로부터 클럭 신호, 제1 전원 전압 및 상기 제1 전원 전압보다 높은 제2 전원 전압을 공급받고, 상기 클럭 신호, 상기 제1 전원 전압 및 상기 제2 전원 전압에 기초하여 상기 메모리 셀 어레이에 데이터를 입출력하는 주변 회로; 및 상기 메모리 셀 어레이 또는 상기 주변 회로에 필요한 상기 제2 전원 전압의 복수 배에 대응하는 내부 고전압을 생성하는 차지 펌프 회로를 포함할 수 있다. 상기 차지 펌프 회로는, 일단에 상기 클럭 신호가 인가되고 타단이 제1 노드에 연결되는 제1 펌핑 커패시터, 및 일단에 상기 주변 회로에 의해 생성된 반전 클럭 신호가 인가되고 타단이 제2 노드에 연결되는 제2 펌핑 커패시터를 포함하는 제1 펌핑 스테이지; 상기 클럭 신호가 하이 레벨인 경우 상기 제1 노드의 전압을 제3 노드에 전송하고, 또는 상기 반전 클럭 신호가 하이 레벨인 경우 상기 제2 노드의 전압을 제4 노드에 전송하는 제1 전송 스테이지; 일단이 상기 제3 노드에 연결되고 타단이 제5 노드에 연결되는 제3 펌핑 커패시터, 및 일단이 상기 제4 노드에 연결되고 타단이 제6 노드에 연결되는 제4 펌핑 커패시터를 포함하는 제2 펌핑 스테이지; 및 상기 클럭 신호가 하이 레벨인 경우 상기 제5 노드의 전압을 출력 노드에 전송하고, 또는 상기 반전 클럭 신호가 하이 레벨인 경우 상기 제6 노드의 전압을 상기 출력 노드에 전송하는 제2 전송 스테이지를 포함할 수 있다. 상기 클럭 신호가 하이 레벨인 경우, 상기 제1 펌핑 커패시터 및 상기 제3 펌핑 커패시터가 상기 출력 노드에 직렬로 전기적으로 연결되고, 상기 제1 펌핑 스테이지 및 상기 제2 펌핑 스테이지에 인가되는 상기 제2 전원 전압의 복수 배에 대응하는 출력 전압을 상기 출력 노드를 통해 출력할 수 있다. 상기 반전 클럭 신호가 하이 레벨인 경우, 상기 제2 펌핑 커패시터 및 상기 제4 펌핑 커패시터가 상기 출력 노드에 직렬로 전기적으로 연결되고, 상기 제2 전원 전압의 복수 배에 대응하는 상기 출력 전압을 상기 출력 노드를 통해 출력할 수 있다.
또한, 상기 주변 회로는, 상기 메모리 셀 어레이에 워드 라인을 선택하는데 필요한 워드 라인 인에이블 전압을 제공하는 어드레스 디코더; 상기 메모리 셀 어레이와 비트 라인들을 통해 연결되고, 상기 비트 라인들을 통해 상기 데이터를 입력 또는 출력하는 입출력 회로; 및 상기 차지 펌프 회로에 상기 클럭 신호 및 상기 제2 전원 전압을 제공하고, 상기 반전 클럭 신호를 생성하고, 상기 메모리 셀 어레이에 상기 데이터를 입출력하기 위해 상기 어드레스 디코더 및 상기 입출력 회로를 제어하는 제어 로직을 포함할 수 있다. 상기 제어 로직은 동작 모드 별 상기 제2 전원 전압의 복수 배에 대응하는 상기 워드 라인 인에이블 전압을 생성하도록 상기 차지 펌프 회로를 제어할 수 있다.
본 발명에 의하면, 한 번의 클럭 사이클로 입력 전압의 복수 배에 해당하는 출력 전압을 생성할 수 있다.
또한, 본 발명에 의하면, 펌핑 스테이지에 사용되는 커패시터에 인가되는 전압을 입력 전압 이하로 제어하여 커패시터의 열화를 방지하고 신뢰성을 확보할 수 있다.
또한, 본 발명에 의하면, 동일한 출력 전압을 생성하기 위해 기존의 다단 승압 회로보다 감소된 면적을 사용하는 차지 펌프 회로를 제공할 수 있다.
도 1은 일 실시 예에 따른 데이터 저장 장치를 보여주는 블록도이다.
도 2는, 도 1에 도시된 반도체 메모리 장치를 예시적으로 보여주는 블록도이다.
도 3은 일 실시 예에 따른 차지 펌프 회로를 나타내는 블록도이다.
도 4는, 도 3의 차지 펌프 회로를 나타내는 회로도이다.
도 5는, 하이 레벨의 클럭 신호 및 로우 레벨의 반전 클럭 신호가 인가되는 경우 도 4의 차지 펌프 회로의 동작을 나타내는 도면이다.
도 6은, 로우 레벨의 클럭 신호 및 하이 레벨의 반전 클럭 신호가 인가되는 경우 도 4의 차지 펌프 회로의 동작을 나타내는 도면이다.
도 7은, 도 4의 차지 펌프 회로에서 각 노드의 전압 변화를 나타내는 타이밍도이다.
도 8은 일 실시 예에 따른 서브 펌핑 회로를 포함하는 차지 펌프 회로를 나타내는 회로도이다.
도 9은 일 실시 예에 따른 차지 펌프 회로에 있어서 출력 전압에 대응하는 출력 전류를 나타내는 타이밍도이다.
도 10은 일 실시 예에 따른 전송 스테이지를 보조하는 바디 바이어스 회로를 포함하는 차지 펌프 회로를 나타내는 회로도이다.
도 11은 일 실시 예에 따른 입력 전압의 N배에 대응하는 출력 전압을 생성하는 차지 펌프 회로를 나타내는 도면이다.
이하에서, 본 발명의 기술 분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로, 본 발명의 실시 예들이 명확하고 상세하게 기재될 것이다.
도 1은 일 실시 예에 따른 데이터 저장 장치를 보여주는 블록도이다. 도 1을 참조하면, 데이터 저장 장치(1000)는 반도체 메모리 장치(1100) 및 메모리 컨트롤러(1200)를 포함한다. 반도체 메모리 장치(1100)와 메모리 컨트롤러(1200)는 데이터 입출력 라인(IOs), 제어 라인(CTRL), 클럭 신호 라인(CLK) 및 전원 라인(VDD, VPP)을 통해 연결될 수 있다. 데이터 저장 장치(1000)는 메모리 컨트롤러(1200)의 제어를 통해 반도체 메모리 장치(1100)에 데이터를 저장할 수 있다.
일 실시 예에 따르면, 반도체 메모리 장치(1100)는 메모리 셀 영역(memory cell area, 1110)과 주변 회로 영역(peripheral circuit area, 1120)을 포함할 수 있다. 메모리 셀 영역(1110)은 메모리 셀 어레이(memory cell array)를 포함한다. 메모리 셀 어레이는 복수의 메모리 셀로 구성되고, 각각의 메모리 셀에는 하나 또는 그 이상의 데이터가 저장될 수 있다.
일 실시 예에 따르면, 주변 회로 영역(1120)은 메모리 컨트롤러(1200)로부터 커맨드, 어드레스, 데이터를 입력받고, 내부 동작을 통해 메모리 셀 영역(1110)에 데이터를 저장할 수 있다. 또한, 주변 회로 영역(1120)은 메모리 셀 영역(1110)에 저장된 데이터를 읽고, 메모리 컨트롤러(1200)로 제공할 수 있다. 한편, 주변 회로 영역(1120)은 전원 라인(VDD, VPP)을 통해 외부 전원(external power)을 입력받고, 읽기나 쓰기 등과 같은 내부 동작에 필요한 내부 전원(internal power)을 생성할 수 있다.
일 실시 예에 따르면, 주변 회로 영역(1120)은 다양한 레벨의 내부 전원을 생성하기 위해 전압 발생기(voltage generator, 1150)를 포함할 수 있다. 전압 발생기(1150)는 커패시터 및 트랜지스터로 구성될 수 있다. 본 발명의 실시 예에 따른 반도체 메모리 장치(1100)는 전압 발생기(1150)에 포함된 차지 펌프(charge pump)가 크로스 커플드 차지 펌프(cross coupled charge pump) 구조와 더블 부스트(double boost) 동작 펌프 구조를 갖도록 함으로 칩 사이즈를 줄이고 회로 특성을 개선할 수 있다.
도 2는, 도 1에 도시된 반도체 메모리 장치를 예시적으로 보여주는 블록도이다. 도 2에서는 예시적으로 DRAM(1100A)이 도시되어 있다. 도 2를 참조하면, DRAM(1100A)은 메모리 셀 어레이(1110)와 주변 회로 영역(1120)을 포함할 수 있다. 주변 회로 영역(1120)은 데이터 입출력 회로(1130), 어드레스 디코더(1140), 전압 발생기(1150) 및 제어 로직(1160)을 포함할 수 있다.
일 실시 예에 따르면, 메모리 셀 어레이(1110)는 복수의 메모리 셀로 구성되고, 각각의 메모리 셀에는 하나 또는 그 이상의 데이터가 저장될 수 있다. 메모리 셀 어레이(1110)는 어드레스 디코더(1140)로부터 수신된 워드 라인 인에이블 전압에 기초하여 비트 라인들(BLs)을 통해 수신된 데이터의 읽기나 쓰기 등과 같은 내부 동작을 수행할 수 있다. 워드 라인 인에이블 전압은 워드 라인들(WLs)을 통해 복수의 메모리 셀에 제공될 수 있다.
일 실시 예에 따르면, 입출력 회로(1130)는 내부적으로는 비트 라인들(BLs)을 통해 메모리 셀 어레이(1110)와 연결되고, 외부적으로는 입출력 라인(I/O)을 통해 메모리 컨트롤러(도 1 참조, 1200)와 연결될 수 있다. 입출력 회로(1130)는 쓰기 동작 시 메모리 컨트롤러(1200)로부터 쓰기 데이터(write data)를 입력받고, 읽기 동작 시 읽기 데이터(read data)를 메모리 컨트롤러(1200)로 제공할 수 있다. 입출력 회로(1130)는 제어 로직(1160)의 제어에 따라 데이터를 입출력할 수 있다.
일 실시 예에 따르면, 어드레스 디코더(1140)는 제어 로직(1160)의 제어에 의해 선택된 워드 라인(WL)으로 워드 라인 인에이블 전압(예: 쓰기 전압 또는 읽기 전압)을 제공할 수 있다. 어드레스 디코더(1140)는 메모리 셀 어레이(1110)의 워드 라인(WL)을 선택하는데 필요한 워드 라인 인에이블 전압을 전압 발생기(1150)로부터 공급받을 수 있다. 어드레스 디코더(1140)는 동작 모드 별(예: 읽기 모드, 쓰기 모드, 리프레시 모드, 테스트 모드)로 다양한 크기의 워드 라인 인에이블 전압을 메모리 셀 어레이(1110)에 제공할 수 있다. 어드레스 디코더(1140)는 전압 발생기(1140)로부터 적어도 하나의 워드 라인 인에이블 전압을 공급받을 수 있다.
일 실시 예에 따르면, 전압 발생기(1150)는 제어 로직(1160)으로부터 코어 전원 전압(VPP)을 입력받고, 제어 로직(1160)의 제어에 따라 데이터를 읽거나 쓰는 데 필요한 적어도 하나의 워드 라인 인에이블 전압을 생성할 수 있다. 전압 발생기(1150)는 DRAM(1100A)에서 사용되는 코어 전원 전압(VPP)보다 높은 전압들을 생성할 수 있다. 예를 들면, 전압 발생기(1150)는 코어 전원 전압(VPP)보다 높은 전압들을 생성하기 위해 차지 펌프(1151)를 포함할 수 있다. 차지 펌프(1151)는 코어 전원 전압(VPP)에 기초하여 코어 전원 전압(VPP)보다 높은 전압(예: 코어 전원 전압(VPP)의 복수 배의 전압)을 생성할 수 있다. 코어 전원 전압(VPP)은 차지 펌프(1151)에 입력되는 입력 전압(Vin)으로 사용될 수 있다. 차지 펌프(1151)는 제어 로직(1160)으로부터 제공되는 클럭 신호(CLK) 및 반전 클럭 신호에 기초하여 동작 모드 별 워드 라인 인에이블 전압을 생성할 수 있다. 또한, 전압 발생기(1150)는 주변 회로(1120)의 동작에 필요한 코어 전원 전압(VPP)보다 높은 전압들을 생성할 수 있다.
일 실시 예에 따르면, 제어 로직(1160)은 메모리 컨트롤러(1200)로부터 제어신호(CTRL)(예: 커맨드, 어드레스 또는 기타 제어신호), 클럭 신호(CLK), 장치 공급 전압(VDD)(예: 1.1V) 및 장치 공급 전압(VDD)보다 높은 코어 전원 전압(VPP)(예: 1.8V)을 제공받을 수 있다. 제어 로직(1160)은 장치 공급 전압(VDD)(예: 제1 전원 전압)을 주변 회로 영역(1120)(예: 입출력 회로(1130), 어드레스(1140), 전압 발생기(1150))의 동작을 위해 제공할 수 있다. 제어 로직(1160)은 클럭 신호(CLK) 및 제어신호(CTRL)를 이용하여, DRAM(1100A)의 쓰기, 읽기, 삭제 등의 동작을 제어할 수 있다. 제어 로직(1160)은 클럭 신호(CLK)에 기초하여 반전 클럭 신호를 생성할 수 있다. 제어 로직(1160)은 전압 발생기(1150)(또는 차지 펌프(1151))에 코어 전원 전압(VPP)(예: 제2 전원 전압), 클럭 신호(CLK) 및 반전 클럭 신호를 제공할 수 있다.
도 3은 일 실시 예에 따른 차지 펌프 회로를 나타내는 블록도이다. 도 3을 참조하면, 차지 펌프 회로(100)는 도 1의 전압 발생기(1140) 또는 도 2의 차지 펌프(1141)에 대응할 수 있다. 차지 펌프 회로(100)는 저전압의 입력 전압(Vin)(예: 도 1 또는 도 2의 코어 전원 전압(VPP))에 기초하여 고전압 출력 전압(Vout)(예: 도 1의 반도체 메모리 장치(1100) 또는 도 2의 DRAM(1100A)의 내부 고전압 또는 워드 라인 인에이블 전압)을 생성할 수 있다. 차지 펌프 회로(100)는 복수의 스테이지(stage)를 포함할 수 있다.
일 실시 예에 따르면, 차지 펌프 회로(100)는 제1 펌핑 스테이지(110), 제1 전송 스테이지(120), 제2 펌핑 스테이지(130) 및 제2 전송 스테이지(140)를 포함할 수 있다. 다만, 이는 예시적인 것으로, 차지 펌프 회로(100)는 목표로 하는 출력 전압(Vout)에 따라 제2 전송 스테이지(140) 이후에 추가적인 펌핑 스테이지 및 전송 스테이지를 더 포함(이하에서 설명되는 도 11 참조)할 수 있다. 추가적인 펌핑 스테이지 및 전송 스테이지는 제2 펌핑 스테이지(130) 및 제2 전송 스테이지(140)와 동일한 구성을 포함할 수 있다. 차지 펌프 회로(100)는 입력 전압(Vin)의 복수 배에 대응하는 출력 전압(Vout)을 생성할 수 있다. 이하에서는 설명의 편의를 위해, 차지 펌프 회로(100)는 입력 전압(Vin)의 3배에 대응하는 출력 전압(Vout)을 생성하고, 제1 펌핑 스테이지(110), 제1 전송 스테이지(120), 제2 펌핑 스테이지(130) 및 제2 전송 스테이지(140)를 포함하는 것으로 가정한다.
일 실시 예에 따르면, 제1 펌핑 스테이지(110)는 제1 전송 스테이지(120)와 제1 노드(N1) 및 제2 노드(N2)를 통해 연결될 수 있다. 제1 전송 스테이지(120)는 제2 펌핑 스테이지(130)와 제3 노드(N3) 및 제4 노드(N4)를 통해 연결될 수 있다. 제2 펌핑 스테이지(130)는 제2 전송 스테이지(140)와 제5 노드(N5) 및 제6 노드(N6)를 통해 연결될 수 있다. 입력 전압(Vin)은 제1 펌핑 스테이지(110) 및 제2 펌핑 스테이지(130)에 인가될 수 있다. 클럭 신호(CLK)는 제1 펌핑 스테이지(110) 및 제2 펌핑 스테이지(130)에 인가될 수 있다. 반전 클럭 신호(CLKB)는 제1 펌핑 스테이지(110) 및 제2 펌핑 스테이지(130)에 인가될 수 있다. 제2 펌핑 스테이지(130)는 접지 노드(GND)에 연결될 수 있다. 출력 전압(Vout)은 제2 전송 스테이지(140)를 통해 출력될 수 있다.
일 실시 예에 따르면, 클럭 신호(CLK) 및 반전 클럭 신호(CLKB)에 기초하여, 차지 펌프 회로(100)의 일부는 프리차지 모드로 동작하고, 차지 펌프 회로(100)의 다른 일부는 펌핑 모드로 동작할 수 있다. 예를 들면, 클럭 신호(CLK)가 하이 레벨이고 반전 클럭 신호(CLKB)가 로우 레벨인 경우, 제1 노드(N1), 제3 노드(N3) 및 제5 노드(N5)에 연결된 소자들은 펌핑 모드로 동작하고, 제2 노드(N2), 제4 노드(N4) 및 제6 노드(N6)에 연결된 소자들은 프리차지 모드로 동작할 수 있다. 클럭 신호(CLK)가 로우 레벨이고 반전 클럭 신호(CLKB)가 하이 레벨인 경우, 제1 노드(N1), 제3 노드(N3) 및 제5 노드(N5)에 연결된 소자들은 프리차지 모드로 동작하고, 제2 노드(N2), 제4 노드(N4) 및 제6 노드(N6)에 연결된 소자들은 펌핑 모드로 동작할 수 있다. 이에 제1 노드(N1), 제3 노드(N3) 및 제5 노드(N5)에 연결된 소자들과 제2 노드(N2), 제4 노드(N4) 및 제6 노드(N6)에 연결된 소자들은 서로 상보적으로 동작하고, 출력 전압(Vout)은 일정하게 출력될 수 있다.
일 실시 예에 따르면, 차지 펌프 회로(100)는 입력 전압(Vin)의 복수 배에 대응하는 출력 전압(Vout)을 생성할 수 있다. 예를 들면, 프리차지 모드인 경우, 제1 노드(N1) 또는 제2 노드(N2)는 입력 전압(Vin)으로 프리차지 될 수 있다. 프리차지 모드인 경우, 제3 노드(N3) 또는 제4 노드(N4)는 접지 전압(Vss)으로 프리차지 될 수 있다. 프리차지 모드인 경우, 제5 노드(N5) 또는 제6 노드(N6)는 입력 전압(Vin)으로 프리차지 될 수 있다. 펌핑 모드인 경우, 제1 노드(N1) 또는 제2 노드(N2)는 2배의 입력 전압(2Vin)으로 승압될 수 있다. 펌핑 모드인 경우, 제3 노드(N3) 또는 제4 노드(N4)는 2배의 입력 전압(2Vin)으로 승압될 수 있다. 펌핑 모드인 경우, 제5 노드(N5) 또는 제6 노드(N6)는 3배의 입력 전압(3Vin)으로 승압될 수 있다.
일 실시 예에 따르면, 펌핑 모드 시, 제1 펌핑 스테이지(110)는 입력 노드의 전압(또는 입력 전압(Vin))을 입력 전압(Vin)만큼 승압시킬 수 있다. 제1 전송 스테이지(120)는 제1 노드(N1) 또는 제2 노드(N2)의 전압을 제3 노드(N3) 또는 제4 노드(N4)로 전송할 수 있다. 제2 펌핑 스테이지(130)는 제3 노드(N3) 또는 제4 노드(N4)의 전압을 입력 전압(Vin)만큼 승압시킬 수 있다. 제2 전송 스테이지(140)는 제5 노드(N5) 또는 제6 노드(N6)의 전압을 출력 노드로 전송할 수 있다.
일 실시 예에 따르면, 제1 펌핑 스테이지(110), 제1 전송 스테이지(120), 제2 펌핑 스테이지(130) 및 제2 전송 스테이지(140)는 한번 클럭 사이클 동안 동시에 동작하며, 출력 전압(Vout)은 한번 클럭 사이클 만에 목표 전압(예: 입력 전압(Vin)의 복수 배에 대응하는 고전압)으로 승압될 수 있다.
도 4는, 도 3의 차지 펌프 회로를 나타내는 회로도이다. 도 4를 참조하면, 차지 펌프 회로(100)는 제1 펌핑 스테이지(110), 제1 전송 스테이지(120), 제2 펌핑 스테이지(130) 및 제2 전송 스테이지(140)를 포함할 수 있다. 차지 펌프 회로(100)는 클럭 신호(CLK) 및 반전 클럭 신호(CLKB)에 기초하여 입력 전압(Vin)을 승압하여 고전압의 출력 전압(Vout)을 생성할 수 있다.
일 실시 예에 따르면, 제1 펌핑 스테이지(110)는 제1 펌핑 커패시터(C1), 제2 펌핑 커패시터(C2), 제1 N형(또는 NMOS) 트랜지스터(M1) 및 제2 N형 트랜지스터(M2)를 포함할 수 있다. 제1 전송 스테이지(120)는 제1 P형(또는 PMOS) 트랜지스터(P1) 및 제2 P형 트랜지스터(P2)를 포함할 수 있다. 제2 펌핑 스테이지(130)는 제3 펌핑 커패시터(C3), 제4 펌핑 커패시터(C4), 제3 N형 트랜지스터(M3), 제4 N형 트랜지스터(M4), 제5 N형 트랜지스터(M5) 및 제6 N형 트랜지스터(M6)를 포함할 수 있다. 제2 전송 스테이지(140)는 제3 P형 트랜지스터(P3) 및 제4 P형 트랜지스터(P4)를 포함할 수 있다. 제1 펌핑 스테이지(110) 및 제1 전송 스테이지(120)는 제1 노드(N1) 및 제2 노드(N2)를 통해 상호 연결될 수 있다. 제1 전송 스테이지(120) 및 제2 펌핑 스테이지(130)는 제3 노드(N3) 및 제4 노드(N4)를 통해 상호 연결될 수 있다. 제2 펌핑 스테이지(130) 및 제2 전송 스테이지(140)는 제5 노드(N5) 및 제6 노드(N6)를 통해 상호 연결될 수 있다.
일 실시 예에 따르면, 제1 펌핑 커패시터(C1)는 일단에 클럭 신호(CLK)가 인가되고, 타단이 제1 노드(N1)에 연결될 수 있다. 제2 펌핑 커패시터(C2)는 일단에 반전 클럭 신호(CLKB)가 인가되고, 타단이 제2 노드(N2)에 연결될 수 있다. 일 예로, 반전 클럭 신호(CLKB)는 클럭 신호(CLK)의 반전 신호일 수 있다. 제1 N형 트랜지스터(M1)는 제2 노드(N2)에 연결되는 게이트, 입력 전압(Vin)이 인가되는 드레인, 및 제1 노드(N1)에 연결되는 소스를 포함할 수 있다. 제2 N형 트랜지스터(M2)는 제1 노드(N1)에 연결되는 게이트, 입력 전압(Vin)이 인가되는 드레인, 및 제2 노드(N2)에 연결되는 소스를 포함할 수 있다. 제1 P형 트랜지스터(P1)는 제2 노드(N2)에 연결되는 게이트, 제1 노드(N1)에 연결되는 소스, 및 제3 노드(N3)에 연결되는 드레인을 포함할 수 있다. 제2 P형 트랜지스터(P2)는 제1 노드(N1)에 연결되는 게이트, 제2 노드(N2)에 연결되는 소스, 및 제4 노드(N4)에 연결되는 드레인를 포함할 수 있다.
일 실시 예에 따르면, 제3 펌핑 커패시터(C3)는 일단이 제3 노드(N3)에 연결되고, 타단이 제5 노드(N5)에 연결될 수 있다. 제4 펌핑 커패시터(C4)는 일단이 제4 노드(N4)에 연결되고, 타단이 제6 노드(N6)에 연결될 수 있다. 제3 N형 트랜지스터(M3)는 반전 클럭 신호(CLKB)가 인가되는 게이트, 제3 노드(N3)에 연결되는 드레인, 및 접지 노드(GND)에 연결되는 소스를 포함할 수 있다. 제4 N형 트랜지스터(M4)는 클럭 신호(CLK)가 인가되는 게이트, 제4 노드(N4)에 연결되는 드레인, 및 접지 노드(GND)에 연결되는 소스를 포함할 수 있다. 제5 N형 트랜지스터(M5)는 제2 노드(N2)에 연결되는 게이트, 입력 전압(Vin)이 인가되는 드레인, 및 제5 노드(N5)에 연결되는 소스를 포함할 수 있다. 제6 N형 트랜지스터(M6)는 제1 노드(N1)에 연결되는 게이트, 입력 전압(Vin)이 인가되는 드레인, 및 제6 노드(N6)에 연결되는 소스를 포함할 수 있다. 제3 P형 트랜지스터(P3)는 제6 노드(N6)에 연결되는 게이트, 제5 노드(N5)에 연결되는 소스, 및 출력 노드에 연결되는 드레인을 포함할 수 있다. 제4 P형 트랜지스터(P4)는 제5 노드(N5)에 연결되는 게이트, 제6 노드(N6)에 연결되는 소스, 및 출력 노드에 연결되는 드레인를 포함할 수 있다.
일 실시 예에 따르면, 차지 펌프 회로(100)는 크로스 커플드(cross coupled) 구조를 포함할 수 있다. 차지 펌프 회로(100)의 일부와 다른 일부는 서로 상보적인 동작을 수행할 수 있다. 제1 펌핑 커패시터(C1) 및 제3 펌핑 커패시터(C3)가 펌핑 모드로 동작하는 경우, 제2 펌핑 커패시터(C2) 및 제4 펌핑 커패시터(C4)는 프리차지 모드로 동작할 수 있다. 또는 제1 펌핑 커패시터(C1) 및 제3 펌핑 커패시터(C3)가 프리차지 모드로 동작하는 경우, 제2 펌핑 커패시터(C2) 및 제4 펌핑 커패시터(C4)는 펌핑 모드로 동작할 수 있다. 일 예로, 클럭 신호(CLK) 및 반전 클럭 신호(CLKB)가 인가되는 않는 초기 모드 시, 제1 노드(N1), 제2 노드(N2), 제5 노드(N5) 및 제6 노드(N6)는 입력 전압(Vin)으로 설정되고, 제3 노드(N3) 및 제4 노드(N4)는 접지 전압(Vss)으로 설정될 수 있다. 차지 펌프 회로(100)의 동작은 도 5 및 도 6에서 자세히 설명한다.
일 실시 예에 따르면, 차지 펌프 회로(100)는 기존의 크로스 커플드 차지 펌프 회로에 비하여 면적이 감소될 수 있다. 예를 들면, 기존의 크로스 커플드 차지 펌프 회로는 하나의 펌핑 스테이지와 하나의 충전 스테이지를 반복하여 전압을 증가하는 구조를 가진다. 반복되는 하나의 펌핑 스테이지는 보통 2개의 펌핑 커패시터, 2개의 N형 트랜지스터 및 2개의 P형 트랜지스터를 포함할 수 있다. 반복되는 하나의 충전 스테이지는 2개의 충전 커패시터를 포함할 수 있다. 이에, 입력 전압(Vin)의 3배의 출력 전압을 생성하기 위해, 기존의 크로스 커플드 차지 펌프 회로는 2개의 펌핑 스테이지와 1개의 충전 스테이지가 필요하고, 6개의 커패시터, 4개의 N형 트랜지스터 및 4개의 P형 트랜지스터를 포함할 수 있다. 반면에, 차지 펌프 회로(100)는 입력 전압(Vin)의 3배의 출력 전압을 생성하기 위해 4개의 커패시터, 6개의 N형 트랜지스터 및 4개의 P형 트랜지스터로 구성될 수 있다. 보통 트랜지스터보다 커패시터가 더 큰 면적을 차지하므로, 차지 펌프 회로(100)는 기존의 크로스 커플드 차지 펌프 회로에 비하여 면적이 감소될 수 있다.
또한, 기존의 크로스 커플드 차지 펌프 회로에서는 펌핑 커패시터 및 충전 커패시터가 병렬로 연결되기 때문에, 스테이지가 증가할수록 큰 용량의 충전 커패시터가 요구된다. 이에 기존의 크로스 커플드 차지 펌프 회로는 후반 스테이지로 갈수록 커패시터의 면적이 증가할 수 있다. 반면에, 차지 펌프 회로(100)는 모든 스테이지에서 제1 스테이지와 동일한 용량의 충전 커패시터가 사용될 수 있다. 차지 펌프 회로(100)의 모든 충전 커패시터(예: 제1 펌핑 커패시터(C1), 제2 펌핑 커패시터(C2), 제3 펌핑 커패시터(C3) 및 제4 펌핑 커패시터(C4))의 양단에는 입력 전압(Vin) 이하의 전압이 걸리기 때문이다. 따라서, 차지 펌프 회로(100)는 기존의 크로스 커플드 차지 펌프 회로에 비하여 면적이 감소될 수 있다.
도 5는, 하이 레벨의 클럭 신호 및 로우 레벨의 반전 클럭 신호가 인가되는 경우 도 4의 차지 펌프 회로의 동작을 나타내는 도면이다. 도 5를 참조하면, 클럭 신호(CLK)가 하이 레벨이고 반전 클럭 신호(CLKB)가 로우 레벨인 제1 경우, 제1 N형 트랜지스터(M1), 제2 P형 트랜지스터(P2), 제3 N형 트랜지스터(M3), 제5 N형 트랜지스터(M5) 및 제4 P형 트랜지스터(P4)는 턴 오프 되고, 제2 N형 트랜지스터(M2), 제1 P형 트랜지스터(P1), 제4 N형 트랜지스터(M4), 제6 N형 트랜지스터(M6) 및 제3 P형 트랜지스터(P3)는 턴 온 될 수 있다. 제1 경우에, 제1 펌핑 커패시터(C1) 및 제3 펌핑 커패시터(C3)는 펌핑 모드로 동작하고, 제2 펌핑 커패시터(C2) 및 제4 펌핑 커패시터(C4)는 프리차지 모드로 동작할 수 있다.
일 실시 예에 따르면, 제1 경우에, 펌핑 모드인 제1 펌핑 커패시터(C1) 및 제3 펌핑 커패시터(C3)는 출력 단자와 직렬로 연결될 수 있다. 예를 들면, 제1 펌핑 커패시터(C1) 및 제3 펌핑 커패시터(C3)는 턴 온 된 제1 P형 트랜지스터(P1) 및 제3 P형 트랜지스터(P3)를 통해 직렬로 연결될 수 있다. 이에, 제1 노드(N1)의 전압은 제1 펌핑 커패시터(C1)를 통해 2배의 입력 전압(2Vin)으로 상승하고, 2배의 입력 전압(2Vin)은 제1 P형 트랜지스터(P1)를 통해 제3 노드(N3)로 전송되고, 제5 노드(N5)의 전압은 제3 펌핑 커패시터(C3)를 통해 3배의 입력 전압(3Vin)으로 상승하고, 3배의 입력 전압(3Vin)은 제3 P형 트랜지스터(P3)를 통해 출력 전압(Vout)으로 출력될 수 있다.
일 실시 예에 따르면, 제1 경우에, 프리차지 모드인 제2 펌핑 커패시터(C2) 및 제4 펌핑 커패시터(C4)는 입력 전압(Vin)으로 프리차지 될 수 있다. 예를 들면, 로우 레벨인 반전 클럭 신호(CLKB)가 제2 펌핑 커패시터(C2)의 일단에 입력되고, 제2 노드(N2)는 제2 N형 트랜지스터(M2)를 통해 입력 전압(Vin)으로 프리차지 될 수 있다. 제4 노드(N4)는 제4 N형 트랜지스터(M4)를 통해 접지 전압(Vss)으로 프리차지 될 수 있다. 제6 노드(N6)는 제6 N형 트랜지스터(M6)를 통해 입력 전압(Vin)으로 프리차지 될 수 있다. 이에, 제2 펌핑 커패시터(C2) 및 제4 펌핑 커패시터(C4)는 각각 입력 전압(Vin)으로 충전될 수 있다.
도 6은, 로우 레벨의 클럭 신호 및 하이 레벨의 반전 클럭 신호가 인가되는 경우 도 4의 차지 펌프 회로의 동작을 나타내는 도면이다. 도 6을 참조하면, 클럭 신호(CLK)가 로우 레벨이고 반전 클럭 신호(CLKB)가 하이 레벨인 제2 경우, 제1 N형 트랜지스터(M1), 제2 P형 트랜지스터(P2), 제3 N형 트랜지스터(M3), 제5 N형 트랜지스터(M5) 및 제4 P형 트랜지스터(P4)는 턴 온 되고, 제2 N형 트랜지스터(M2), 제1 P형 트랜지스터(P1), 제4 N형 트랜지스터(M4), 제6 N형 트랜지스터(M6) 및 제3 P형 트랜지스터(P3)는 턴 오프 될 수 있다. 제2 경우에, 제1 펌핑 커패시터(C1) 및 제3 펌핑 커패시터(C3)는 프리차지 모드로 동작하고, 제2 펌핑 커패시터(C2) 및 제4 펌핑 커패시터(C4)는 펌핑 모드로 동작할 수 있다.
일 실시 예에 따르면, 제2 경우에, 펌핑 모드인 제2 펌핑 커패시터(C2) 및 제4 펌핑 커패시터(C4)는 출력 단자와 직렬로 연결될 수 있다. 예를 들면, 제2 펌핑 커패시터(C2) 및 제4 펌핑 커패시터(C4)는 턴 온 된 제2 P형 트랜지스터(P2) 및 제4 P형 트랜지스터(P4)를 통해 직렬로 연결될 수 있다. 이에, 제2 노드(N2)의 전압은 제2 펌핑 커패시터(C2)를 통해 2배의 입력 전압(2Vin)으로 상승하고, 2배의 입력 전압(2Vin)은 제2 P형 트랜지스터(P2)를 통해 제4 노드(N4)로 전송되고, 제6 노드(N6)의 전압은 제4 펌핑 커패시터(C4)를 통해 3배의 입력 전압(3Vin)으로 상승하고, 3배의 입력 전압(3Vin)은 제4 P형 트랜지스터(P4)를 통해 출력 전압(Vout)으로 출력될 수 있다.
일 실시 예에 따르면, 제2 경우에, 프리차지 모드인 제1 펌핑 커패시터(C1) 및 제3 펌핑 커패시터(C3)는 입력 전압(Vin)으로 프리차지 될 수 있다. 예를 들면, 로우 레벨인 클럭 신호(CLK)가 제1 펌핑 커패시터(C1)의 일단에 입력되고, 제1 노드(N1)는 제1 N형 트랜지스터(M1)를 통해 입력 전압(Vin)으로 프리차지 될 수 있다. 제3 노드(N3)는 제3 N형 트랜지스터(M3)를 통해 접지 전압(Vss)으로 프리차지 될 수 있다. 제5 노드(N5)는 제5 N형 트랜지스터(M5)를 통해 입력 전압(Vin)으로 프리차지 될 수 있다. 이에, 제1 펌핑 커패시터(C1) 및 제1 펌핑 커패시터(C1)는 각각 입력 전압(Vin)으로 충전될 수 있다.
도 5 및 도 6을 참조하면, 제1 펌핑 스테이지(110), 제1 전송 스테이지(120), 제2 펌핑 스테이지(130) 및 제2 전송 스테이지(140)는 클럭 신호(CLK) 또는 반전 클럭 신호(CLKB)의 한 번의 클럭 사이클 동안 동시에 동작하여 입력 전압(Vin)의 복수 배(예: 3배)에 대응하는 출력 전압(Vout)을 생성할 수 있다. 따라서, 차지 펌프 회로(100)는 신속하게 고전압의 출력 전압(Vout)을 생성할 수 있고, 고전압을 출력하기 위해 다수의 스테이지가 순차적으로 동작하는 방식에 비하여 출력 전압(Vout) 생성 시 전압 손실이 감소될 수 있다. 또한, 펌핑 모드 및 프리차지 모드 시, 각 펌핑 커패시터(예: 제1 펌핑 커패시터(C1), 제2 펌핑 커패시터(C2), 제3 펌핑 커패시터(C3) 및 제4 펌핑 커패시터(C4))의 양단 사이는 펌핑 스테이지의 증가와 관계없이 입력 전압(Vin) 이하의 전압 차이를 가질 수 있다. 따라서, 각 펌핑 커패시터의 열화는 방지 또는 감소될 수 있고, 차지 펌프 회로(100)의 신뢰성은 향상될 수 있다.
도 7은, 도 4의 차지 펌프 회로에서 각 노드의 전압 변화를 나타내는 타이밍도이다. 도 4 내지 도 7을 참조하면, 클럭 그래프(10)는 클럭 신호(CLK) 또는 반전 클럭 신호(CLKB)를 나타낼 수 있다. 제1 그래프(11)는 제1 노드(N1) 또는 제2 노드(N2)의 전압을 나타낼 수 있다. 제2 그래프(12)는 제3 노드(N3) 또는 제4 노드(N4)의 전압을 나타낼 수 있다. 제3 그래프(13)는 제5 노드(N5) 또는 제6 노드(N6)의 전압을 나타낼 수 있다. 일 예로, 클럭 그래프(10)가 클럭 신호(CLK)인 경우, 제1 그래프(11)는 제1 노드(N1)의 전압을 나타내고, 제2 그래프(12)는 제3 노드(N3)의 전압을 나타내고, 제3 그래프(13)는 제5 노드(N5)의 전압을 나타낼 수 있다. 또는 클럭 그래프(10)가 반전 클럭 신호(CLKB)인 경우, 제1 그래프(11)는 제2 노드(N2)의 전압을 나타내고, 제2 그래프(12)는 제4 노드(N4)의 전압을 나타내고, 제3 그래프(13)는 제6 노드(N6)의 전압을 나타낼 수 있다. 클럭 신호(CLK) 또는 반전 클럭 신호(CLKB)는 두 시점 사이(예: 제1 시점(t1)과 제3 시점(t3) 사이, 제2 시점(t2)과 제4 시점(t4) 사이, 제3 시점(t3)과 제5 시점(t5) 사이, 제4 시점(t4)과 제6 시점(t6) 사이, 제5 시점(t5)과 제7 시점(t7) 사이, 제6 시점(t6)과 제8 시점(t8) 사이)에 한번의 클럭 사이클(1 clock cycle)이 진행될 수 있다.
일 실시 예에 따르면, 차지 펌프 회로(100)의 일부 노드들은 한 번의 클럭 사이클 동안 프리차지 되고, 차지 펌프 회로(100)의 다른 일부 노드들은 펌핑 될 수 있다. 따라서, 순차적으로 스테이지가 진행되어 고전압의 출력 전압이 출력되도록 기다릴 필요없이, 차지 펌프 회로(100)는 한 번의 클럭 사이클의 통해 입력 전압(Vin)의 복수 배에 대응하는 전압(예: 3Vin)을 출력할 수 있다. 일 예로, 클럭 그래프(10)가 클럭 신호(CLK)인 경우, 제4 시점(t4)과 제5 시점(t5) 사이에, 제1 노드(N1), 제3 노드(N3) 및 제5 노드(N5)는 프리차지 모드로 동작할 수 있다. 또한, 제5 시점(t5)과 제6 시점(t6) 사이에, 제1 노드(N1), 제3 노드(N3) 및 제5 노드(N5)는 펌핑 모드로 동작할 수 있다. 다른 예로, 클럭 그래프(10)가 반전 클럭 신호(CLKB)인 경우, 제4 시점(t4)과 제5 시점(t5) 사이에, 제2 노드(N2), 제4 노드(N4) 및 제6 노드(N6)는 프리차지 모드로 동작할 수 있다. 또한, 제5 시점(t5)과 제6 시점(t6) 사이에, 제2 노드(N2), 제4 노드(N4) 및 제6 노드(N6)는 펌핑 모드로 동작할 수 있다.
일 실시 예에 따르면, 차지 펌프 회로(100)의 각 노드는 소정의 시간(예: 제4 시점(t4)) 이후에 정상 상태(예: 이론적인 값)에 도달할 수 있다. 이러한 정상 상태에 이르는 시간은 MOS 트랜지스터의 기생 커패시턴스 및 펌핑 커패시터의 커패시턴스 간의 커플링에 의해 필요할 수 있다. 다만, 차지 펌프 회로(100)는 한 번의 클럭 사이클 동안 모든 펌핑 커패시터들에서 동시에 펌핑 동작이 일어나기 때문에 정상 상태에 이르는 시간이 단축될 수 있다.
도 8은 일 실시 예에 따른 서브 펌핑 회로를 포함하는 차지 펌프 회로를 나타내는 회로도이다. 도 8을 참조하면, 차지 펌프 회로(200)는 도 4의 차지 펌프 회로(100)의 구성들을 모두 포함하고, 제1 서브 펌핑 회로(210) 및 제2 서브 펌핑 회로(220)를 더 포함할 수 있다. 차지 펌프 회로(200)의 제1 펌핑 스테이지(예: 제1 펌핑 커패시터(C1), 제2 펌핑 커패시터(C2), 제1 N형 트랜지스터(M1) 및 제2 N형 트랜지스터(M2)), 제1 전송 스테이지(예: 제1 P형 트랜지스터(P1) 및 제2 P형 트랜지스터(P2)), 제2 펌핑 스테이지(예: 제3 펌핑 커패시터(C3), 제4 펌핑 커패시터(C4), 제3 N형 트랜지스터(M3), 제4 N형 트랜지스터(M4), 제5 N형 트랜지스터(M5) 및 제6 N형 트랜지스터(M6)) 및 제2 전송 스테이지(예: 제3 P형 트랜지스터(P3) 및 제4 P형 트랜지스터(P4))는 도 4의 제1 펌핑 스테이지(110), 제1 전송 스테이지(120), 제2 펌핑 스테이지(130) 및 제2 전송 스테이지(140)와 동일 또는 유사한 구성 및 특징을 가질 수 있다. 이에, 도 4의 차지 펌프 회로(100)의 구성 및 특징에 대응하는 차지 펌프 회로(200)의 구성 및 특징에 대한 설명은 생략한다. 제1 서브 펌핑 회로(210)는 제7 노드(N7) 및 제8 노드(N8) 사이에 연결될 수 있다. 제2 서브 펌핑 회로(220)는 제9 노드(N9) 및 제10 노드(N10) 사이에 연결될 수 있다. 제7 노드(N7)는 클럭 신호(CLK)가 인가되고, 제1 펌핑 커패시터(C1)의 일단에 연결될 수 있다. 제9 노드(N9)는 반전 클럭 신호(CLKB)가 인가되고, 제2 펌핑 커패시터(C2)의 일단에 연결될 수 있다.
일 실시 예에 따르면, 제1 서브 펌핑 회로(210)는 제1 제어 로직(CL1), 제1 서브 커패시터(CS1), 제1 N형 서브 트랜지스터(MS1) 및 제2 N형 서브 트랜지스터(MS2)를 포함할 수 있다. 제1 제어 로직(CL1)은 일단이 제7 노드(N7)에 연결되고, 타단이 제1 서브 커패시터(CS1)에 연결될 수 있다. 제1 서브 커패시터(CS1)는 일단이 제1 제어 로직(CL1)에 연결되고, 타단이 제8 노드(N8)에 연결될 수 있다. 제1 N형 서브 트랜지스터(MS1)는 입력 전압(Vin)이 인가되는 게이트와 드레인을 포함하고, 제8 노드(N8)에 연결되는 소스를 포함할 수 있다. 제2 N형 서브 트랜지스터(MS2)는 제10 노드(N10)에 연결되는 게이트, 입력 전압(Vin)이 인가되는 드레인, 및 제8 노드(N8)에 연결되는 소스를 포함할 수 있다. 도 4의 차지 펌프 회로(100)와 다르게, 제1 N형 트랜지스터(M1)의 게이트 및 제5 N형 트랜지스터(M5)의 게이트는 제10 노드(N10)에 연결될 수 있다.
일 실시 예에 따르면, 제2 서브 펌핑 회로(220)는 제2 제어 로직(CL2), 제2 서브 커패시터(CS2), 제3 N형 서브 트랜지스터(MS3) 및 제4 N형 서브 트랜지스터(MS4)를 포함할 수 있다. 제2 제어 로직(CL2)은 일단이 제9 노드(N9)에 연결되고, 타단이 제2 서브 커패시터(CS2)에 연결될 수 있다. 제2 서브 커패시터(CS2)는 일단이 제2 제어 로직(CL2)에 연결되고, 타단이 제10 노드(N10)에 연결될 수 있다. 제3 N형 서브 트랜지스터(MS3)는 입력 전압(Vin)이 인가되는 게이트와 드레인을 포함하고, 제10 노드(N10)에 연결되는 소스를 포함할 수 있다. 제4 N형 서브 트랜지스터(MS4)는 제8 노드(N8)에 연결되는 게이트, 입력 전압(Vin)이 인가되는 드레인, 및 제10 노드(N10)에 연결되는 소스를 포함할 수 있다. 도 4의 차지 펌프 회로(100)와 다르게, 제2 N형 트랜지스터(M2)의 게이트 및 제6 N형 트랜지스터(M6)의 게이트는 제8 노드(N8)연결될 수 있다.
일 실시 예에 따르면, 제1 서브 펌핑 회로(210)는, 제2 펌핑 커패시터(C2) 및 제4 펌핑 커패시터(C4)가 프리차지 모드일 때, 제2 N형 트랜지스터(M2) 및 제6 N형 트랜지스터(M6)의 게이트 전압을 독립적으로 제어하여 제2 노드(N2) 및 제6 노드(N6)의 프리차지 타이밍을 독립적으로 제어할 수 있다. 예를 들면, 제1 N형 서브 트랜지스터(MS1) 및 제2 N형 서브 트랜지스터(MS2)는 제8 노드(N8)를 입력 전압(Vin)으로 프리차지 할 수 있다. 제1 제어 로직(CL1)은 딜레이 회로를 포함할 수 있다. 제1 제어 로직(CL1)은 클럭 신호(CLK)를 지연시켜 제1 서브 커패시터(CS1)에 전송할 수 있다. 지연된 클럭 신호(CLK)가 하이 레벨일 때, 제8 노드(N8)는 2배의 입력 전압(2Vin)으로 상승할 수 있다. 이에 하이 레벨의 반전 클럭 신호(CLKB)가 제9 노드(N9)에 인가될 때, 제2 N형 트랜지스터(M2) 및 제6 N형 트랜지스터(M6)의 게이트 전압은 2배의 입력 전압(2Vin)으로 유지될 수 있다. 따라서, 제1 서브 펌핑 회로(210)는 제2 펌핑 커패시터(C2) 및 제4 펌핑 커패시터(C4)가 프리차지 모드에서 펌핑 모드로 전환 시 리버스 피크 전류(reverse peak current)가 발생하는 것을 방지할 수 있다. 이에, 차지 펌프 회로(200)의 펌핑 속도는 향상될 수 있다.
일 실시 예에 따르면, 제2 서브 펌핑 회로(220)는, 제1 펌핑 커패시터(C1) 및 제3 펌핑 커패시터(C3)가 프리차지 모드일 때, 제1 N형 트랜지스터(M1) 및 제5 N형 트랜지스터(M5)의 게이트 전압을 독립적으로 제어하여 제1 노드(N1) 및 제5 노드(N5)의 프리차지 타이밍을 독립적으로 제어할 수 있다. 예를 들면, 제3 N형 서브 트랜지스터(MS3) 및 제4 N형 서브 트랜지스터(MS4)는 제10 노드(N10)를 입력 전압(Vin)으로 프리차지 할 수 있다. 제2 제어 로직(CL2)은 딜레이 회로를 포함할 수 있다. 제2 제어 로직(CL2)은 반전 클럭 신호(CLKB)를 지연시켜 제2 서브 커패시터(CS2)에 전송할 수 있다. 지연된 반전 클럭 신호(CLKB)가 하이 레벨일 때, 제10 노드(N10)는 2배의 입력 전압(2Vin)으로 상승할 수 있다. 이에 하이 레벨의 클럭 신호(CLK)가 제7 노드(N7)에 인가될 때, 제1 N형 트랜지스터(M1) 및 제5 N형 트랜지스터(M5)의 게이트 전압은 2배의 입력 전압(2Vin)으로 유지될 수 있다. 따라서, 제2 서브 펌핑 회로(220)는 제1 펌핑 커패시터(C1) 및 제3 펌핑 커패시터(C3)가 프리차지 모드에서 펌핑 모드로 전환 시 리버스 피크 전류(reverse peak current)가 발생하는 것을 방지할 수 있다. 이에, 차지 펌프 회로(200)의 펌핑 속도는 향상될 수 있다.
도 9는 일 실시 예에 따른 차지 펌프 회로에 있어서 출력 전압에 대응하는 출력 전류를 나타내는 타이밍도이다. 도 9를 참조하면, 클럭 그래프(20)는 클럭 신호(CLK)를 나타낼 수 있다. 제1 전류 그래프(21)는 도 4의 차지 펌프 회로(100)에 있어서 출력 전압(Vout)에 대응하는 출력 전류(Iout of FIG.4)를 나타낼 수 있다. 제2 전류 그래프(22)는 도 8의 차지 펌프 회로(200)에 있어서 출력 전압(Vout)에 대응하는 출력 전류(Iout of FIG.8)를 나타낼 수 있다. 클럭 신호(CLK)는 제1 시점(t1)부터 제3 시점(t3)까지 한 번의 클럭 사이클(1 clock cycle)이 진행될 수 있다.
일 실시 예에 따르면, 도 4의 차지 펌프 회로(100)는 클럭 그래프(20)의 상승 엣지 또는 하강 엣지에서 프리차지 모드의 구성들과 펌핑 모드의 구성들의 상태 전환이 동시에 발생할 수 있다. 이에, 제1 전류 그래프(21)를 참조하면, 클럭 그래프(20)의 상승 엣지 또는 하강 엣지에서 출력 전류의 리버스 피크 전류(reverse peak current)가 발생하는 것을 확인할 수 있다. 한편, 도 8의 차지 펌프 회로(200)는 제1 서브 펌핑 회로(210) 및 제2 서브 펌핑 회로(220)를 통해 프리차지 모드의 구성들과 펌핑 모드의 구성들의 상태 전환이 서로 다른 시점에 발생하도록 프리차지 모드의 구성들의 상태 전환 타이밍을 독립적으로 제어할 수 있다. 이에, 제2 전류 그래프(22)를 참조하면, 클럭 그래프(10)의 상승 엣지 또는 하강 엣지에서 출력 전류(Iout of FIG.8)의 리버스 피크 전류(reverse peak current)가 발생하지 않는 것을 확인할 수 있다. 따라서, 도 8의 차지 펌프 회로(200)는 도 4의 차지 펌프 회로(100)보다 모드 전환 시 전류 및 전압 손실을 방지할 수 있고, 도 8의 차지 펌프 회로(200)의 펌핑 속도는 향상될 수 있다.
도 10은 일 실시 예에 따른 전송 스테이지를 보조하는 바디 바이어스 회로를 포함하는 차지 펌프 회로를 나타내는 회로도이다. 도 10을 참조하면, 차지 펌프 회로(300)는 도 4의 차지 펌프 회로(100)의 구성들을 모두 포함하고, 제1 바디 바이어스 회로(310), 제2 바디 바이어스 회로(320), 제3 바디 바이어스 회로(330) 및 제4 바디 바이어스 회로(340)를 더 포함할 수 있다. 차지 펌프 회로(300)의 제1 펌핑 스테이지(예: 제1 펌핑 커패시터(C1), 제2 펌핑 커패시터(C2), 제1 N형 트랜지스터(M1) 및 제2 N형 트랜지스터(M2)), 제1 전송 스테이지(예: 제1 P형 트랜지스터(P1) 및 제2 P형 트랜지스터(P2)), 제2 펌핑 스테이지(예: 제3 펌핑 커패시터(C3), 제4 펌핑 커패시터(C4), 제3 N형 트랜지스터(M3), 제4 N형 트랜지스터(M4), 제5 N형 트랜지스터(M5) 및 제6 N형 트랜지스터(M6)) 및 제2 전송 스테이지(예: 제3 P형 트랜지스터(P3) 및 제4 P형 트랜지스터(P4))는 도 4의 제1 펌핑 스테이지(110), 제1 전송 스테이지(120), 제2 펌핑 스테이지(130) 및 제2 전송 스테이지(140)와 동일 또는 유사한 구성 및 특징을 가질 수 있다. 이에, 도 4의 차지 펌프 회로(100)의 구성 및 특징에 대응하는 차지 펌프 회로(300)의 구성 및 특징에 대한 설명은 생략한다. 제1 바디 바이어스 회로(310)는 제1 노드(N1) 및 제11 노드(N11) 사이에 연결될 수 있다. 제2 바디 바이어스 회로(320)는 제2 노드(N2) 및 제11 노드(N11) 사이에 연결될 수 있다. 제3 바디 바이어스 회로(330)는 제5 노드(N5) 및 제12 노드(N12) 사이에 연결될 수 있다. 제4 바디 바이어스 회로(340)는 제6 노드(N6) 및 제12 노드(N12) 사이에 연결될 수 있다. 제11 노드(N11)는 제1 P형 트랜지스터(P1)의 바디 및 제2 P형 트랜지스터(P2)의 바디에 연결될 수 있다. 제12 노드(N12)는 제3 P형 트랜지스터(P3)의 바디 및 제4 P형 트랜지스터(P4)의 바디에 연결될 수 있다.
일 실시 예에 따르면, 제1 바디 바이어스 회로(310)는 제1 P형 바디 트랜지스터(PB1) 및 제1 N형 바디 트랜지스터(MB1)를 포함할 수 있다. 예를 들면, 제1 P형 바디 트랜지스터(PB1)는 제2 노드(N2)에 연결되는 게이트, 제1 노드(N1)에 연결되는 소스, 및 제11 노드(N11)에 연결되는 드레인을 포함할 수 있다. 제1 P형 바디 트랜지스터(PB1)의 바디는 제11 노드(N11)에 연결될 수 있다. 제1 N형 바디 트랜지스터(MB1)는 입력 전압(Vin)이 인가되는 게이트 및 드레인, 제11 노드(N11)에 연결되는 소스를 포함할 수 있다.
일 실시 예에 따르면, 제2 바디 바이어스 회로(320)는 제2 P형 바디 트랜지스터(PB2) 및 제2 N형 바디 트랜지스터(MB2)를 포함할 수 있다. 예를 들면, 제2 P형 바디 트랜지스터(PB2)는 제1 노드(N1)에 연결되는 게이트, 제2 노드(N2)에 연결되는 소스, 및 제11 노드(N11)에 연결되는 드레인을 포함할 수 있다. 제2 P형 바디 트랜지스터(PB2)의 바디는 제11 노드(N11)에 연결될 수 있다. 제2 N형 바디 트랜지스터(MB2)는 입력 전압(Vin)이 인가되는 게이트 및 드레인, 제11 노드(N11)에 연결되는 소스를 포함할 수 있다.
일 실시 예에 따르면, 제3 바디 바이어스 회로(330)는 제3 P형 바디 트랜지스터(PB3) 및 제3 N형 바디 트랜지스터(MB3)를 포함할 수 있다. 예를 들면, 제3 P형 바디 트랜지스터(PB3)는 제6 노드(N6)에 연결되는 게이트, 제5 노드(N5)에 연결되는 소스, 및 제12 노드(N12)에 연결되는 드레인을 포함할 수 있다. 제3 P형 바디 트랜지스터(PB3)의 바디는 제12 노드(N12)에 연결될 수 있다. 제3 N형 바디 트랜지스터(MB3)는 입력 전압(Vin)이 인가되는 게이트 및 드레인, 제12 노드(N12)에 연결되는 소스를 포함할 수 있다.
일 실시 예에 따르면, 제4 바디 바이어스 회로(340)는 제4 P형 바디 트랜지스터(PB4) 및 제4 N형 바디 트랜지스터(MB4)를 포함할 수 있다. 예를 들면, 제4 P형 바디 트랜지스터(PB4)는 제5 노드(N5)에 연결되는 게이트, 제6 노드(N6)에 연결되는 소스, 및 제12 노드(N12)에 연결되는 드레인을 포함할 수 있다. 제4 P형 바디 트랜지스터(PB4)의 바디는 제12 노드(N12)에 연결될 수 있다. 제4 N형 바디 트랜지스터(MB4)는 입력 전압(Vin)이 인가되는 게이트 및 드레인, 제12 노드(N12)에 연결되는 소스를 포함할 수 있다.
일 실시 예에 따르면, 제1 바디 바이어스 회로(310)는 제1 P형 트랜지스터(P1)의 바디에 입력 전압(Vin)을 공급할 수 있다. 제2 바디 바이어스 회로(320)는 제2 P형 트랜지스터(P2)의 바디에 입력 전압(Vin)을 공급할 수 있다. 제3 바디 바이어스 회로(330)는 제3 P형 트랜지스터(P3)의 바디에 입력 전압(Vin)을 공급할 수 있다. 제4 바디 바이어스 회로(340)는 제4 P형 트랜지스터(P4)의 바디에 입력 전압(Vin)을 공급할 수 있다.
일 실시 예에 따르면, 전송 트랜지스터들(예: 제1 P형 트랜지스터(P1), 제2 P형 트랜지스터(P2), 제3 P형 트랜지스터(P3) 및 제4 P형 트랜지스터(P4))에 충분한 바디 바이어스 전압이 공급될 수 있다. 이에, 펌핑 모드 시, 제1 펌핑 스테이지(예: 제1 펌핑 커패시터(C1), 제2 펌핑 커패시터(C2), 제1 N형 트랜지스터(M1) 및 제2 N형 트랜지스터(M2))의 전압이 제1 전송 스테이지(예: 제1 P형 트랜지스터(P1) 및 제2 P형 트랜지스터(P2))을 통해 손실 없이 제2 펌핑 스테이지(예: 제3 펌핑 커패시터(C3), 제4 펌핑 커패시터(C4), 제3 N형 트랜지스터(M3), 제4 N형 트랜지스터(M4), 제5 N형 트랜지스터(M5) 및 제6 N형 트랜지스터(M6))로 전송될 수 있다. 또한, 제2 펌핑 스테이지의 전압이 제2 전송 스테이지(예: 제3 P형 트랜지스터(P3) 및 제4 P형 트랜지스터(P4))를 통해 손실 없이 출력단으로 전송될 수 있다.
도 11은 일 실시 예에 따른 입력 전압의 N배에 대응하는 출력 전압을 생성하는 차지 펌프 회로를 나타내는 도면이다. 도 11을 참조하면, 차지 펌프 회로(400)는 N-1개의 펌핑 스테이지들(예: 제1 펌핑 스테이지(410) 내지 제N-1 펌핑 스테이지(450)) 및 N-1개의 전송 스테이지들(예: 제1 전송 스테이지(420) 내지 제N-1 전송 스테이지(460))을 통해 입력 전압(Vin)의 N배에 대응하는 출력 전압(Vout)(예: NVin)을 생성할 수 있다. 입력 전압(Vin), 클럭 신호(CLK) 및 반전 클럭 신호(CLKB)는 각 펌핑 스테이지에 인가될 수 있다. 제2 펌핑 스테이지(430)와 제N-1 펌핑 스테이지(450) 사이의 펌핑 스테이지들 각각은 접지 단자(GND)에 연결될 수 있다.
일 실시 예에 따르면, 제1 펌핑 스테이지(410)는 도 4의 제1 펌핑 스테이지(110)와 동일한 구성 및 특징을 포함할 수 있다. 제1 전송 스테이지(420)는 도 4의 제1 전송 스테이지(120)와 동일한 구성 및 특징을 포함할 수 있다. 제2 펌핑 스테이지(430)는 도 4의 제2 펌핑 스테이지(130)와 동일한 구성 및 특징을 포함할 수 있다. 제2 전송 스테이지(440)는 도 4의 제2 전송 스테이지(140)와 동일한 구성 및 특징을 포함할 수 있다. 제N-1 펌핑 스테이지(450)는 제2 펌핑 스테이지(430)와 동일한 구성 및 특징을 포함할 수 있다. 제N-1 전송 스테이지(460)는 제2 전송 스테이지(440)와 동일한 구성 및 특징을 포함할 수 있다. 제2 펌핑 스테이지(430)와 제N-1 펌핑 스테이지(450) 사이의 펌핑 스테이지들 각각은 제2 펌핑 스테이지(430)와 동일한 구성 및 특징을 포함할 수 있다. 제2 전송 스테이지(440)와 제N-1 전송 스테이지(460) 사이의 전송 스테이지들 각각은 제2 전송 스테이지(440)와 동일한 구성 및 특징을 포함할 수 있다.
일 실시 예에 따르면, 제1 펌핑 스테이지(410)는 2배의 입력 전압(2Vin)을 제1 전송 스테이지(420)로 전송할 수 있다. 제1 전송 스테이지(420)는 2배의 입력 전압(2Vin)을 제2 펌핑 스테이지(430)로 전송할 수 있다. 제2 펌핑 스테이지(430)는 3배의 입력 전압(3Vin)을 제2 전송 스테이지(440)로 전송할 수 있다. 제2 전송 스테이지(440)는 3배의 입력 전압(3Vin)을 다음 펌핑 스테이지로 전송할 수 있다. 제2 펌핑 스테이지(430)와 제N-1 펌핑 스테이지(450) 사이의 펌핑 스테이지들 각각은 이전 전송 스테이지로부터 전송받은 전압을 입력 전압(Vin)만큼 상승시켜 다음 전송 스테이지로 전송할 수 있다. 제2 전송 스테이지(440)와 제N-1 전송 스테이지(460) 사이의 전송 스테이지들 각각은 이전 펌핑 스테이지로부터 전송받은 전압을 그대로 다음 펌핑 스테이지로 전송할 수 있다. 제N-1 펌핑 스테이지(450)는 N배의 입력 전압(NVin)을 제N-1 전송 스테이지(460)로 전송할 수 있다. 제N-1 전송 스테이지(460)는 N배의 입력 전압(NVin)을 출력단으로 출력할 수 있다.
일 실시 예에 따르면, 차지 펌프 회로(400)의 모든 펌핑 스테이지들 및 모든 전송 스테이지들은 한 번의 클럭 사이클 동안 동시에 펌핑 동작 및 전송 동작을 수행할 수 있다. 차지 펌프 회로(400)의 각 펌핑 스테이지에 포함된 각 펌핑 커패시터는 양단에 입력 전압(Vin) 이하의 전압이 걸릴 수 있다. 따라서, 차지 펌프 회로(400)에 포함된 펌핑 커패시터들의 열화가 방지되고, 차지 펌프 회로(400)의 동작 속도 및 신뢰성은 향상될 수 있다.
일 실시 예에 따르면, 차지 펌프 회로(400)에 포함된 펌핑 커패시터들 중 일부는 펌핑 모드로 동작하고, 다른 일부는 프리차지 모드로 동작할 수 있다. 차지 펌프 회로(400)에 포함된 펌핑 커패시터들 중 펌핑 모드로 동작하는 펌핑 커패시터들은 직렬로 연결될 수 있다.
일 실시 예에 따르면, 차지 펌프 회로(400)의 각 펌핑 스테이지에는 도 8의 서브 펌핑 회로(예: 제1 서브 펌핑 회로(210) 및 제2 서브 펌핑 회로(220))가 추가로 적용될 수 있다. 또한, 차지 펌프 회로(400)의 각 전송 스테이지에는 도 40의 바디 바이어스 회로(예: 제1 바디 바이어스 회로(310), 제2 바디 바이어스 회로(320), 제3 바디 바이어스 회로(330) 및 제4 바디 바이어스 회로(340))가 추가로 적용될 수 있다.
상술한 내용은 본 발명을 실시하기 위한 구체적인 실시 예들이다. 본 발명은 상술한 실시 예들 이외에도, 단순하게 설계 변경되거나 용이하게 변경할 수 있는 실시 예들도 포함될 것이다. 또한, 본 발명은 실시 예들을 이용하여 용이하게 변형하여 실시할 수 있는 기술들도 포함될 것이다. 따라서, 본 발명의 범위는 상술한 실시 예들에 국한되어 정해져서는 안되며, 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 할 것이다.

Claims (20)

  1. 반도체 메모리 장치의 차지 펌프 회로에 있어서,
    일단에 클럭 신호가 인가되고 타단이 제1 노드에 연결되는 제1 펌핑 커패시터, 및 일단에 반전 클럭 신호가 인가되고 타단이 제2 노드에 연결되는 제2 펌핑 커패시터를 포함하는 제1 펌핑 스테이지;
    상기 클럭 신호가 하이 레벨인 경우 상기 제1 노드의 전압을 제3 노드에 전송하고, 또는 상기 반전 클럭 신호가 하이 레벨인 경우 상기 제2 노드의 전압을 제4 노드에 전송하는 제1 전송 스테이지;
    일단이 상기 제3 노드에 연결되고 타단이 제5 노드에 연결되는 제3 펌핑 커패시터, 및 일단이 상기 제4 노드에 연결되고 타단이 제6 노드에 연결되는 제4 펌핑 커패시터를 포함하는 제2 펌핑 스테이지; 및
    상기 클럭 신호가 하이 레벨인 경우 상기 제5 노드의 전압을 출력 노드에 전송하고, 또는 상기 반전 클럭 신호가 하이 레벨인 경우 상기 제6 노드의 전압을 상기 출력 노드에 전송하는 제2 전송 스테이지를 포함하되,
    상기 클럭 신호가 하이 레벨인 경우, 상기 제1 펌핑 커패시터 및 상기 제3 펌핑 커패시터가 상기 출력 노드에 직렬로 전기적으로 연결되고, 상기 제1 펌핑 스테이지 및 상기 제2 펌핑 스테이지에 인가되는 입력 전압의 복수 배에 대응하는 출력 전압을 상기 출력 노드를 통해 출력하고,
    상기 반전 클럭 신호가 하이 레벨인 경우, 상기 제2 펌핑 커패시터 및 상기 제4 펌핑 커패시터가 상기 출력 노드에 직렬로 전기적으로 연결되고, 상기 입력 전압의 복수 배에 대응하는 상기 출력 전압을 상기 출력 노드를 통해 출력하는 차지 펌프 회로.
  2. 제1항에 있어서,
    상기 제1 펌핑 스테이지는,
    상기 제2 노드에 연결되는 게이트, 상기 입력 전압이 인가되는 드레인, 및 상기 제1 노드에 연결되는 소스를 포함하는 제1 N형 트랜지스터; 및
    상기 제1 노드에 연결되는 게이트, 상기 입력 전압이 인가되는 드레인, 및 상기 제2 노드에 연결되는 소스를 포함하는 제2 N형 트랜지스터를 더 포함하는 차지 펌프 회로.
  3. 제2항에 있어서,
    상기 제2 펌핑 스테이지는,
    상기 반전 클럭 신호가 인가되는 게이트, 상기 제3 노드에 연결되는 드레인, 및 접지 노드에 연결되는 소스를 포함하는 제3 N형 트랜지스터;
    상기 클럭 신호가 인가되는 게이트, 상기 제4 노드에 연결되는 드레인, 및 상기 접지 노드에 연결되는 소스를 포함하는 제4 N형 트랜지스터;
    상기 제2 노드에 연결되는 게이트, 상기 입력 전압이 인가되는 드레인, 및 상기 제5 노드에 연결되는 소스를 포함하는 제5 N형 트랜지스터; 및
    상기 제1 노드에 연결되는 게이트, 상기 입력 전압이 인가되는 드레인, 및 상기 제6 노드에 연결되는 소스를 포함하는 제6 N형 트랜지스터를 더 포함하는 차지 펌프 회로.
  4. 제3항에 있어서,
    상기 클럭 신호가 하이 레벨이고 상기 반전 클럭 신호가 로우 레벨인 경우, 상기 제1 펌핑 커패시터 및 상기 제3 펌핑 커패시터는 펌핑 모드로 동작하고,
    상기 제1 노드는 상기 제1 펌핑 커패시터를 통해 상기 입력 전압의 2배인 제1 전압으로 상승되고,
    상기 제1 P형 트랜지스터는 상기 제1 전압을 상기 제3 노드로 전송하고,
    상기 제5 노드는 상기 제3 펌핑 커패시터를 통해 상기 입력 전압의 3배인 제2 전압으로 상승되고,
    상기 제3 P형 트랜지스터는 상기 제2 전압을 상기 출력 노드로 전송하는 차지 펌프 회로.
  5. 제3항에 있어서,
    상기 클럭 신호가 로우 레벨이고 상기 반전 클럭 신호가 하이 레벨인 경우, 상기 제2 펌핑 커패시터 및 상기 제4 펌핑 커패시터는 펌핑 모드로 동작하고,
    상기 제2 노드는 상기 제2 펌핑 커패시터를 통해 상기 입력 전압의 2배인 제1 전압으로 상승되고,
    상기 제2 P형 트랜지스터는 상기 제1 전압을 상기 제4 노드로 전송하고,
    상기 제6 노드는 상기 제4 펌핑 커패시터를 통해 상기 입력 전압의 3배인 제2 전압으로 상승되고,
    상기 제4 P형 트랜지스터는 상기 제2 전압을 상기 출력 노드로 전송하는 차지 펌프 회로.
  6. 제1항에 있어서,
    상기 제1 전송 스테이지는,
    상기 제2 노드에 연결되는 게이트, 상기 제1 노드에 연결되는 소스, 및 상기 제3 노드에 연결되는 드레인를 포함하는 제1 P형 트랜지스터; 및
    상기 제1 노드에 연결되는 게이트, 상기 제2 노드에 연결되는 소스, 및 상기 제4 노드에 연결되는 드레인을 포함하는 제2 P형 트랜지스터를 더 포함하는 차지 펌프 회로.
  7. 제6항에 있어서,
    상기 제2 전송 스테이지는,
    상기 제6 노드에 연결되는 게이트, 상기 제5 노드에 연결되는 소스, 및 상기 출력 노드에 연결되는 드레인를 포함하는 제3 P형 트랜지스터; 및
    상기 제5 노드에 연결되는 게이트, 상기 제6 노드에 연결되는 소스, 및 상기 출력 노드에 연결되는 드레인을 포함하는 제4 P형 트랜지스터를 더 포함하는 차지 펌프 회로.
  8. 제7항에 있어서,
    상기 클럭 신호가 로우 레벨이고 상기 반전 클럭 신호가 하이 레벨인 경우, 상기 제1 펌핑 커패시터 및 상기 제3 펌핑 커패시터는 프리차지 모드로 동작하고,
    상기 제1 노드는 상기 제1 N형 트랜지스터를 통해 상기 입력 전압으로 프리차지 되고,
    상기 제3 노드는 상기 제3 N형 트랜지스터를 통해 접지 전압으로 프리차지 되고,
    상기 제5 노드는 상기 제5 N형 트랜지스터를 통해 상기 입력 전압으로 프리차지 되는 차지 펌프 회로.
  9. 제7항에 있어서,
    상기 클럭 신호가 하이 레벨이고 상기 반전 클럭 신호가 로우 레벨인 경우, 상기 제2 펌핑 커패시터 및 상기 제4 펌핑 커패시터는 프리차지 모드로 동작하고,
    상기 제2 노드는 상기 제2 N형 트랜지스터를 통해 상기 입력 전압으로 프리차지 되고,
    상기 제4 노드는 상기 제4 N형 트랜지스터를 통해 접지 전압으로 프리차지 되고,
    상기 제6 노드는 상기 제6 N형 트랜지스터를 통해 상기 입력 전압으로 프리차지 되는 차지 펌프 회로.
  10. 제1항에 있어서,
    상기 제1 펌핑 스테이지, 상기 제1 전송 스테이지, 상기 제2 펌핑 스테이지 및 상기 제2 전송 스테이지는 상기 클럭 신호 또는 상기 반전 클럭 신호의 한 번의 클럭 사이클 동안 동시에 동작하는 차지 펌프 회로.
  11. 제1항에 있어서,
    펌핑 모드 또는 프리차드 모드 시, 상기 제1 펌핑 커패시터, 상기 제2 펌핑 커패시터, 상기 제3 펌핑 커패시터 및 상기 제4 펌핑 커패시터 각각의 양단 사이의 전압 차이는 상기 입력 전압 이하의 크기로 유지되는 차지 펌프 회로.
  12. 반도체 메모리 장치의 차지 펌프 회로에 있어서,
    일단에 클럭 신호가 인가되고 타단이 제1 노드에 연결되는 제1 펌핑 커패시터, 및 일단에 반전 클럭 신호가 인가되고 타단이 제2 노드에 연결되는 제2 펌핑 커패시터를 포함하는 제1 펌핑 스테이지;
    상기 클럭 신호가 하이 레벨인 경우 상기 제1 노드의 전압을 제3 노드에 전송하고, 또는 상기 반전 클럭 신호가 하이 레벨인 경우 상기 제2 노드의 전압을 제4 노드에 전송하는 제1 전송 스테이지;
    일단이 상기 제3 노드에 연결되고 타단이 제5 노드에 연결되는 제3 펌핑 커패시터, 및 일단이 상기 제4 노드에 연결되고 타단이 제6 노드에 연결되는 제4 펌핑 커패시터를 포함하는 제2 펌핑 스테이지;
    상기 클럭 신호가 하이 레벨인 경우 상기 제5 노드의 전압을 출력 노드에 전송하고, 또는 상기 반전 클럭 신호가 하이 레벨인 경우 상기 제6 노드의 전압을 상기 출력 노드에 전송하는 제2 전송 스테이지;
    상기 클럭 신호에 기초하여 상기 제2 노드 및 상기 제6 노드의 전압 변화 타이밍을 상기 클럭 신호의 레벨 변화 타이밍과 다르게 제어하는 제1 서브 펌핑 회로; 및
    상기 반전 클럭 신호에 기초하여 상기 제1 노드 및 상기 제5 노드의 전압 변화 타이밍을 상기 반전 클럭 신호의 레벨 변화 타이밍과 다르게 제어하는 제2 서브 펌핑 회로를 포함하되,
    상기 클럭 신호가 하이 레벨인 경우, 상기 제1 펌핑 커패시터 및 상기 제3 펌핑 커패시터가 상기 출력 노드에 직렬로 전기적으로 연결되고, 상기 제1 펌핑 스테이지 및 상기 제2 펌핑 스테이지에 인가되는 입력 전압의 복수 배에 대응하는 출력 전압을 상기 출력 노드를 통해 출력하고,
    상기 반전 클럭 신호가 하이 레벨인 경우, 상기 제2 펌핑 커패시터 및 상기 제4 펌핑 커패시터가 상기 출력 노드에 직렬로 전기적으로 연결되고, 상기 입력 전압의 복수 배에 대응하는 상기 출력 전압을 상기 출력 노드를 통해 출력하는 차지 펌프 회로.
  13. 제12항에 있어서,
    상기 제1 펌핑 스테이지는 제1 N형 트랜지스터 및 제2 N형 트랜지스터를 더 포함하고,
    상기 제2 펌핑 스테이지는 제3 N형 트랜지스터, 제4 N형 트랜지스터, 제5 N형 트랜지스터 및 제6 N형 트랜지스터를 더 포함하고,
    상기 제1 서브 펌핑 회로는 제1 제어 로직, 제1 서브 커패시터, 제1 N형 서브 트랜지스터 및 제2 N형 서브 트랜지스터를 포함하고,
    상기 제2 서브 펌핑 회로는 제2 제어 로직, 제2 서브 커패시터, 제3 N형 서브 트랜지스터 및 제4 N형 서브 트랜지스터를 포함하는 제2 서브 펌핑 회로를 포함하고,
    상기 제1 N형 트랜지스터의 소스는 상기 제1 노드에 연결되고,
    상기 제2 N형 트랜지스터의 소스는 상기 제2 노드에 연결되고,
    상기 제3 N형 트랜지스터의 드레인은 상기 제3 노드에 연결되고,
    상기 제4 N형 트랜지스터의 드레인은 상기 제4 노드에 연결되고,
    상기 제5 N형 트랜지스터의 소스는 상기 제5 노드에 연결되고,
    상기 제6 N형 트랜지스터의 소스는 상기 제6 노드에 연결되고,
    상기 제1 제어 로직의 일단은 제7 노드에 연결되고,
    상기 제2 N형 트랜지스터의 게이트, 상기 제6 N형 트랜지스터의 게이트, 상기 제1 서브 커패시터의 일단, 상기 제1 N형 서브 트랜지스터의 소스, 상기 제2 N형 서브 트랜지스터의 소스 및 상기 제4 N형 서브 트랜지스터의 게이트는 제8 노드에 연결되고,
    상기 제2 제어 로직의 일단은 제9 노드에 연결되고,
    상기 제1 N형 트랜지스터의 게이트, 상기 제5 N형 트랜지스터의 게이트, 상기 제2 서브 커패시터의 일단, 상기 제3 N형 서브 트랜지스터의 소스, 상기 제4 N형 서브 트랜지스터의 소스 및 상기 제2 N형 서브 트랜지스터의 게이트는 제10 노드에 연결되고,
    상기 제1 제어 로직의 타단은 상기 제1 서브 커패시터의 타단에 연결되고,
    상기 제2 제어 로직의 타단은 상기 제2 서브 커패시터의 타단에 연결되고,
    상기 제3 N형 트랜지스터의 소스 및 상기 제4 N형 트랜지스터의 소스는 접지 노드에 연결되고,
    상기 입력 전압은 상기 제1 N형 트랜지스터의 드레인, 상기 제2 N형 트랜지스터의 드레인, 상기 제5 N형 트랜지스터의 드레인 및 상기 제6 N형 트랜지스터의 드레인에 인가되는 차지 펌프 회로.
  14. 제13항에 있어서,
    상기 제1 제어 로직은 상기 클럭 신호를 지연시켜 상기 제1 서브 커패시터에 전송하고,
    상기 제2 제어 로직은 상기 반전 클럭 신호를 지연시켜 상기 제2 서브 커패시터에 전송하는 차지 펌프 회로.
  15. 제13항에 있어서,
    상기 제1 서브 펌핑 회로는 프리차지 모드 시 상기 제2 노드 및 상기 제6 노드의 전위가 상기 반전 클럭 신호와 독립적으로 유지되도록 상기 제2 N형 트랜지스터 및 상기 제6 N형 트랜지스터를 제어하는 전압 펌프 회로.
  16. 제13항에 있어서,
    상기 제1 서브 펌핑 회로는 상기 제2 펌핑 커패시터 및 상기 제4 펌핑 커패시터가 프리차지 모드에서 펌핑 모드로 전환되는 타이밍과 다르게 상기 제2 노드 및 상기 제6 노드의 전위가 상기 입력 전압으로 유지되도록 상기 제2 N형 트랜지스터 및 상기 제6 N형 트랜지스터를 제어하는 전압 펌프 회로.
  17. 제13항에 있어서,
    상기 제2 서브 펌핑 회로는 프리차지 모드 시 상기 제1 노드 및 상기 제5 노드의 전위가 상기 제1 클럭 신호와 독립적으로 유지되도록 상기 제1 N형 트랜지스터 및 상기 제5 N형 트랜지스터를 제어하는 전압 펌프 회로.
  18. 제13항에 있어서,
    상기 제2 서브 펌핑 회로는 상기 제1 펌핑 커패시터 및 상기 제5 펌핑 커패시터가 프리차지 모드에서 펌핑 모드로 전환되는 타이밍과 다르게 상기 제1 노드 및 상기 제5 노드의 전위가 상기 입력 전압으로 유지되도록 상기 제1 N형 트랜지스터 및 상기 제5 N형 트랜지스터를 제어하는 전압 펌프 회로.
  19. 반도체 메모리 장치에 있어서,
    복수의 메모리 셀을 포함하는 메모리 셀 어레이;
    외부로부터 클럭 신호, 제1 전원 전압 및 상기 제1 전원 전압보다 높은 제2 전원 전압을 공급받고, 상기 클럭 신호, 상기 제1 전원 전압 및 상기 제2 전원 전압에 기초하여 상기 메모리 셀 어레이에 데이터를 입출력하는 주변 회로; 및
    상기 메모리 셀 어레이 또는 상기 주변 회로에 필요한 상기 제2 전원 전압의 복수 배에 대응하는 내부 고전압을 생성하는 차지 펌프 회로를 포함하되,
    상기 차지 펌프 회로는,
    일단에 상기 클럭 신호가 인가되고 타단이 제1 노드에 연결되는 제1 펌핑 커패시터, 및 일단에 상기 주변 회로에 의해 생성된 반전 클럭 신호가 인가되고 타단이 제2 노드에 연결되는 제2 펌핑 커패시터를 포함하는 제1 펌핑 스테이지;
    상기 클럭 신호가 하이 레벨인 경우 상기 제1 노드의 전압을 제3 노드에 전송하고, 또는 상기 반전 클럭 신호가 하이 레벨인 경우 상기 제2 노드의 전압을 제4 노드에 전송하는 제1 전송 스테이지;
    일단이 상기 제3 노드에 연결되고 타단이 제5 노드에 연결되는 제3 펌핑 커패시터, 및 일단이 상기 제4 노드에 연결되고 타단이 제6 노드에 연결되는 제4 펌핑 커패시터를 포함하는 제2 펌핑 스테이지; 및
    상기 클럭 신호가 하이 레벨인 경우 상기 제5 노드의 전압을 출력 노드에 전송하고, 또는 상기 반전 클럭 신호가 하이 레벨인 경우 상기 제6 노드의 전압을 상기 출력 노드에 전송하는 제2 전송 스테이지를 포함하되,
    상기 클럭 신호가 하이 레벨인 경우, 상기 제1 펌핑 커패시터 및 상기 제3 펌핑 커패시터가 상기 출력 노드에 직렬로 전기적으로 연결되고, 상기 제1 펌핑 스테이지 및 상기 제2 펌핑 스테이지에 인가되는 상기 제2 전원 전압의 복수 배에 대응하는 출력 전압을 상기 출력 노드를 통해 출력하고,
    상기 반전 클럭 신호가 하이 레벨인 경우, 상기 제2 펌핑 커패시터 및 상기 제4 펌핑 커패시터가 상기 출력 노드에 직렬로 전기적으로 연결되고, 상기 제2 전원 전압의 복수 배에 대응하는 상기 출력 전압을 상기 출력 노드를 통해 출력하는 반도체 메모리 장치.
  20. 제19항에 있어서,
    상기 주변 회로는,
    상기 메모리 셀 어레이에 워드 라인을 선택하는데 필요한 워드 라인 인에이블 전압을 제공하는 어드레스 디코더;
    상기 메모리 셀 어레이와 비트 라인들을 통해 연결되고, 상기 비트 라인들을 통해 상기 데이터를 입력 또는 출력하는 입출력 회로; 및
    상기 차지 펌프 회로에 상기 클럭 신호 및 상기 제2 전원 전압을 제공하고, 상기 반전 클럭 신호를 생성하고, 상기 메모리 셀 어레이에 상기 데이터를 입출력하기 위해 상기 어드레스 디코더 및 상기 입출력 회로를 제어하는 제어 로직을 포함하되,
    상기 제어 로직은 동작 모드 별 상기 제2 전원 전압의 복수 배에 대응하는 상기 워드 라인 인에이블 전압을 생성하도록 상기 차지 펌프 회로를 제어하는 반도체 메모리 장치.
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