CN116884466A - 一种移位寄存器、栅极驱动电路及移位寄存器的驱动方法 - Google Patents

Abstract

一种移位寄存器、栅极驱动电路及移位寄存器的驱动方法，移位寄存器，包括：级联输出子电路、输出控制子电路和扫描输出子电路；级联输出子电路，被配置为在输入端、第一时钟信号端、第二时钟信号端、第一节点、第二节点和第三节点的信号的控制下，向级联输出端提供第一电源端或第二电源端的信号；输出控制子电路，被配置为在第一节点、第三节点以及第一控制信号端至第三控制信号端的信号的控制下，向第四节点提供第一节点的信号，向第五节点提供第二节点的信号；扫描输出子电路，被配置为在第四节点和第五节点的信号的控制下，向扫描信号输出端输出第一电源端或第二电源端的信号。

Description

一种移位寄存器、栅极驱动电路及移位寄存器的驱动方法

技术领域

本公开涉及但不仅限于显示技术，尤指一种移位寄存器、栅极驱动电路及移位寄存器的驱动方法。

背景技术

有机发光二极管(Organic Light Emitting Diode，简称OLED)和量子点发光二极管(Quantum-dot Light Emitting Diodes，简称QLED)为主动发光显示器件，具有自发光、广视角、高对比度、低耗电、极高反应速度、轻薄、可弯曲和成本低等优点。随着显示技术的不断发展，以OLED或QLED为发光器件、由薄膜晶体管(Thin Film Transistor，简称TFT)进行信号控制的柔性显示装置(Flexible Display)已成为目前显示领域的主流产品。

发明内容

以下是对本公开详细描述的主题的概述。本概述并非是为了限制权利要求的保护范围。

第一方面，本公开实施例提供了一种移位寄存器，包括：级联输出子电路、输出控制子电路和扫描输出子电路；

所述级联输出子电路，分别与输入端、第一时钟信号端、第二时钟信号线、第一电源端、第二电源端、级联输出端、第一节点、第二节点和第三节点电连接，被配置为在输入端、第一时钟信号端、第二时钟信号端、第一节点、第二节点和第三节点的信号的控制下，向级联输出端提供第一电源端或第二电源端的信号；

所述输出控制子电路，分别与第一控制信号端至第三控制信号端、第一节点、第二节点、第三节点、第四节点和第五节点电连接，被配置为在第一节点、第三节点以及第一控制信号端至第三控制信号端的信号的控制下，向第四节点提供第一节点的信号，向第五节点提供第二节点的信号；

所述扫描输出子电路，分别与第四节点、第五节点、扫描信号输出端、第一电源端和第二电源端电连接，被配置为在第四节点和第五节点的信号的控制下，向扫描信号输出端输出第一电源端或第二电源端的信号。

在一些可能的实现方式中，所述输出控制子电路包括：第一控制子电路、第二控制子电路和第三控制子电路；

所述第一控制子电路，分别与第一节点、第三节点、第六节点以及第一控制信号端至第三控制信号端电连接，被配置为在第一节点、第三节点以及第一控制信号端的信号的控制下，向第六节点提供第二控制信号端或者第三控制信号端的信号；

所述第二控制子电路，分别与第一节点、第四节点和第六节点电连接，被配置为在第六节点的信号的控制下，向第四节点提供第一节点的信号；

所述第三控制子电路，分别与第二节点、第五节点和第六节点电连接，被配置为在第六节点的信号的控制下，向第五节点提供第二节点的信号。

在一些可能的实现方式中，所述第一控制子电路包括：第一晶体管、第二晶体管、第三晶体管和第四晶体管；

第一晶体管的控制极与第一控制信号端电连接，第一晶体管的第一极与第二晶体管的第二极电连接，第一晶体管的第二极与第三控制信号端电连接；

第二晶体管的控制极与第三节点电连接，第二晶体管的第一极与第六节点电连接；

第三晶体管的控制极与第一控制信号端电连接，第三晶体管的第一极与第二控制信号端电连接，第三晶体管的第二极与第四晶体管的第一极电连接；

第四晶体管的控制极与第一节点电连接，第四晶体管的第二极与第六节点电连接。

在一些可能的实现方式中，所述第二控制子电路包括：第五晶体管；

第五晶体管的控制极与第六节点电连接，第五晶体管的第一极与第一节点电连接，第五晶体管的第二极与第四节点电连接。

在一些可能的实现方式中，所述第三控制子电路包括：第六晶体管；

第六晶体管的控制极与第六节点电连接，第六晶体管的第一极与第二节点电连接，第六晶体管的第二极与第五节点电连接。

在一些可能的实现方式中，所述输出控制子电路还包括：存储子电路；

所述存储子电路，分别与第四节点和第六节点电连接，被配置为存储第六节点和第四节点的信号之间的电压差。

在一些可能的实现方式中，所述存储子电路包括：第一电容，所述第一电容包括第一极板和第二极板；

第一电容的第一极板与第六节点电连接，第一电容的第二极板与第四节点电连接。

在一些可能的实现方式中，所述扫描输出子电路包括：第七晶体管和第八晶体管；

第七晶体管的控制极与第四节点电连接，第七晶体管的第一极与第一电源端电连接，第七晶体管的第二极与扫描信号输出端电连接；

第八晶体管的控制极与第五节点电连接，第八晶体管的第一极与扫描信号输出端电连接，第八晶体管的第二极与第二电源端电连接。

在一些可能的实现方式中，所述扫描输出子电路还包括：第二电容，所述第二电容包括第一极板和第二极板；

第二电容第一极板与第四节点电连接，第二电容第二极板与第一电源端电连接。

在一些可能的实现方式中，所述级联输出子电路包括：第九晶体管至第二十五晶体管、第三电容至第六电容；

第九晶体管的控制极与第一节点电连接，第九晶体管的第一极与第一电源端电连接，第九晶体管的第二极与级联输出端电连接；

第十晶体管的控制极与第三节点电连接，第十晶体管的第一极与第二电源端电连接，第十晶体管的第二极与级联输出端电连接；

第十一晶体管的控制极与第二电源端电连接，第十一晶体管的第一极与第七节点电连接，第十一晶体管的第二极与第九节点电连接；

第十二晶体管的控制极与第二电源端电连接，第十二晶体管的第一极与第二节点电连接，第十二晶体管的第二极与第三节点电连接；

第十三晶体管的控制极与第三电源端电连接，第十三晶体管的第一极与第一电源端电连接，第十三晶体管的第二极与第二节点电连接；

第十四晶体管的控制极与第一时钟信号端电连接，第十四晶体管的第一极与输入端电连接，第十四晶体管的第二极与第八节点电连接；

第十五晶体管的控制极与第二电源端电连接，第十五晶体管的第一极与第八节点电连接，第十五晶体管的第二极与第十二节点电连接；

第十六晶体管的控制极与第十二节点电连接，第十六晶体管的第一极与第三节点电连接，第十六晶体管的第二极与第十二节点电连接；

第十七晶体管的控制极与第一时钟信号端电连接，第十七晶体管的第一极与输入端电连接，第十七晶体管的第二极与第二节点电连接；

第十八晶体管的控制极与第二节点电连接，第十八晶体管的第一极与第一时钟信号端电连接，第十八晶体管的第二极与第七节点电连接；

第十九晶体管的控制极与第一时钟信号端电连接，第十九晶体管的第一极与第二电源端电连接，第十九晶体管的第二极与第七节点电连接；

第二十晶体管的控制极与第二节点电连接，第二十晶体管的第一极与第二时钟信号端电连接，第二十晶体管的第二极与第十一节点电连接；

第二十一晶体管的控制极与第七节点电连接，第二十一晶体管的第一极与第一电源端电连接，第二十一晶体管的第二极与第十一节点电连接；

第二十二晶体管的控制极与第九节点电连接，第二十二晶体管的第一极与第二时钟信号端电连接，第二十二晶体管的第二极与第十节点电连接；

第二十三晶体管的控制极与第二时钟信号端电连接，第二十三晶体管的第一极与第十节点电连接，第二十三晶体管的第二极与第一节点电连接；

第二十四晶体管的控制极与第二节点电连接，第二十四晶体管的第一极与第一电源端电连接，第二十四晶体管的第二极与第一节点电连接；

第二十五晶体管的控制极与第十二节点电连接，第二十五晶体管的第一极与第十二节点电连接，第二十五晶体管的第二极与第五节点电连接；

第三电容包括第一极板和第二极板，第三电容的第一极板与第三节点电连接，第三电容的第二极板与第十一节点电连接；

第四电容包括第一极板和第二极板，第四电容的第一极板与第二电源端电连接，第四电容的第二极板与级联输出端电连接；

第五电容包括第一极板和第二极板，第五电容的第一极板与第九节点电连接，第五电容的第二极板与第十节点电连接；

第六电容包括第一极板和第二极板，第六电容的第一极板与第一节点电连接，第六电容的第二极板与第一电源端电连接。

在一些可能的实现方式中，所述级联输出子电路包括：第九晶体管至第二十五晶体管、第三电容至第六电容，所述输出控制子电路包括：第一晶体管至第六晶体管以及第一电容，所述扫描输出子电路包括：第七晶体管、第八晶体管和第二电容；

第一晶体管的控制极与第一控制信号端电连接，第一晶体管的第一极与第二晶体管的第二极电连接，第一晶体管的第二极与第三控制信号端电连接；

第二晶体管的控制极与第三节点电连接，第二晶体管的第一极与第六节点电连接；

第三晶体管的控制极与第一控制信号端电连接，第三晶体管的第一极与第二控制信号端电连接，第三晶体管的第二极与第四晶体管的第一极电连接；

第四晶体管的控制极与第一节点电连接，第四晶体管的第二极与第六节点电连接；

第五晶体管的控制极与第六节点电连接，第五晶体管的第一极与第一节点电连接，第五晶体管的第二极与第四节点电连接；

第六晶体管的控制极与第六节点电连接，第六晶体管的第一极与第二节点电连接，第六晶体管的第二极与第五节点电连接；

第七晶体管的控制极与第四节点电连接，第七晶体管的第一极与第一电源端电连接，第七晶体管的第二极与扫描信号输出端电连接；

第八晶体管的控制极与第五节点电连接，第八晶体管的第一极与扫描信号输出端电连接，第八晶体管的第二极与第二电源端电连接；

第九晶体管的控制极与第一节点电连接，第九晶体管的第一极与第一电源端电连接，第九晶体管的第二极与级联输出端电连接；

第十晶体管的控制极与第三节点电连接，第十晶体管的第一极与第二电源端电连接，第十晶体管的第二极与级联输出端电连接；

第十一晶体管的控制极与第二电源端电连接，第十一晶体管的第一极与第七节点电连接，第十一晶体管的第二极与第九节点电连接；

第十二晶体管的控制极与第二电源端电连接，第十二晶体管的第一极与第二节点电连接，第十二晶体管的第二极与第三节点电连接；

第十三晶体管的控制极与第三电源端电连接，第十三晶体管的第一极与第一电源端电连接，第十三晶体管的第二极与第二节点电连接；

第十四晶体管的控制极与第一时钟信号端电连接，第十四晶体管的第一极与输入端电连接，第十四晶体管的第二极与第八节点电连接；

第十五晶体管的控制极与第二电源端电连接，第十五晶体管的第一极与第八节点电连接，第十五晶体管的第二极与第十二节点电连接；

第十六晶体管的控制极与第十二节点电连接，第十六晶体管的第一极与第三节点电连接，第十六晶体管的第二极与第十二节点电连接；

第十七晶体管的控制极与第一时钟信号端电连接，第十七晶体管的第一极与输入端电连接，第十七晶体管的第二极与第二节点电连接；

第十八晶体管的控制极与第二节点电连接，第十八晶体管的第一极与第一时钟信号端电连接，第十八晶体管的第二极与第七节点电连接；

第十九晶体管的控制极与第一时钟信号端电连接，第十九晶体管的第一极与第二电源端电连接，第十九晶体管的第二极与第七节点电连接；

第二十晶体管的控制极与第二节点电连接，第二十晶体管的第一极与第二时钟信号端电连接，第二十晶体管的第二极与第十一节点电连接；

第二十一晶体管的控制极与第七节点电连接，第二十一晶体管的第一极与第一电源端电连接，第二十一晶体管的第二极与第十一节点电连接；

第二十二晶体管的控制极与第九节点电连接，第二十二晶体管的第一极与第二时钟信号端电连接，第二十二晶体管的第二极与第十节点电连接；

第二十三晶体管的控制极与第二时钟信号端电连接，第二十三晶体管的第一极与第十节点电连接，第二十三晶体管的第二极与第一节点电连接；

第二十四晶体管的控制极与第二节点电连接，第二十四晶体管的第一极与第一电源端电连接，第二十四晶体管的第二极与第一节点电连接；

第二十五晶体管的控制极与第十二节点电连接，第二十五晶体管的第一极与第十二节点电连接，第二十五晶体管的第二极与第五节点电连接；

第一电容包括第一极板和第二极板，第一电容的第一极板与第六节点电连接，第一电容的第二极板与第四节点电连接；

第二电容包括第一极板和第二极板，第二电容第一极板与第四节点电连接，第二电容第二极板与第一电源端电连接；

第三电容包括第一极板和第二极板，第三电容的第一极板与第三节点电连接，第三电容的第二极板与第十一节点电连接；

第四电容包括第一极板和第二极板，第四电容的第一极板与第二电源端电连接，第四电容的第二极板与级联输出端电连接；

第五电容包括第一极板和第二极板，第五电容的第一极板与第九节点电连接，第五电容的第二极板与第十节点电连接；

第六电容包括第一极板和第二极板，第六电容的第一极板与第一节点电连接，第六电容的第二极板与第一电源端电连接。

在一些可能的实现方式中，所述移位寄存器设置在显示基板，显示基板包括：多条扫描信号线，显示基板的工作过程包括：显示阶段和位于显示阶段之间的空白阶段；显示基板包括：多个显示区域，不同显示区域的刷新频率包括第一刷新频率和第二刷新频率，第一刷新频率大于第二刷新频率；

在显示基板的工作过程为空白阶段的状态下，第一控制信号端的信号为低电平信号时，第二控制信号端和第三控制信号端的信号为低电平信号；

在显示基板的工作过程为显示阶段，且移位寄存器与位于第一刷新频率的显示区域的扫描信号线连接的状态下，第一控制信号端的信号为低电平信号时，第二控制信号端和第三控制信号端的信号为低电平信号；

在显示基板的工作过程为显示阶段、移位寄存器与位于第二刷新频率的显示区域的扫描信号线连接、且移位寄存器的级联输出端输出低电平信号的状态下，第一控制信号端的信号为低电平信号时，第二控制信号端的信号为高电平信号，第三控制信号端的信号为低电平信号；

在显示基板的工作过程为显示阶段、移位寄存器与位于第二刷新频率的显示区域的扫描信号线连接、且移位寄存器的级联输出端输出高电平信号的状态下，第一控制信号端的信号为低电平信号时，第二控制信号端的信号为高电平信号，第三控制信号端的信号为低电平信号；

在显示基板的工作过程为显示阶段、移位寄存器与位于第二刷新频率的显示区域的扫描信号线连接、且移位寄存器的级联输出端输出低电平信号的状态下，第一控制信号端的信号为低电平信号时，第二控制信号端的信号为高电平信号，第三控制信号端的信号为低电平信号；

第一控制信号端的信号为低电平信号的持续时间小于第二控制信号端和第三控制信号端中的任一个信号端的信号为低电平信号的持续时间。

第二方面，本公开实施例提供了一种栅极驱动电路，包括：多个级联的如第一方面任一项所述的移位寄存器；

第i级移位寄存器的级联输出端与第i+1级移位寄存器的输入端电连接，1≤i≤M-1，M为移位寄存器的总级数。

第三方面，本公开实施例提供了一种移位寄存器的驱动方法，被配置为驱动如第一方面任一项所述的移位寄存器，所述方法包括：

级联输出子电路在输入端、第一时钟信号端、第二时钟信号端、第一节点、第二节点和第三节点的信号的控制下，向级联输出端提供第一电源端或第二电源端的信号；

输出控制子电路在第一节点、第三节点以及第一控制信号端至第三控制信号端的信号的控制下，向第四节点提供第一节点的信号，向第五节点提供第二节点的信号；

扫描输出子电路在第四节点和第五节点的信号的控制下，向扫描信号输出端输出第一电源端或第二电源端的信号。

在阅读并理解了附图和详细描述后，可以明白其他方面。

附图说明

附图用来提供对本公开技术方案的理解，并且构成说明书的一部分，与本公开的实施例一起用于解释本公开的技术方案，并不构成对本公开技术方案的限制。

图1A为本公开一示例实施例提供的移位寄存器的结构示意图；

图1B为本公开一示例实施例提供的移位寄存器的结构示意图；

图2为一种示例性实施例提供的输出控制子电路的等效电路图；

图3为一种示例性实施例提供的第一控制子电路的等效电路图；

图4为一种示例性实施例提供的第二控制子电路的等效电路图；

图5为一种示例性实施例提供的第三控制子电路的等效电路图；

图6为一种示例性实施例提供的输出控制子电路的等效电路图；

图7为一种示例性实施例提供的存储子电路的等效电路图；

图8为一种示例性实施例提供的扫描输出子电路的等效电路图；

图9为一种示例性实施例提供的扫描输出子电路的等效电路图；

图10为一种示例性实施例提供的级联输出子电路的等效电路图；

图11为一种示例性实施例提供的移位寄存器的等效电路图；

图12A为一种示例性实施例提供的移位寄存器的工作时序图；

图12B为一种示例性实施例提供的移位寄存器的工作时序图；

图13为一种示例性实施例提供的移位寄存器的输出波形图；

图14为一种示例性实施例提供的级联输出子电路的工作时序图；

图15A为一种像素电路的等效电路示意图；

图15B为图15A提供的像素电路的工作时序图；

图16A为另一像素电路的等效电路示意图；

图16B为图16A提供的像素电路的工作时序图。

具体实施方式

为使本公开的目的、技术方案和优点更加清楚明白，下文中将结合附图对本公开的实施例进行详细说明。注意，实施方式可以以多个不同形式来实施。所属技术领域的普通技术人员可以很容易地理解一个事实，就是方式和内容可以在不脱离本公开的宗旨及其范围的条件下被变换为各种各样的形式。因此，本公开不应该被解释为仅限定在下面的实施方式所记载的内容中。在不冲突的情况下，本公开中的实施例及实施例中的特征可以相互任意组合。为了保持本公开实施例的以下说明清楚且简明，本公开省略了部分已知功能和已知部件的详细说明。本公开实施例附图只涉及到与本公开实施例涉及到的结构，其他结构可参考通常设计。

本公开中的附图比例可以作为实际工艺中的参考，但不限于此。例如：沟道的宽长比、各个膜层的厚度和间距、各个信号线的宽度和间距，可以根据实际需要进行调整。显示基板中像素的个数和每个像素中子像素的个数也不是限定为图中所示的数量，本公开中所描述的附图仅是结构示意图，本公开的一个方式不局限于附图所示的形状或数值等。

本说明书中的“第一”、“第二”、“第三”等序数词是为了避免构成要素的混同而设置，而不是为了在数量方面上进行限定的。

在本说明书中，为了方便起见，使用“中部”、“上”、“下”、“前”、“后”、“竖直”、“水平”、“顶”、“底”、“内”、“外”等指示方位或位置关系的词句以参照附图说明构成要素的位置关系，仅是为了便于描述本说明书和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本公开的限制。构成要素的位置关系根据描述各构成要素的方向适当地改变。因此，不局限于在说明书中说明的词句，根据情况可以适当地更换。

在本说明书中，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解。例如，可以是固定连接，或可拆卸连接，或一体地连接；可以是机械连接，或电连接；可以是直接相连，或通过中间件间接相连，或两个元件内部的连通。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本公开中的具体含义。

在本说明书中，晶体管是指至少包括栅电极、漏电极以及源电极这三个端子的元件。晶体管在漏电极(漏电极端子、漏区域或漏电极)与源电极(源电极端子、源区域或源电极)之间具有沟道区域，并且电流能够流过漏电极、沟道区域以及源电极。注意，在本说明书中，沟道区域是指电流主要流过的区域。

在本说明书中，第一极可以为漏电极、第二极可以为源电极，或者第一极可以为源电极、第二极可以为漏电极。在使用极性相反的晶体管的情况或电路工作中的电流方向变化的情况等下，“源电极”及“漏电极”的功能有时互相调换。因此，在本说明书中，“源电极”和“漏电极”可以互相调换。

在本说明书中，“电连接”包括构成要素通过具有某种电作用的元件连接在一起的情况。“具有某种电作用的元件”只要可以进行连接的构成要素间的电信号的授受，就对其没有特别的限制。“具有某种电作用的元件”的例子不仅包括电极和布线，而且还包括晶体管等开关元件、电阻器、电感器、电容器、其它具有各种功能的元件等。

在本说明书中，“平行”是指两条直线形成的角度为-10°以上且10°以下的状态，因此，也包括该角度为-5°以上且5°以下的状态。另外，“垂直”是指两条直线形成的角度为80°以上且100°以下的状态，因此，也包括85°以上且95°以下的角度的状态。

在本说明书中，“膜”和“层”可以相互调换。例如，有时可以将“导电层”换成为“导电膜”。与此同样，有时可以将“绝缘膜”换成为“绝缘层”。

在本说明书中，所采用的“同层设置”是指两种(或两种以上)结构通过同一次图案化工艺得以图案化而形成的结构，它们的材料可以相同或不同。例如，形成同层设置的多种结构的前驱体的材料是相同的，最终形成的材料可以相同或不同。

本说明书中三角形、矩形、梯形、五边形或六边形等并非严格意义上的，可以是近似三角形、矩形、梯形、五边形或六边形等，可以存在公差导致的一些小变形，可以存在导角、弧边以及变形等。

本公开中的“约”，是指不严格限定界限，允许工艺和测量误差范围内的数值。

OLED显示技术具备高对比、快速响应、低功耗等优势，为了降低功耗，采用低温多晶硅(Low Temperature Poly-Silicon，简称LTPS)和氧化铟镓锌(Indium Gallium ZincOxide，缩写IGZO)结合实现低温多晶氧化物(Low Temperature Polycrystalline Oxide，简称LTPO)的显示技术，LTPO可以实现低帧频显示，通过减少静态画面的反复刷新来降低驱动功耗。但OLED显示器在更新画面时，需要在一帧内对全部像素电压进行初始化和写入。而在一些特殊画面下，如息屏显示(Always on Display，简称AOD)、静态画面或较少更新的画面等，整屏绝大部分像素电压不需要更新，此时，对这些像素的反复写入使得显示器的功耗较大。

图1A为本公开一示例实施例提供的移位寄存器的结构示意图，图1B为本公开一示例实施例提供的移位寄存器的结构示意图。如图1A和图1B所示，本公开实施例提供的移位寄存器可以包括：级联输出子电路GOA、输出控制子电路HRD和扫描输出子电路NGOA。

级联输出子电路，分别与输入端SIN、第一时钟信号端CK1、第二时钟信号线CK2、第一电源端V1、第二电源端V2、级联输出端SOUT、第一节点N1、第二节点N2和第三节点N3电连接，被配置为在输入端、第一时钟信号端、第二时钟信号端、第一节点、第二节点和第三节点的信号的控制下，向级联输出端提供第一电源端或第二电源端的信号。

输出控制子电路，分别与第一控制信号端MS1至第三控制信号端MS3、第一节点N1、第二节点N2、第三节点N3、第四节点N4和第五节点N5电连接，被配置为在第一节点、第三节点以及第一控制信号端至第三控制信号端的信号的控制下，向第四节点提供第一节点的信号，向第五节点提供第二节点的信号。

扫描输出子电路，分别与第四节点N4、第五节点N5、扫描信号输出端OUT、第一电源端V1和第二电源端V2电连接，被配置为在第四节点和第五节点的信号的控制下，向扫描信号输出端输出第一电源端或第二电源端的信号。

级联输出子电路GOA在输入端SIN、第一时钟信号端CK1、第二时钟信号线CK2的控制下，输出级联输出端SOUT信号，其中，级联输出端SOUT信号为第一电源端V1或第二电源端V2。输出控制子电路HRD可以在第一控制信号端MS1至第三控制信号端MS3的控制下选择是否传递第一电源端V1或第二电源端V2信号。如果在第一控制信号端MS1至第三控制信号端MS3的控制下选择传递第一电源端V1信号，第一电源端V1信号输入扫描输出子电路NGOA，扫描输出子电路NGOA输出的扫描信号输出端OUT信号为第一电源端V1。如果在第一控制信号端MS1至第三控制信号端MS3的控制下选择传递第二电源端V2信号，第二电源端V2的级联输出端SOUT信号输入扫描输出子电路NGOA，扫描输出子电路NGOA输出的扫描信号输出端OUT信号为第二电源端V2。

一种示例性实施例中，第一电源端V1持续提供高电平信号，第二电源端V2持续提供低电平信号。

一种示例性实施例中，第一时钟信号端CK1和第二时钟信号线CK2可以为周期性脉冲信号。

本公开实施例提供的移位寄存器，包括：级联输出子电路、输出控制子电路和扫描输出子电路，移位寄存器与输入端SIN、第一时钟信号端CK1、第二时钟信号线CK2、第一电源端V1、第二电源端V2、扫描信号输出端OUT、第一控制信号端MS1至第三控制信号端MS3电连接。级联输出子电路在输入端、第一时钟信号端、第二时钟信号端、第一节点、第二节点和第三节点的信号的控制下，向级联输出端提供第一电源端或第二电源端的信号。输出控制子电路在第一节点、第三节点以及第一控制信号端至第三控制信号端的信号的控制下，向第四节点提供第一节点的信号，向第五节点提供第二节点的信号。扫描输出子电路在第四节点和第五节点的信号的控制下，向扫描信号输出端输出第一电源端或第二电源端的信号。本公开实施例通过设置输出控制子电路，可以控制扫描输出子电路的扫描信号输出端是否输出，降低功耗。

图2为一种示例性实施例提供的输出控制子电路的等效电路图。如图2所示，一种示例性实施例中，输出控制子电路可以包括：第一控制子电路、第二控制子电路和第三控制子电路。

一种示例性实施例中，如图2所示，第一控制子电路，分别与第一节点N1、第三节点N3、第六节点N6以及第一控制信号端MS1至第三控制信号端MS3电连接，被配置为在第一节点、第三节点以及第一控制信号端的信号的控制下，向第六节点提供第二控制信号端MS2或者第三控制信号端MS3的信号。第二控制子电路，分别与第一节点N1、第四节点N4和第六节点N6电连接，被配置为在第六节点的信号的控制下，向第四节点提供第一节点的信号。第三控制子电路，分别与第二节点N2、第五节点N5和第六节点N6电连接，被配置为在第六节点的信号的控制下，向第五节点提供第二节点的信号。

图2中示出了输出控制子电路的一个示例性结构。本领域技术人员容易理解是，输出控制子电路的实现方式不限于此。

图3为一种示例性实施例提供的第一控制子电路的等效电路图。如图3所示，一种示例性实施例中，第一控制子电路可以包括：第一晶体管T1、第二晶体管T2、第三晶体管T3和第四晶体管T4。

一种示例性实施例中，如图3所示，第一晶体管T1的控制极与第一控制信号端MS1电连接，第一晶体管T1的第一极与第二晶体管T2的第二极电连接，第一晶体管T1的第二极与第三控制信号端MS3电连接。第二晶体管T2的控制极与第三节点N3电连接，第二晶体管T2的第一极与第六节点N6电连接。第三晶体管T3的控制极与第一控制信号端MS1电连接，第三晶体管T3的第一极与第二控制信号端MS2电连接，第三晶体管T3的第二极与第四晶体管T4的第一极电连接。第四晶体管的控制极与第一节点N1电连接，第四晶体管的第二极与第六节点N6电连接。

图3中示出了第一控制子电路的一个示例性结构。本领域技术人员容易理解是，第一控制子电路的实现方式不限于此。

图4为一种示例性实施例提供的第二控制子电路的等效电路图。如图4所示，一种示例性实施例中，第二控制子电路可以包括：第五晶体管T5。

一种示例性实施例中，如图4所示，第五晶体管T5的控制极与第六节点N6电连接，第五晶体管T5的第一极与第一节点N1电连接，第五晶体管T5的第二极与第四节点N4电连接。

图4中示出了第二控制子电路的一个示例性结构。本领域技术人员容易理解是，第二控制子电路的实现方式不限于此。

图5为一种示例性实施例提供的第三控制子电路的等效电路图。如图5所示，一种示例性实施例中，第三控制子电路包括：第六晶体管T6。

一种示例性实施例中，如图5所示，第六晶体管T6的控制极与第六节点N6电连接，第六晶体管T6的第一极与第二节点N2电连接，第六晶体管T6的第二极与第五节点N5电连接。

图5中示出了第三控制子电路的一个示例性结构。本领域技术人员容易理解是，第三控制子电路的实现方式不限于此。

图6为一种示例性实施例提供的输出控制子电路的等效电路图。如图6所示，一种示例性实施例中，输出控制子电路还可以包括：存储子电路。

一种示例性实施例中，如图6所示，存储子电路，分别与第四节点N4和第六节点N6电连接，被配置为存储第六节点和第四节点的信号之间的电压差。

图6中示出了输出控制子电路的一个示例性结构。本领域技术人员容易理解是，输出控制子电路的实现方式不限于此。

图7为一种示例性实施例提供的存储子电路的等效电路图。如图7所示，一种示例性实施例中，存储子电路可以包括：第一电容C1，第一电容包括第一极板C11和第二极板C12。

一种示例性实施例中，如图7所示，第一电容C1的第一极板C11与第六节点N6电连接，第一电容C1的第二极板C12与第四节点N4电连接。

图8为一种示例性实施例提供的扫描输出子电路的等效电路图。如图8所示，一种示例性实施例中，扫描输出子电路可以包括：第七晶体管T7和第八晶体管T8。

一种示例性实施例中，如图8所示，第七晶体管T7的控制极与第四节点N4电连接，第七晶体管T7的第一极与第一电源端V1电连接，第七晶体管T7的第二极与扫描信号输出端OUT电连接。第八晶体管T8的控制极与第五节点N5电连接，第八晶体管T8的第一极与扫描信号输出端OUT电连接，第八晶体管T8的第二极与第二电源端V2电连接。

图8中示出了扫描输出子电路的一个示例性结构。本领域技术人员容易理解是，扫描输出子电路的实现方式不限于此。

图9为一种示例性实施例提供的扫描输出子电路的等效电路图。如图9所示，一种示例性实施例中，扫描输出子电路还可以包括：第二电容C2，第二电容包括第一极板C21和第二极板C22。

一种示例性实施例中，如图9所示，第二电容C2第一极板C21与第四节点N4电连接，第二电容C2第二极板C22与第一电源端V1电连接。

图9中示出了扫描输出子电路的一个示例性结构。本领域技术人员容易理解是，扫描输出子电路的实现方式不限于此。

图10为一种示例性实施例提供的级联输出子电路的等效电路图。如图10所示，一种示例性实施例中，级联输出子电路可以包括：第九晶体管T9至第二十五晶体管T25、第三电容C3至第六电容C6。

一种示例性实施例中，如图10所示，第九晶体管T9的控制极与第一节点N1电连接，第九晶体管T9的第一极与第一电源端V1电连接，第九晶体管T9的第二极与级联输出端SOUT电连接。第十晶体管T10的控制极与第三节点N3电连接，第十晶体管T10的第一极与第二电源端V2电连接，第十晶体管T10的第二极与级联输出端SOUT电连接。第十一晶体管T11的控制极与第二电源端V2电连接，第十一晶体管T11的第一极与第七节点N7电连接，第十一晶体管T11的第二极与第九节点N9电连接。第十二晶体管T12的控制极与第二电源端V2电连接，第十二晶体管T12的第一极与第二节点N2电连接，第十二晶体管T12的第二极与第三节点N3电连接。第十三晶体管T13的控制极与第三电源端V3电连接，第十三晶体管T13的第一极与第一电源端V1电连接，第十三晶体管T13的第二极与第二节点N2电连接。第十四晶体管T14的控制极与第一时钟信号端CK1电连接，第十四晶体管T14的第一极与输入端SIN电连接，第十四晶体管T14的第二极与第八节点N8电连接。第十五晶体管T15的控制极与第二电源端V2电连接，第十五晶体管T15的第一极与第八节点N8电连接，第十五晶体管T15的第二极与第十二节点N12电连接。第十六晶体管T16的控制极与第十二节点N12电连接，第十六晶体管T16的第一极与第三节点N3电连接，第十六晶体管T16的第二极与第十二节点N12电连接。第十七晶体管T17的控制极与第一时钟信号端CK1电连接，第十七晶体管T17的第一极与输入端SIN电连接，第十七晶体管T17的第二极与第二节点N2电连接。第十八晶体管T18的控制极与第二节点N2电连接，第十八晶体管T18的第一极与第一时钟信号端CK1电连接，第十八晶体管T18的第二极与第七节点N7电连接。第十九晶体管T19的控制极与第一时钟信号端CK1电连接，第十九晶体管T19的第一极与第二电源端V2电连接，第十九晶体管T19的第二极与第七节点N7电连接。第二十晶体管T20的控制极与第二节点N2电连接，第二十晶体管T20的第一极与第二时钟信号端CK2电连接，第二十晶体管T20的第二极与第十一节点N11电连接。第二十一晶体管T21的控制极与第七节点N7电连接，第二十一晶体管T21的第一极与第一电源端V1电连接，第二十一晶体管T21的第二极与第十一节点N11电连接。第二十二晶体管T22的控制极与第九节点N9电连接，第二十二晶体管T22的第一极与第二时钟信号端CK2电连接，第二十二晶体管T22的第二极与第十节点N10电连接。第二十三晶体管T23的控制极与第二时钟信号端CK2电连接，第二十三晶体管T23的第一极与第十节点N10电连接，第二十三晶体管T23的第二极与第一节点N1电连接。第二十四晶体管T24的控制极与第二节点N2电连接，第二十四晶体管T24的第一极与第一电源端V1电连接，第二十四晶体管T24的第二极与第一节点N1电连接。第二十五晶体管T25的控制极与第十二节点N12电连接，第二十五晶体管T25的第一极与第十二节点N12电连接，第二十五晶体管T25的第二极与第五节点N5电连接。第三电容C3的第一极板C31与第三节点N3电连接，第三电容C3的第二极板C32与第十一节点N11电连接。第四电容C4包括第一极板C41和第二极板C42，第四电容C4的第一极板C41与第二电源端V2电连接，第四电容C4的第二极板C42与级联输出端SOUT电连接。第五电容C5的第一极板C51与第九节点N9电连接，第五电容C5的第二极板C52与第十节点N10电连接。第六电容C6的第一极板C61与第一节点N1电连接，第六电容C6的第二极板C62与第一电源端V1电连接。

图10中示出了移位寄存器型号为16T3C的级联输出子电路的一个示例性结构。本领域技术人员容易理解是，级联输出子电路的实现方式不限于此。

一种示例性实施例中，移位寄存器型号可以为12T3C。移位寄存器型号为12T3C时，级联输出子电路可以包括图10或图11中的第九晶体管T9至第十三晶体管T13、第十七晶体管T17至第二十三晶体管T23。

一种示例性实施例中，移位寄存器型号可以为10T3C。移位寄存器型号为10T3C时，级联输出子电路可以包括：第九晶体管T9至第十二晶体管T12、第十七晶体管T17至第二十二晶体管T22。

一种示例性实施例中，第一晶体管T1至第二十五晶体管T25可以为六型晶体管或者可以为N型晶体管。

一种示例性实施例中，第一电源端V1持续提供高电平信号，第二电源端V2持续提供低电平信号。由于第二电源端V2持续提供低电平信号，第十一晶体管T11、第十二晶体管T12和第十五晶体管T15持续导通。

一种示例性实施例中，第三电源端V3在开机初始化阶段为低电平信号，防止最后一级控制移位寄存器的第九晶体管T9和第十晶体管T10因输出信号的延迟同时导通，或者在异常关机阶段为低电平信号，防止第九晶体管T9和第十晶体管T10同时导通。第三电源端V3在正常显示阶段持续提供高电平信号，即在正常显示阶段，第十三晶体管T13持续截止。

图11为一种示例性实施例提供的移位寄存器的等效电路图。如图11所示，一种示例性实施例中，移位寄存器可以包括：级联输出子电路、输出控制子电路和扫描输出子电路。级联输出子电路可以包括：第九晶体管T9至第二十五晶体管T25、第三电容C3至第六电容C6，输出控制子电路可以包括：第一晶体管T1至第六晶体管T6以及第一电容C1，扫描输出子电路可以包括：第七晶体管T7、第八晶体管T8和第二电容C2。

一种示例性实施例中，如图11所示，第一晶体管T1的控制极与第一控制信号端MS1电连接，第一晶体管T1的第一极与第二晶体管T2的第二极电连接，第一晶体管T1的第二极与第三控制信号端MS3电连接。第二晶体管T2的控制极与第三节点N3电连接，第二晶体管T2的第一极与第六节点N6电连接。第三晶体管T3的控制极与第一控制信号端MS1电连接，第三晶体管T3的第一极与第二控制信号端MS2电连接，第三晶体管T3的第二极与第四晶体管T4的第一极电连接。第四晶体管的控制极与第一节点N1电连接，第四晶体管的第二极与第六节点N6电连接。第五晶体管T5的控制极与第六节点N6电连接，第五晶体管T5的第一极与第一节点N1电连接，第五晶体管T5的第二极与第四节点N4电连接。第六晶体管T6的控制极与第六节点N6电连接，第六晶体管T6的第一极与第二节点N2电连接，第六晶体管T6的第二极与第五节点N5电连接。第七晶体管T7的控制极与第四节点N4电连接，第七晶体管T7的第一极与第一电源端V1电连接，第七晶体管T7的第二极与扫描信号输出端OUT电连接。第八晶体管T8的控制极与第五节点N5电连接，第八晶体管T8的第一极与扫描信号输出端OUT电连接，第八晶体管T8的第二极与第二电源端V2电连接。第九晶体管T9的控制极与第一节点N1电连接，第九晶体管T9的第一极与第一电源端V1电连接，第九晶体管T9的第二极与级联输出端SOUT电连接。第十晶体管T10的控制极与第三节点N3电连接，第十晶体管T10的第一极与第二电源端V2电连接，第十晶体管T10的第二极与级联输出端SOUT电连接。第十一晶体管T11的控制极与第二电源端V2电连接，第十一晶体管T11的第一极与第七节点N7电连接，第十一晶体管T11的第二极与第九节点N9电连接。第十二晶体管T12的控制极与第二电源端V2电连接，第十二晶体管T12的第一极与第二节点N2电连接，第十二晶体管T12的第二极与第三节点N3电连接。第十三晶体管T13的控制极与第三电源端V3电连接，第十三晶体管T13的第一极与第一电源端V1电连接，第十三晶体管T13的第二极与第二节点N2电连接。第十四晶体管T14的控制极与第一时钟信号端CK1电连接，第十四晶体管T14的第一极与输入端SIN电连接，第十四晶体管T14的第二极与第八节点N8电连接。第十五晶体管T15的控制极与第二电源端V2电连接，第十五晶体管T15的第一极与第八节点N8电连接，第十五晶体管T15的第二极与第十二节点N12电连接。第十六晶体管T16的控制极与第十二节点N12电连接，第十六晶体管T16的第一极与第三节点N3电连接，第十六晶体管T16的第二极与第十二节点N12电连接。第十七晶体管T17的控制极与第一时钟信号端CK1电连接，第十七晶体管T17的第一极与输入端SIN电连接，第十七晶体管T17的第二极与第二节点N2电连接。第十八晶体管T18的控制极与第二节点N2电连接，第十八晶体管T18的第一极与第一时钟信号端CK1电连接，第十八晶体管T18的第二极与第七节点N7电连接。第十九晶体管T19的控制极与第一时钟信号端CK1电连接，第十九晶体管T19的第一极与第二电源端V2电连接，第十九晶体管T19的第二极与第七节点N7电连接。第二十晶体管T20的控制极与第二节点N2电连接，第二十晶体管T20的第一极与第二时钟信号端CK2电连接，第二十晶体管T20的第二极与第十一节点N11电连接。第二十一晶体管T21的控制极与第七节点N7电连接，第二十一晶体管T21的第一极与第一电源端V1电连接，第二十一晶体管T21的第二极与第十一节点N11电连接。第二十二晶体管T22的控制极与第九节点N9电连接，第二十二晶体管T22的第一极与第二时钟信号端CK2电连接，第二十二晶体管T22的第二极与第十节点N10电连接。第二十三晶体管T23的控制极与第二时钟信号端CK2电连接，第二十三晶体管T23的第一极与第十节点N10电连接，第二十三晶体管T23的第二极与第一节点N1电连接。第二十四晶体管T24的控制极与第二节点N2电连接，第二十四晶体管T24的第一极与第一电源端V1电连接，第二十四晶体管T24的第二极与第一节点N1电连接。第二十五晶体管T25的控制极与第十二节点N12电连接，第二十五晶体管T25的第一极与第十二节点N12电连接，第二十五晶体管T25的第二极与第五节点N5电连接。第一电容C1的第一极板C11与第六节点N6电连接，第一电容C1的第二极板C12与第四节点N4电连接。第二电容C2第一极板C21与第四节点N4电连接，第二电容C2第二极板C22与第一电源端V1电连接。第三电容C3的第一极板C31与第三节点N3电连接，第三电容C3的第二极板C32与第十一节点N11电连接。第四电容C4包括第一极板C41和第二极板C42，第四电容C4的第一极板C41与第二电源端V2电连接，第四电容C4的第二极板C42与级联输出端SOUT电连接。第五电容C5的第一极板C51与第九节点N9电连接，第五电容C5的第二极板C52与第十节点N10电连接。第六电容C6的第一极板C61与第一节点N1电连接，第六电容C6的第二极板C62与第一电源端V1电连接。

图11中示出了移位寄存器型号为16T3C的一个示例性结构。本领域技术人员容易理解是，移位寄存器的实现方式不限于此。

一种示例性实施例中，移位寄存器型号可以为12T3C。移位寄存器型号为12T3C时，级联输出子电路可以包括图10或图11中的第九晶体管T9至第十三晶体管T13、第十七晶体管T17至第二十三晶体管T23。

一种示例性实施例中，移位寄存器型号可以为10T3C。移位寄存器型号为10T3C时，级联输出子电路可以包括：第九晶体管T9至第十二晶体管T12、第十七晶体管T17至第二十二晶体管T22。

一种示例性实施例中，移位寄存器设置在显示基板，显示基板可以包括：多条扫描信号线，显示基板的工作过程可以包括：显示阶段和位于显示阶段之间的空白阶段；显示基板可以包括：多个显示区域，不同显示区域的刷新频率包括第一刷新频率和第二刷新频率，第一刷新频率大于第二刷新频率。

在显示基板的工作过程为空白阶段的状态下，第一控制信号端MS1的信号为低电平信号时，第二控制信号端MS2和第三控制信号MS3的信号为低电平信号。

在显示基板的工作过程为显示阶段，且移位寄存器与位于第一刷新频率的显示区域的扫描信号线连接的状态下，第一控制信号端MS1的信号为低电平信号时，第二控制信号端MS2和第三控制信号端MS3的信号为低电平信号。

在显示基板的工作过程为显示阶段、移位寄存器与位于第二刷新频率的显示区域的扫描信号线连接、且移位寄存器的级联输出端SOUT输出低电平信号的状态下，第一控制信号端MS1的信号为低电平信号时，第二控制信号端MS2的信号为高电平信号，第三控制信号端MS3的信号为低电平信号。

在显示基板的工作过程为显示阶段、移位寄存器与位于第二刷新频率的显示区域的扫描信号线连接、且移位寄存器的级联输出端SOUT输出高电平信号的状态下，第一控制信号端MS1的信号为低电平信号时，第二控制信号端MS2的信号为高电平信号，第三控制信号端的信号为低电平信号。

在显示基板的工作过程为显示阶段、移位寄存器与位于第二刷新频率的显示区域的扫描信号线连接、且移位寄存器的级联输出端输出低电平信号的状态下，第一控制信号端的信号为低电平信号时，第二控制信号端的信号为高电平信号，第三控制信号端的信号为低电平信号。

第一控制信号端MS1的信号为低电平信号的持续时间小于第二控制信号端MS2和第三控制信号端MS3中的任一个信号端的信号为低电平信号的持续时间。

图12A为一种示例性实施例提供的移位寄存器的工作时序图，下面通过图11示例的移位寄存器的工作过程说明本公开示例性实施例，以图11提供的移位寄存器中的第一晶体管T1至第八晶体管T8、第一电容C1、第二电容C2、第一控制信号端MS1至第三控制信号端MS3、第一节点N1至第四节点N4和扫描信号输出端OUT为例。

一种示例性实施例中，如图12A所示，移位寄存器的工作过程可以包括：

S1阶段(初始化阶段)：第一节点N1的信号为高电平信号，第三节点N3、第一控制信号MS1、第二控制信号MS2和第三控制信号MS3的信号为低电平信号。第一控制信号MS1的信号为低电平信号，第一晶体管T1导通，第三节点N3的信号为低电平信号，第二晶体管T2导通，第三控制信号MS3的低电平信号通过导通的第一晶体管T1和第二晶体管T2写入第六节点N6。第六节点N6的信号为低电平信号，并被第一电容C1保持，第五晶体管T5和第六晶体管T6导通。第一节点N1的高电平信号通过导通的第五晶体管T5写入第四节点N4，此时，第七晶体管T7断开，第三节点N3的低电平信号通过导通的第六晶体管T6写入第五节点N5，此时，第八晶体管T8导通，V2的低电平信号写入扫描信号输出端OUT，扫描信号输出端OUT的输出信号为低电平信号。

S21阶段(低频区域级联输出端SOUT输出为低电平)：第一节点N1、第二控制信号MS2的信号为高电平信号，第三节点N3、第一控制信号MS1和第三控制信号MS3的信号为低电平信号。第一控制信号MS1为低电平信号，第一晶体管T1导通，第三节点N3为低电平，第二晶体管T2导通，第三控制信号MS3的低电平信号通过导通的第一晶体管T1和第二晶体管T2写入第六节点N6。第六节点N6的信号为低电平信号，并被第一电容C1保持，第五晶体管T5和第六晶体管T6导通。第一节点N1的高电平信号通过导通的第五晶体管T5写入第四节点N4，此时，第七晶体管T7断开，第三节点N3的低电平信号通过导通的第六晶体管T6写入第五节点N5，此时，第八晶体管T8导通，V2的低电平信号写入扫描信号输出端OUT，扫描信号输出端OUT的输出信号为低电平信号。

S22阶段(低频区域级联输出端SOUT输出为高电平)：第一节点N1、第一控制信号MS1和第三控制信号MS3的信号为低电平信号，第三节点N3和第二控制信号MS2的信号为高电平信号。第一控制信号MS1的信号为低电平信号，第三晶体管T3导通，第一节点N1的信号为低电平信号，第四晶体管T4导通，第二控制信号MS2的高电平信号通过导通的第三晶体管T3和第四晶体管T4写入第六节点N6。第六节点N6的信号为高电平信号，并被第一电容C1保持。第四节点N4被第二电容C2维持在上一阶段的高电平信号，此时，第七晶体管T7断开。第五节点N5保持低电平信号，此时，第八晶体管T8导通，V2的低电平信号写入扫描信号输出端OUT，扫描信号输出端OUT的输出信号为低电平信号。

S31阶段(高频区域级联输出端SOUT输出为高电平)：第一节点N1、第一控制信号MS1、第二控制信号MS2和第三控制信号MS3的信号为低电平信号，第三节点N3的信号为高电平信号。第一控制信号MS1为低电平信号，第三晶体管T3导通，第一节点N1为低电平，第四晶体管T4导通，第二控制信号MS2的低电平信号通过导通的第三晶体管T3和第四晶体管T4写入第六节点N6。第六节点N6的信号为低电平信号，并被第一电容C1保持，第五晶体管T5和第六晶体管T6导通。第三节点N3的高电平信号通过导通的第六晶体管T6写入第五节点N5，此时，第八晶体管T8断开。第一节点N1的低电平信号通过导通的第五晶体管T5写入第四节点N4，此时，第七晶体管T7导通，第一电源端V1的高电平信号写入扫描信号输出端OUT，扫描信号输出端OUT的输出信号为高电平信号。

S32阶段(高频区域级联输出端SOUT输出为低电平)：第一节点N1的信号为高电平信号，第三节点N3、第一控制信号MS1、第二控制信号MS2和第三控制信号MS3的信号为低电平信号。第一控制信号MS1为低电平信号，第一晶体管T1导通，第三节点N3为低电平，第二晶体管T2导通，第三控制信号MS3的低电平信号通过导通的第一晶体管T1和第二晶体管T2写入第六节点N6。第六节点N6的信号为低电平信号，并被第一电容C1保持，第五晶体管T5和第六晶体管T6导通。第一节点N1的高电平信号通过导通的第五晶体管T5写入第四节点N4，此时，第七晶体管T7断开，第三节点N3的低电平信号通过导通的第六晶体管T6写入第五节点N5，此时，第八晶体管T8导通，V2的低电平信号写入扫描信号输出端OUT，扫描信号输出端OUT的输出信号为低电平信号。

图12B为一种示例性实施例提供的移位寄存器的工作时序图，下面通过图11示例的移位寄存器的工作过程说明本公开示例性实施例，以图11提供的移位寄存器中的第一晶体管T1至第八晶体管T8、第一电容C1、第二电容C2、第一控制信号端MS1至第三控制信号端MS3和扫描信号输出端OUT为例，扫描信号输出端OUT包括不同帧的扫描信号输出端Nout1……Noutn、Noutn+1、Nout……Nout m、Nout m+1、Nout m+2……Nout k。

一种示例性实施例中，如图12B所示，通过变更控制信号MS(第一控制信号MS1、第二控制信号MS2和第三控制信号MS3)的电压可以控制是否输出低电平的扫描信号输出端OUT信号，可以实现控制一帧内的扫描信号输出端的高电平输出，实现对部分行的数据电压Vdata更新，控制不同帧的局部画面刷新，从而降低显示面板功耗。而其他行扫描信号输出端始终为低电平，不会对初始信号线和数据电压Vdata进行反复充放电，节省功耗。

一种示例性实施例中，如图12B所示，移位寄存器的工作过程可以分为三个阶段：

初始化阶段：在初始化帧的倒数第2行时，第一控制信号端MS1第一个脉冲打开，此时第三节点N3节点为低电平信号，第一节点N1为高电平信号，第一晶体管T1和第二晶体管T2导通，第四晶体管T4关断，第三节点N3写入第三控制信号端MS3的低电平信号，并被第一电容C1保持。第五晶体管T5和第六晶体管T6被打开，第一节点N1与第四节点N4连通，第二节点N2节点与第五节点N5连通，不同帧的扫描信号输出端Nout1……Noutn、Noutn+1、Nout……Nout m、Nout m+1、Nout m+2……Nout k可以正常输出。

高频切低频阶段：在高频区域帧的最后1行，第一控制信号MS1的第二个脉冲打开，如果此时级联输出端Sout输出为低电平信号，即第一节点N1为高电平信号，第三节点N3为低电平信号，第一晶体管T1和第二晶体管T2导通，第六节点N6写入第三控制信号MS3的高电平信号。第五晶体管T5和第六晶体管T6被关断，第四节点N4保持高电平信号，第五节点N5保持低电平信号，可以保持相应的不同帧的扫描信号输出端Nout1……Noutn、Noutn+1、Nout……Nout m、Nout m+1、Nout m+2……Nout k始终维持在低电平信号。如果此时级联输出端Sout输出为高电平信号，即第一节点N1为低电平信号，第三节点N3为高电平信号，第二晶体管T2和第四晶体管T4导通，第六节点N6写入第二控制信号MS2的低电平信号，并被第一电容C1保持。第五晶体管T5和第六晶体管T6被打开，第四节点N4依旧维持低电平信号，第五节点N5依旧为高电平信号，不同帧的扫描信号输出端Nout1……Noutn、Noutn+1、Nout……Nout m、Nout m+1、Nout m+2……Nout k可以依旧输出高电平信号。在级联输出端Sout输出切换到低电平时，不同帧的扫描信号输出端Nout1……Noutn、Noutn+1、Nout……Nout m、Nout m+1、Nout m+2……Nout k可以输出低电平信号。换言之，此时相应的不同帧的扫描信号输出端Nout1……Noutn、Noutn+1、Nout……Nout m、Nout m+1、Nout m+2……Nout k可以在保持输出高电平完整波形之后，保持输低电平信号。

低频切高频阶段：在低频区域帧的最后1行，第一控制信号MS1的第3个脉冲打开，如果此时级联输出端Sout输出为低电平信号，时序流程与同初始化阶段相同，不同帧的扫描信号输出端Nout1……Noutn、Noutn+1、Nout……Nout m、Nout m+1、Nout m+2……Nout k可以正常输出。如果此时级联输出端Sout输出为高电平信号，即第一节点N1为低电平信号，第三节点N3为高电平信号，第二晶体管T2和第四晶体管T4导通，第六节点N6写入第二控制信号MS2的高电平信号，并被第一电容C1保持。第四节点N4被第二电容C2维持在上一阶段的高电平信号，第五节点N5保持低电平信号，可以保持相应的不同帧的扫描信号输出端Nout1……Noutn、Noutn+1、Nout……Nout m、Nout m+1、Nout m+2……Nout k维持低电平的输出波形。

图13为一种示例性实施例提供的移位寄存器的输出波形图，如图13所示，可以通过第一控制信号MS1、第一控制信号MS2和第三控制信号MS3的电压切换实现十三行像素的扫描信号输出端OUT1至OUT13的控制。其中，图13中横坐标表示时间，单位可以为微妙(us，可简称u)。

图14为一种示例性实施例提供的级联输出子电路的工作时序图，下面通过图10或图11示例的级联输出子电路的工作过程说明本公开示例性实施例，以图10或图11提供的级联输出子电路中的第九晶体管T9至第二十五晶体管T25、第三电容C3至第六电容C6、输入端SIN、第一时钟信号端CK1、第二时钟信号端CK2和级联输出端SOUT为例。

一种示例性实施例中，如图14所示，级联输出子电路的工作过程可以包括：

第一阶段E1，第二时钟信号端CK2的信号为高电平信号，第一时钟信号端CK1的信号为低电平信号。第一时钟信号端CK1的信号为低电平信号，第十七晶体管T17、第十九晶体管T19、第十二晶体管T12和第十四晶体管T14导通，导通的第十七晶体管T17将输入端SIN的高电平信号传输至第二节点N2，第二节点N2的信号变为高电平信号，导通的第十二晶体管T12将第二节点N2的高电平信号传输至第三节点N3，导通的第十四晶体管T14将输入端SIN的高电平信号传输至第八节点N8，第八节点N8的信号变为高电平信号，导通的第十五晶体管T15将第八节点N8的高电平信号传输至第十二节点N12，第十八晶体管T18、第二十晶体管T20、第二十四晶体管T24以及第十晶体管T10截止。另外，导通的第十九晶体管T19将第二电源端V2的低电平信号传输至第七节点N7，第七节点N7的信号变为低电平信号，导通的第十一晶体管T11将第七节点N7的低电平信号传输至第九节点N9，第九节点N9的信号变为低电平信号，第二十一晶体管T21和第二十二六晶体管T22导通。第二时钟信号端CK2的信号为高电平信号，第二十三晶体管T23截止。另外，在第三电容C3的作用下，第九晶体管T9截止。在第一阶段E1中，由于第九晶体管T9以及第十晶体管T10均截止，级联输出端SOUT的信号保持之前的低电平。

第二阶段E2，第二时钟信号端CK2的信号为低电平信号，第一时钟信号端CK1的信号为高电平信号。第二时钟信号端CK2的信号为低电平信号，第二十三晶体管T23导通。第一时钟信号端CK1的信号为高电平信号，第十七晶体管T17和第十九晶体管T19截止。在第三电容C3的作用下，第二节点N2、第三节点N3、第八节点N8和第十二节点N12可以继续保持上一阶段的高电平信号，在第五一电容C5作用下，所以第九节点N9可以继续保持上一阶段的低电平，所以第二十一晶体管T21以及第二十二晶体管T22导通。第十八晶体管T18、第二十晶体管T20、第二十四晶体管T24以及第十晶体管T10截止。另外，第二时钟信号端CK2的低电平信号通过导通的第二十二晶体管T22以及第二十三晶体管T23被传输至第第一节点N1，第九晶体管T9导通，导通的第九晶体管T9将第一电源端V1的高电平信号输出，级联输出端SOUT的信号为高电平信号。

第三阶段E3，第一时钟信号端CK1的信号为低电平信号，第二时钟信号端CK2的信号为高电平信号。第二时钟信号端CK2的信号为高电平信号，第二十三晶体管T23截止。第十八晶体管T18、第二十晶体管T20、第二十四晶体管T24以及第十晶体管T10截止。第一时钟信号端CK1的信号为低电平信号，第十七晶体管T17以及第十九晶体管T19导通。在第三电容C3的作用下，第九晶体管T9保持导通状态，导通的第九晶体管T9将第一电源端V1的高电平信号输出，级联输出端SOUT的信号仍然为高电平信号。

在第四阶段E4，第二时钟信号端CK2的信号为低电平信号，第一时钟信号端CK1的信号为高电平信号。第一时钟信号端CK1的信号为高电平信号，第十七晶体管T17以及第十九晶体管T19截止。第二时钟信号端CK2的信号为低电平信号，第二十三晶体管T23导通。由于第三电容C3的存储作用，所以第二节点N2、第三节点N3、第八节点N8和第十二节点N12的信号保持上一阶段的高电平信号，第十八晶体管T18、第二十晶体管T20、第二十四晶体管T24以及第十晶体管T10截止。由于第五电容C5的存储作用，第九节点N9继续保持上一阶段的低电平，第二十一晶体管T21以及第二十二晶体管T22导通。另外，第二时钟信号端CK2的低电平信号通过导通的第二十二晶体管T22以及第二十三晶体管T23被传输至第一节点N1，导通的第九晶体管T9将第一电源端V1的高电平信号输出，级联输出端SOUT的信号仍然为高电平信号。

在第五阶段E5，第二时钟信号端CK2的信号为高电平信号，第一时钟信号端CK1的信号为低电平信号。第一时钟信号端CK1的信号为低电平信号，第十七晶体管T17、第十九晶体管T19和第十四晶体管T14导通。第二时钟信号端CK2的信号为高电平信号，第二十三晶体管T23截止。导通的第十七晶体管T17将输入端SIN的低电平信号传输至第二节点N2，第二节点N2的信号变为低电平信号，导通的第十二晶体管T12将第二节点N2的低电平信号传输至第三节点N3，第三节点N3的信号变为低电平信号，导通的第十四晶体管T14将输入端SIN的低电平信号传输至第八节点N8，第八节点N8的信号变为低电平信号，导通的第十五晶体管T15将第八节点N8的低电平信号传输至第十二节点N12，第十二节点N12的信号变为低电平信号，第十八晶体管T18、第二十晶体管T20、第二十四晶体管T24以及第十晶体管T10导通。导通的第十八晶体管T18将低电平的第一时钟信号端CK1的信号传输至第七节点N7，可以拉低第七节点N7的电平，所以第七节点N7和第九节点N9继续保持上一阶段的低电平，第二十一晶体管T21以及第二十二晶体管T22导通。第二时钟信号端CK2的信号为高电平信号，第二十三晶体管T23截止。另外，导通的第二十四晶体管T24将第一电源端V1的高电平信号传输至第一节点N1，第九晶体管T9截止。导通的第十晶体管T10将第二电源端V2的低电平信号输出，级联输出端SOUT的信号变为低电平。

本公开实施例还提供了一种栅极驱动电路，包括：多个级联的移位寄存器；第i级移位寄存器的信号输出端与第i+1级移位寄存器的信号输入端电连接，1≤i≤M-1，M为移位寄存器的总级数。

移位寄存器可以为前述任一个实施例提供的移位寄存器，实现原理和实现效果类似，在此不再赘述。

对于不同显示产品，栅极驱动电路中多个移位寄存器的级联关系可能有所不同。无论多个移位寄存器的级联关系如何，每个移位寄存器驱动几行子像素，只要是类似这种大面积的器件发生改变，以及这种改变产生额外空间以后，小器件可能的简单平移、拉伸都在本公开的保护范围内。

本公开实施例提供的栅极驱动电路位于显示装置中，其中，显示装置还设置有像素电路和栅线，像素电路与至少一条栅线电连接，栅极驱动电路中的移位寄存器的扫描输出信号端与栅线电连接。

本公开实施例提供的栅极驱动电路可驱动像素电路，通过第一控制信号MS1至第三控制信号MS3，实现屏幕局部画面的更新，而其余画面不需要多次充放电，降低OLED显示的功耗；或通过显示画面局部更新实现穿戴、手机(mobile)、笔记本电脑(NB)等OLED产品的超低功耗。

在一种示例性实施方式中，像素电路可以是3T1C、4T1C、5T1C、5T2C、6T1C、7T1C或8T1C结构。图15A为一种像素电路的等效电路示意图。如图15A所示，像素电路可以包括7个控制晶体管(第一控制晶体管M1到第七控制晶体管M7)和1个电容C。

如图15A所示，第一控制晶体管M1的栅电极与复位信号线Reset电连接，第一控制晶体管M1的第一极与第一初始信号线INIT1电连接，第一控制晶体管M1的第二极与第一节点E1电连接；第二控制晶体管M2的栅电极与第二扫描信号线Gate2电连接，第二控制晶体管M2的第一极与第一节点E1电连接，第二控制晶体管M2的第二极与第三节点E3电连接；第三控制晶体管M3的栅电极与第一节点E1电连接，第三控制晶体管M3的第一极与第二节点E2电连接，第三控制晶体管M3的第二极与第三节点E3电连接；第四控制晶体管M4的栅电极与第一扫描信号线Gate1电连接，第四控制晶体管M4的第一极与数据信号线Data电连接，第四控制晶体管M4的第二极与第二节点E2电连接；第五控制晶体管M5的栅电极与发光信号线EM电连接，第五控制晶体管M5的第一极与高电平电源线VDD电连接，第五控制晶体管M5的第二极与第二节点E2电连接；第六控制晶体管M6的栅电极与发光信号线EM电连接，第六控制晶体管M6的第一极与第三节点E3电连接，第六控制晶体管M6的第二极与第四节点E4电连接；第七控制晶体管M7的栅电极与第一扫描信号线Gate1电连接，第七控制晶体管M7的第一极与第二初始信号线INIT2电连接，第七控制晶体管M7的第二极与第四节点E4电连接；电容C的第一极板与第一节点E1电连接，电容C的第二极板与高电平电源线VDD电连接。

在一种示例性实施方式中，第一控制晶体管M1到第七控制晶体管M7可以采用低温多晶硅薄膜控制晶体管，或者可以采用氧化物薄膜控制晶体管，或者可以采用低温多晶硅薄膜控制晶体管和氧化物薄膜控制晶体管。低温多晶硅薄膜控制晶体管的有源层采用低温多晶硅(Low Temperature Poly-Silicon，简称LTPS)，氧化物薄膜控制晶体管的有源层采用氧化物半导体(Oxide)。低温多晶硅薄膜控制晶体管具有迁移率高、充电快等优点，氧化物薄膜控制晶体管具有漏电流低等优点，将低温多晶硅薄膜控制晶体管和氧化物薄膜控制晶体管集成在一个显示基板上，形成LTPO显示基板，可以利用两者的优势，可以实现低频驱动，可以降低功耗，可以提高显示品质。

在一种示例性实施方式中，第一控制晶体管M1和第二控制晶体管M2与第三控制晶体管M3至第七控制晶体管M7的控制晶体管类型相反。示例性地，第一控制晶体管M1和第二控制晶体管M2可以为N型控制晶体管，第三控制晶体管M3至第七控制晶体管M7可以为P型控制晶体管。

在一种示例性实施方式中，第一控制晶体管M1和第二控制晶体管M2可以为氧化物控制晶体管，第三控制晶体管M3至第七控制晶体管M7可以为低温多晶硅控制晶体管。

在一种示例性实施方式中，第一初始信号线INIT1的信号的电压值恒定，且为直流信号，第一初始信号线INIT1的信号的电压值可以为-3V。

在一种示例性实施方式中，第二初始信号线INIT2的信号的电压值恒定，且为直流信号，第二初始信号线INIT2的信号的电压值可以为0V。

在一种示例性实施方式中，发光器件L，可以分别与第四节点E4和低电平电源线VSS电连接。

在一种示例性实施方式中，高电平电源线VDD持续提供高电平信号，低电平电源线VSS持续提供低电平信号。

图15B为图15A提供的像素电路的工作时序图。下面通过图15A示例的像素电路在显示阶段的工作过程说明本公开示例性实施例。图15B是以第一控制晶体管M1和第二控制晶体管M2为N型控制晶体管，第三控制晶体管M3至第七控制晶体管M7为P型控制晶体管为例进行说明的，图15B中的像素电路包括第一控制晶体管M1到第七控制晶体管M7、1个电容C和8个信号线(数据信号线Data、第一扫描信号线Gate1、第二扫描信号线Gate2、复位信号线Reset、第一初始信号线INIT1、第二初始信号线INIT2、发光信号线EM和高电平电源线VDD)。

结合图15A和图15B，像素电路的工作过程可以包括：

第一阶段P1，称为初始化阶段，复位信号线Reset的信号为高电平信号，第一控制晶体管M1导通，第一初始信号线INIT1的信号通过导通的第一控制晶体管M1写入第一节点E1，对第一节点E1进行初始化(复位)，清空其内部的预存电压，完成初始化。

第二阶段P2、称为数据写入阶段或者阈值补偿阶段，第一扫描信号线Gate1为低电平信号，第二扫描信号线Gate2为低电平信号，数据信号线Data输出数据电压。此阶段由于第一节点E1为低电平信号，因此第三控制晶体管M3导通。第一扫描信号线Gate1的信号为低电平信号，第四控制晶体管M4导通和第七控制晶体管M7导通，第二扫描信号线Gate2的信号为高电平信号，第二控制晶体管M2导通，数据信号线Data输出的数据电压经过导通的第四控制晶体管M4、第二节点E2、导通的第三控制晶体管M3、第三节点E3、导通的第二控制晶体管M2提供至第一节点E1，并将数据信号线Data输出的数据电压与第三控制晶体管M3的阈值电压之差充入电容C，直至第一节点E1的电压为Vd-|Vth|，Vd为数据信号线Data输出的数据电压，Vth为第三控制晶体管M3的阈值电压，第七控制晶体管M7导通，第二初始信号线INIT2的信号通过导通的第七控制晶体管M7写入第四节点E4，对发光器件L的第一电极进行初始化(复位)，清空其内部的预存电压，完成初始化。

第三阶段P3，称为发光阶段，发光信号线EM的信号为低电平信号，第五控制晶体管M5和第六控制晶体管M6导通，高电平电源线VDD输出的电源电压通过导通的第五控制晶体管M5、第三控制晶体管M3和第六控制晶体管M6向发光器件L的第一极提供驱动电压，驱动发光器件L发光。

在像素电路驱动过程中，流过第三控制晶体管M3(驱动控制晶体管)的驱动电流由栅电极和第一极之间的电压差决定。由于第一节点E1的电压为Vd-|Vth|，因而第三控制晶体管M3的驱动电流为：

I＝K*(Vgs-Vth)²＝K*[(Vdd-Vd+|Vth|)-Vth]²＝K*(Vdd-Vd)²

其中，I为流过第三控制晶体管M3的驱动电流，也就是驱动发光器件L的驱动电流，K为常数，Vgs为第三控制晶体管M3的栅电极和第一极之间的电压差，Vth为第三控制晶体管M3的阈值电压，Vd为数据信号线Data输出的数据电压，Vdd为高电平电源线VDD输出的电源电压。

在一种示例性实施方式中，本公开实施例提供的栅极驱动电路可以与第二扫描信号线Gate2的电连接。

在一种示例性实施方式中，图16A为另一像素电路的等效电路示意图。如图16A所示，像素电路可以包括8个控制晶体管(第一控制晶体管M1到第八控制晶体管M8)、1个电容C和9个信号线(数据信号线Data、控制信号线Scan、扫描信号线Gate、复位信号线Reset、发光信号线EM、第一初始信号线INIT1、第二初始信号线INIT2、高电平电源线VDD和低电平电源线VSS)。

在一种示例性实施方式中，如图16A所示，电容C的第一极板与高电平电源线VDD连接，电容C的第二极板与第一节点E1连接。第一控制晶体管M1的控制极与复位信号线Reset连接，第一控制晶体管M1的第一极与第一初始信号线INIT1连接，第一控制晶体管的第二极与第四节点E4连接。第二控制晶体管M2的控制极与扫描信号线Gate连接，第二控制晶体管M2的第一极与第四节点E4连接，第二控制晶体管M2的第二极与第二节点E2连接。第三控制晶体管M3的控制极与第一节点E1连接，第三控制晶体管M3的第一极与第二节点E2连接，第三控制晶体管M3的第二极与第三节点E3连接。第四控制晶体管M4的控制极与扫描信号线Gate连接，第四控制晶体管M4的第一极与数据信号线Data连接，第四控制晶体管M4的第二极与第三节点E3连接。第五控制晶体管M5的控制极与发光信号线EM连接，第五控制晶体管M5的第一极与高电平电源线VDD连接，第五控制晶体管M5的第二极与第三节点E3连接。第六控制晶体管M6的控制极与发光信号线EM连接，第六控制晶体管M6的第一极与第二节点E2连接，第六控制晶体管M6的第二极与发光器件L的第一极连接。第七控制晶体管M7的控制极与复位信号线Reset连接，第七控制晶体管M7的第一极与第二初始信号线INIT2连接，第七控制晶体管M7的第二极与发光器件L的第一极连接，发光器件L的第二极与低电平电源线VSS连接。第八控制晶体管M8的控制极与控制信号线Scan连接，第八控制晶体管M8的第一极与第一节点E1连接，第八控制晶体管M8的第二极与第四节点E4连接。

在一种示例性实施方式中，第七控制晶体管M7的控制极还可以与扫描信号线Gate连接，第七控制晶体管M7的第一极与第二初始信号线INIT2连接，第七控制晶体管M7的第二极与发光器件L的第一极连接，发光器件L的第二极与低电平电源线VSS连接。

在一种示例性实施方式中，高电平电源线VDD的信号为持续提供高电平信号，低电平电源线VSS的信号为低电平信号。

在一种示例性实施方式中，第八控制晶体管M8为金属氧化物控制晶体管，且为N型控制晶体管，第一控制晶体管M1至第七控制晶体管M7为低温多晶硅控制晶体管，且为P型控制晶体管。

在一种示例性实施方式中，第八控制晶体管M8为氧化物控制晶体管可以减少漏电流，提升像素电路的性能，可以降低像素电路的功耗。

在一种示例性实施方式中，本公开实施例提供的栅极驱动电路可以与控制信号线Scan电连接。

图16B为图16A提供的像素电路的工作时序图。下面通过图16B示例的像素电路的工作过程说明本公开示例性实施例。像素电路的工作过程可以包括：

第一阶段A1，称为复位阶段，控制信号线Scan、发光信号线EM和扫描信号线Gate的信号均为高电平信号，复位信号线Reset的信号为低电平信号。复位信号线Reset的信号为低电平信号，第一控制晶体管M1导通，第一初始信号线INIT1的信号提供至第四节点E4，第七控制晶体管M7导通，第二初始信号线INIT2的初始电压提供至发光器件L的第一极，对发光器件L的第一极进行初始化(复位)，例如：清空其内部的预存电压，完成初始化，确保发光器件L不发光。控制信号线Scan的信号为高电平信号，第八控制晶体管M8导通，第四节点E4的信号提供至第一节点E1，对电容C进行初始化，清除电容C中原有数据电压。扫描信号线Gate和发光信号线EM的信号为高电平信号，第二控制晶体管M2、第四控制晶体管M4、第五控制晶体管M5和第六控制晶体管M6第七控制晶体管M7截止，此阶段，发光器件L不发光。

第二阶段A2、称为数据写入阶段或者阈值补偿阶段，扫描信号线Gate的信号为低电平信号，复位信号线Reset、发光信号线EM和控制信号线Scan的信号为高电平信号，数据信号线Data输出数据电压。此阶段由于第一节点E1为低电平信号，因此第三控制晶体管M3导通。扫描信号线Gate的信号为低电平信号，第二控制晶体管M2和第四控制晶体管M4导通，控制信号线Scan的信号为高电平信号，第八控制晶体管M8导通。第二控制晶体管M2、第四控制晶体管M4和第八控制晶体管M8导通使得数据信号线Data输出的数据电压经过第三节点E3、导通的第三控制晶体管M3、第二节点E2、导通的第二控制晶体管M2、第四节点E4和导通的第八控制晶体管M8提供至第一节点E1，并将数据信号线Data输出的数据电压与第三控制晶体管M3的阈值电压之差充入电容C，直至第一节点E1的电压为Vd-|Vth|，Vd为数据信号线Data输出的数据电压，Vth为第三控制晶体管M3的阈值电压。复位信号线Reset的信号为低电平信号，第一控制晶体管M1和第七控制晶体管M7断开。发光信号线EM的信号为高电平信号，第五控制晶体管M5和第六控制晶体管M6断开。

第三阶段A3、称为发光阶段，控制信号线Scan和发光信号线EM的信号均为低电平信号，扫描信号线Gate和复位信号线Reset的信号为高电平信号。复位信号线Reset的信号为低电平信号，第一控制晶体管M1和第七控制晶体管M7截止。控制信号线Scan为低电平信号、扫描信号线Gate和复位信号线Reset的信号为高电平信号，第二控制晶体管M2、第四控制晶体管M4和第八控制晶体管M8截止。发光信号线EM的信号为低电平信号，第五控制晶体管M5和第六控制晶体管M6导通，高电平电源线VDD输出的电源电压通过导通的第五控制晶体管M5、第三控制晶体管M3和第六控制晶体管M6向发光器件L的第一极提供驱动电压，驱动发光器件L发光。

在像素电路驱动过程中，流过第三控制晶体管M3(驱动控制晶体管)的驱动电流由控制极和第一极之间的电压差决定。由于第一节点E1的电压为Vd-|Vth|，因而第三控制晶体管M3的驱动电流为：

I＝K*(Vgs-Vth)²＝K*[(Vdd-Vd+|Vth|)-Vth]²＝K*(Vdd-Vd)²

其中，I为流过第三控制晶体管M3的驱动电流，也就是驱动发光器件L的驱动电流，K为常数，Vgs为第三控制晶体管M3的控制极和第一极之间的电压差，Vth为第三控制晶体管M3的阈值电压，Vd为数据信号线Data输出的数据电压，Vdd为高电平电源线VDD输出的电源电压。

本公开实施例提供的栅极驱动电路可控制像素电路中晶体管的栅极的打开与关闭，实现像素亮度的刷新。栅极驱动电路控制像素电路中晶体管的栅极处于关闭状态，可实现部分像素不刷新，实现在一些特殊画面下，如AOD、静态画面或较少更新的画面等，不更新相关像素电压，避免对相关像素的反复写入使得显示器的功耗较大。

本公开实施例还提供了一种移位寄存器的驱动方法，被配置为驱动移位寄存器，移位寄存器的驱动方法可以包括：

级联输出子电路在输入端、第一时钟信号端、第二时钟信号端、第一节点、第二节点和第三节点的信号的控制下，向级联输出端提供第一电源端或第二电源端的信号；

输出控制子电路在第一节点、第三节点以及第一控制信号端至第三控制信号端的信号的控制下，向第四节点提供第一节点的信号，向第五节点提供第二节点的信号；

扫描输出子电路在第四节点和第五节点的信号的控制下，向扫描信号输出端输出第一电源端或第二电源端的信号。

移位寄存器为前述任一个实施例提供的移位寄存器，实现原理和实现效果类似，在此不再赘述。

本公开中的附图只涉及本公开实施例涉及到的结构，其他结构可参考通常设计。

为了清晰起见，在用于描述本公开的实施例的附图中，层或微结构的厚度和尺寸被放大。可以理解，当诸如层、膜、区域或基板之类的元件被称作位于另一元件“上”或“下”时，该元件可以“直接”位于另一元件“上”或“下”，或者可以存在中间元件。

虽然本公开所揭露的实施方式如上，但所述的内容仅为便于理解本公开而采用的实施方式，并非用以限定本公开。任何本公开所属领域内的技术人员，在不脱离本公开所揭露的精神和范围的前提下，可以在实施的形式及细节上进行任何的修改与变化，但本公开的专利保护范围，仍须以所附的权利要求书所界定的范围为准。

Claims (14)

1.一种移位寄存器，其特征在于，包括：级联输出子电路、输出控制子电路和扫描输出子电路；

所述级联输出子电路，分别与输入端、第一时钟信号端、第二时钟信号线、第一电源端、第二电源端、级联输出端、第一节点、第二节点和第三节点电连接，被配置为在输入端、第一时钟信号端、第二时钟信号端、第一节点、第二节点和第三节点的信号的控制下，向级联输出端提供第一电源端或第二电源端的信号；

所述输出控制子电路，分别与第一控制信号端至第三控制信号端、第一节点、第二节点、第三节点、第四节点和第五节点电连接，被配置为在第一节点、第三节点以及第一控制信号端至第三控制信号端的信号的控制下，向第四节点提供第一节点的信号，向第五节点提供第二节点的信号；

所述扫描输出子电路，分别与第四节点、第五节点、扫描信号输出端、第一电源端和第二电源端电连接，被配置为在第四节点和第五节点的信号的控制下，向扫描信号输出端输出第一电源端或第二电源端的信号。

2.根据权利要求1所述的移位寄存器，其特征在于，所述输出控制子电路包括：第一控制子电路、第二控制子电路和第三控制子电路；

所述第一控制子电路，分别与第一节点、第三节点、第六节点以及第一控制信号端至第三控制信号端电连接，被配置为在第一节点、第三节点以及第一控制信号端的信号的控制下，向第六节点提供第二控制信号端或者第三控制信号端的信号；

所述第二控制子电路，分别与第一节点、第四节点和第六节点电连接，被配置为在第六节点的信号的控制下，向第四节点提供第一节点的信号；

所述第三控制子电路，分别与第二节点、第五节点和第六节点电连接，被配置为在第六节点的信号的控制下，向第五节点提供第二节点的信号。

3.根据权利要求2所述的移位寄存器，其特征在于，所述第一控制子电路包括：第一晶体管、第二晶体管、第三晶体管和第四晶体管；

第一晶体管的控制极与第一控制信号端电连接，第一晶体管的第一极与第二晶体管的第二极电连接，第一晶体管的第二极与第三控制信号端电连接；

第二晶体管的控制极与第三节点电连接，第二晶体管的第一极与第六节点电连接；

第三晶体管的控制极与第一控制信号端电连接，第三晶体管的第一极与第二控制信号端电连接，第三晶体管的第二极与第四晶体管的第一极电连接；

第四晶体管的控制极与第一节点电连接，第四晶体管的第二极与第六节点电连接。

4.根据权利要求2所述的移位寄存器，其特征在于，所述第二控制子电路包括：第五晶体管；

第五晶体管的控制极与第六节点电连接，第五晶体管的第一极与第一节点电连接，第五晶体管的第二极与第四节点电连接。

5.根据权利要求2所述的移位寄存器，其特征在于，所述第三控制子电路包括：第六晶体管；

第六晶体管的控制极与第六节点电连接，第六晶体管的第一极与第二节点电连接，第六晶体管的第二极与第五节点电连接。

6.根据权利要求2所述的移位寄存器，其特征在于，所述输出控制子电路还包括：存储子电路；

所述存储子电路，分别与第四节点和第六节点电连接，被配置为存储第六节点和第四节点的信号之间的电压差。

7.根据权利要求6所述的移位寄存器，其特征在于，所述存储子电路包括：第一电容，所述第一电容包括第一极板和第二极板；

第一电容的第一极板与第六节点电连接，第一电容的第二极板与第四节点电连接。

8.根据权利要求1所述的移位寄存器，其特征在于，所述扫描输出子电路包括：第七晶体管和第八晶体管；

第七晶体管的控制极与第四节点电连接，第七晶体管的第一极与第一电源端电连接，第七晶体管的第二极与扫描信号输出端电连接；

第八晶体管的控制极与第五节点电连接，第八晶体管的第一极与扫描信号输出端电连接，第八晶体管的第二极与第二电源端电连接。

9.根据权利要求8所述的移位寄存器，其特征在于，所述扫描输出子电路还包括：第二电容，所述第二电容包括第一极板和第二极板；

第二电容第一极板与第四节点电连接，第二电容第二极板与第一电源端电连接。

10.根据权利要求1所述的移位寄存器，其特征在于，所述级联输出子电路包括：第九晶体管至第二十五晶体管、第三电容至第六电容；

第九晶体管的控制极与第一节点电连接，第九晶体管的第一极与第一电源端电连接，第九晶体管的第二极与级联输出端电连接；

第十晶体管的控制极与第三节点电连接，第十晶体管的第一极与第二电源端电连接，第十晶体管的第二极与级联输出端电连接；

第十一晶体管的控制极与第二电源端电连接，第十一晶体管的第一极与第七节点电连接，第十一晶体管的第二极与第九节点电连接；

第十二晶体管的控制极与第二电源端电连接，第十二晶体管的第一极与第二节点电连接，第十二晶体管的第二极与第三节点电连接；

第十三晶体管的控制极与第三电源端电连接，第十三晶体管的第一极与第一电源端电连接，第十三晶体管的第二极与第二节点电连接；

第十四晶体管的控制极与第一时钟信号端电连接，第十四晶体管的第一极与输入端电连接，第十四晶体管的第二极与第八节点电连接；

第十五晶体管的控制极与第二电源端电连接，第十五晶体管的第一极与第八节点电连接，第十五晶体管的第二极与第十二节点电连接；

第十六晶体管的控制极与第十二节点电连接，第十六晶体管的第一极与第三节点电连接，第十六晶体管的第二极与第十二节点电连接；

第十七晶体管的控制极与第一时钟信号端电连接，第十七晶体管的第一极与输入端电连接，第十七晶体管的第二极与第二节点电连接；

第十八晶体管的控制极与第二节点电连接，第十八晶体管的第一极与第一时钟信号端电连接，第十八晶体管的第二极与第七节点电连接；

第十九晶体管的控制极与第一时钟信号端电连接，第十九晶体管的第一极与第二电源端电连接，第十九晶体管的第二极与第七节点电连接；

第二十晶体管的控制极与第二节点电连接，第二十晶体管的第一极与第二时钟信号端电连接，第二十晶体管的第二极与第十一节点电连接；

第二十一晶体管的控制极与第七节点电连接，第二十一晶体管的第一极与第一电源端电连接，第二十一晶体管的第二极与第十一节点电连接；

第二十二晶体管的控制极与第九节点电连接，第二十二晶体管的第一极与第二时钟信号端电连接，第二十二晶体管的第二极与第十节点电连接；

第二十三晶体管的控制极与第二时钟信号端电连接，第二十三晶体管的第一极与第十节点电连接，第二十三晶体管的第二极与第一节点电连接；

第二十四晶体管的控制极与第二节点电连接，第二十四晶体管的第一极与第一电源端电连接，第二十四晶体管的第二极与第一节点电连接；

第二十五晶体管的控制极与第十二节点电连接，第二十五晶体管的第一极与第十二节点电连接，第二十五晶体管的第二极与第五节点电连接；

第三电容包括第一极板和第二极板，第三电容的第一极板与第三节点电连接，第三电容的第二极板与第十一节点电连接；

第四电容包括第一极板和第二极板，第四电容的第一极板与第二电源端电连接，第四电容的第二极板与级联输出端电连接；

第五电容包括第一极板和第二极板，第五电容的第一极板与第九节点电连接，第五电容的第二极板与第十节点电连接；

第六电容包括第一极板和第二极板，第六电容的第一极板与第一节点电连接，第六电容的第二极板与第一电源端电连接。

11.根据权利要求1所述的移位寄存器，其特征在于，所述级联输出子电路包括：第九晶体管至第二十五晶体管、第三电容至第六电容，所述输出控制子电路包括：第一晶体管至第六晶体管以及第一电容，所述扫描输出子电路包括：第七晶体管、第八晶体管和第二电容；

第一晶体管的控制极与第一控制信号端电连接，第一晶体管的第一极与第二晶体管的第二极电连接，第一晶体管的第二极与第三控制信号端电连接；

第二晶体管的控制极与第三节点电连接，第二晶体管的第一极与第六节点电连接；

第三晶体管的控制极与第一控制信号端电连接，第三晶体管的第一极与第二控制信号端电连接，第三晶体管的第二极与第四晶体管的第一极电连接；

第四晶体管的控制极与第一节点电连接，第四晶体管的第二极与第六节点电连接；

第五晶体管的控制极与第六节点电连接，第五晶体管的第一极与第一节点电连接，第五晶体管的第二极与第四节点电连接；

第六晶体管的控制极与第六节点电连接，第六晶体管的第一极与第二节点电连接，第六晶体管的第二极与第五节点电连接；

第七晶体管的控制极与第四节点电连接，第七晶体管的第一极与第一电源端电连接，第七晶体管的第二极与扫描信号输出端电连接；

第八晶体管的控制极与第五节点电连接，第八晶体管的第一极与扫描信号输出端电连接，第八晶体管的第二极与第二电源端电连接；

第九晶体管的控制极与第一节点电连接，第九晶体管的第一极与第一电源端电连接，第九晶体管的第二极与级联输出端电连接；

第十晶体管的控制极与第三节点电连接，第十晶体管的第一极与第二电源端电连接，第十晶体管的第二极与级联输出端电连接；

第十一晶体管的控制极与第二电源端电连接，第十一晶体管的第一极与第七节点电连接，第十一晶体管的第二极与第九节点电连接；

第十二晶体管的控制极与第二电源端电连接，第十二晶体管的第一极与第二节点电连接，第十二晶体管的第二极与第三节点电连接；

第十三晶体管的控制极与第三电源端电连接，第十三晶体管的第一极与第一电源端电连接，第十三晶体管的第二极与第二节点电连接；

第十四晶体管的控制极与第一时钟信号端电连接，第十四晶体管的第一极与输入端电连接，第十四晶体管的第二极与第八节点电连接；

第十五晶体管的控制极与第二电源端电连接，第十五晶体管的第一极与第八节点电连接，第十五晶体管的第二极与第十二节点电连接；

第十六晶体管的控制极与第十二节点电连接，第十六晶体管的第一极与第三节点电连接，第十六晶体管的第二极与第十二节点电连接；

第十七晶体管的控制极与第一时钟信号端电连接，第十七晶体管的第一极与输入端电连接，第十七晶体管的第二极与第二节点电连接；

第十八晶体管的控制极与第二节点电连接，第十八晶体管的第一极与第一时钟信号端电连接，第十八晶体管的第二极与第七节点电连接；

第十九晶体管的控制极与第一时钟信号端电连接，第十九晶体管的第一极与第二电源端电连接，第十九晶体管的第二极与第七节点电连接；

第二十晶体管的控制极与第二节点电连接，第二十晶体管的第一极与第二时钟信号端电连接，第二十晶体管的第二极与第十一节点电连接；

第二十一晶体管的控制极与第七节点电连接，第二十一晶体管的第一极与第一电源端电连接，第二十一晶体管的第二极与第十一节点电连接；

第二十二晶体管的控制极与第九节点电连接，第二十二晶体管的第一极与第二时钟信号端电连接，第二十二晶体管的第二极与第十节点电连接；

第二十三晶体管的控制极与第二时钟信号端电连接，第二十三晶体管的第一极与第十节点电连接，第二十三晶体管的第二极与第一节点电连接；

第二十四晶体管的控制极与第二节点电连接，第二十四晶体管的第一极与第一电源端电连接，第二十四晶体管的第二极与第一节点电连接；

第二十五晶体管的控制极与第十二节点电连接，第二十五晶体管的第一极与第十二节点电连接，第二十五晶体管的第二极与第五节点电连接；

第一电容包括第一极板和第二极板，第一电容的第一极板与第六节点电连接，第一电容的第二极板与第四节点电连接；

第二电容包括第一极板和第二极板，第二电容第一极板与第四节点电连接，第二电容第二极板与第一电源端电连接；

第三电容包括第一极板和第二极板，第三电容的第一极板与第三节点电连接，第三电容的第二极板与第十一节点电连接；

第四电容包括第一极板和第二极板，第四电容的第一极板与第二电源端电连接，第四电容的第二极板与级联输出端电连接；

第五电容包括第一极板和第二极板，第五电容的第一极板与第九节点电连接，第五电容的第二极板与第十节点电连接；

第六电容包括第一极板和第二极板，第六电容的第一极板与第一节点电连接，第六电容的第二极板与第一电源端电连接。

12.根据权利要求1所述的移位寄存器，其特征在于，所述移位寄存器设置在显示基板，显示基板包括：多条扫描信号线，显示基板的工作过程包括：显示阶段和位于显示阶段之间的空白阶段；显示基板包括：多个显示区域，不同显示区域的刷新频率包括第一刷新频率和第二刷新频率，第一刷新频率大于第二刷新频率；

在显示基板的工作过程为空白阶段的状态下，第一控制信号端的信号为低电平信号时，第二控制信号端和第三控制信号端的信号为低电平信号；

在显示基板的工作过程为显示阶段，且移位寄存器与位于第一刷新频率的显示区域的扫描信号线连接的状态下，第一控制信号端的信号为低电平信号时，第二控制信号端和第三控制信号端的信号为低电平信号；

在显示基板的工作过程为显示阶段、移位寄存器与位于第二刷新频率的显示区域的扫描信号线连接、且移位寄存器的级联输出端输出低电平信号的状态下，第一控制信号端的信号为低电平信号时，第二控制信号端的信号为高电平信号，第三控制信号端的信号为低电平信号；

在显示基板的工作过程为显示阶段、移位寄存器与位于第二刷新频率的显示区域的扫描信号线连接、且移位寄存器的级联输出端输出高电平信号的状态下，第一控制信号端的信号为低电平信号时，第二控制信号端的信号为高电平信号，第三控制信号端的信号为低电平信号；

在显示基板的工作过程为显示阶段、移位寄存器与位于第二刷新频率的显示区域的扫描信号线连接、且移位寄存器的级联输出端输出低电平信号的状态下，第一控制信号端的信号为低电平信号时，第二控制信号端的信号为高电平信号，第三控制信号端的信号为低电平信号；

第一控制信号端的信号为低电平信号的持续时间小于第二控制信号端和第三控制信号端中的任一个信号端的信号为低电平信号的持续时间。

13.一种栅极驱动电路，其特征在于，包括：多个级联的如权利要求1至12任一项所述的移位寄存器；

第i级移位寄存器的级联输出端与第i+1级移位寄存器的输入端电连接，1≤i≤M-1，M为移位寄存器的总级数。

14.一种移位寄存器的驱动方法，其特征在于，被配置为驱动如权利要求1至12任一项所述的移位寄存器，所述方法包括：

级联输出子电路在输入端、第一时钟信号端、第二时钟信号端、第一节点、第二节点和第三节点的信号的控制下，向级联输出端提供第一电源端或第二电源端的信号；

输出控制子电路在第一节点、第三节点以及第一控制信号端至第三控制信号端的信号的控制下，向第四节点提供第一节点的信号，向第五节点提供第二节点的信号；

扫描输出子电路在第四节点和第五节点的信号的控制下，向扫描信号输出端输出第一电源端或第二电源端的信号。