CN116820588A - 一种主从架构可切换的cpu系统、切换方法及存储介质 - Google Patents

Abstract

本发明提出了一种主从架构可切换的CPU系统、切换方法及存储介质，其中，系统包括：第一CPU与第二CPU，配置为分别执行主从控制；CPU Boot Flash，配置为与逻辑主CPU连接以引导逻辑主CPU启动系统；MUX开关，分别与第一CPU、第二CPU以及CPU Boot Flash连接，配置为选通第一CPU与CPU Boot Flash，或者选通第二CPU与CPU Boot Flash；CPLD模块，配置为与MUX开关连接以控制MUX开关的通道选通配置。本发明利用MUX开关的选通，可控的改变了开机启动项固件(CPU Boot Flash)所挂靠CPU，从而能够实现任一CPU在位时均能启动系统。

Description

一种主从架构可切换的CPU系统、切换方法及存储介质

技术领域

本发明设计服务器架构技术领域，尤其涉及一种主从架构可切换的CPU系统、切换方法及存储介质。

背景技术

随着当今社会信息化的快速发展，数据中心对计算型服务器的需求量越来越大，当前服务器行业内主流的服务器均为2S架构，即服务器内部存在两个CPU，一个为主CPU，一个为从CPU。

在传统的2S架构中只有当主CPU在位时才能实现开机；并且由于主CPU和从CPU在服务器内部的物理位置固定，导致指定与主CPU或从CPU连接的PCIE(peripheralcomponent interconnect express，外围组件互连快件)设备的出线位置固定(在需要满足就近出线的原则下)。以上两个方面，导致目前的2S架构使用并不灵活。

发明内容

为了使得2S架构的使用更加灵活，在本发明的第一方面，提出了一种主从架构可切换的CPU系统，包括：第一CPU与第二CPU，配置为分别执行主从控制；CPU Boot Flash，配置为与逻辑主CPU连接以引导逻辑主CPU启动系统；MUX开关(一种多路复用开关)，分别与所述第一CPU、所述第二CPU以及所述CPU Boot Flash连接，配置为选通所述第一CPU与所述CPU Boot Flash，或者选通所述第二CPU与所述CPU Boot Flash；CPLD模块，配置为与所述MUX开关连接以控制所述MUX开关的通道选通配置。

在一个或多个实施例中，本发明的一种主从架构可切换的CPU系统，还包括：Strapon Board模组，包含Strap Pin配置，配置为通过所述MUX开关与所述CPLD模块、所述第一CPU及所述第二CPU连接；所述CPLD模块还配置用于根据所述第一CPU、所述第二CPU与所述CPU Boot Flash之间的选通情况选择所述Strap Pin配置。

在一个或多个实施例中，本发明的一种主从架构可切换的CPU系统，还包括：BMC(Baseboard Management Controller，基板管理控制器)模块以及BIOS ROM(基本输入输出系统只读存储器)模块；其中，所述BMC模块与所述BIOS ROM模块连接至所述MUX开关，并通过所述MUX开关与所述第一CPU和所述第二CPU连接，所述BMC模块还与所述CPLD模块连接。

在一个或多个实施例中，所述BMC模块与所述CPLD模块通过ESPI总线连接至所述MUX开关，并通过所述MUX开关分别与所述第一CPU和所述第二CPU连接。

在一个或多个实施例中，所述BIOS ROM模块通过SPI(serial peripheralinterface，串行外围设备接口)总线连接至所述MUX开关。

在一个或多个实施例中，本发明的一种主从架构可切换的CPU系统，还包括：PCIeSwich开关，配置为分别与所述第一CPU和所述第二CPU连接，并用于拓展PCIe接口。

在本发明的第二方面，提出了一种主从架构切换方法，所述方法包括基于上述任意一实施例中的一种主从架构可切换的CPU系统执行的以下步骤：控制所述CPLD(ComplexProgrammable Logic Device，复杂可编程逻辑器件)模块上电；由所述CPLD模块控制所述BMC模块与所述MUX开关上电，并根据预先设置修改所述MUX开关的通道选通配置，以及修改所述Strap on Board模组中的Strap Pin配置；由所述CPLD模块控制所述第一CPU、所述第二CPU、所述CPU Boot Flash以及所述BIOS ROM上电，并根据所述通道选通配置使得所述第一CPU或所述第二CPU与所述CPU Boot Flash连接，并在所述CPU Boot Flash中的启动引导程序的控制下使得所述第一CPU或所述第二CPU作为逻辑主CPU加载所述BIOS ROM中的系统程序并启动。

在一个或多个实施例中，所述Strap Pin配置用于控制逻辑主CPU和逻辑从CPU与所述第一CPU和所述第二CPU的对应关系。

在一个或多个实施例中，本发明的一种主从架构切换方法还包括：根据所述StrapPin配置，通过所述MUX开关选通所述CPLD模块和所述BMC模块与作为主逻辑CPU的所述第一CPU或所述第二CPU连接。

在本发明的第三方面，提出了一种可读存储介质，包括：可执行的计算机程序，所述计算机程序被执行器执行时用于实现如上述任意一实施例中的一种主从架构切换方法的步骤。

本发明的有益效果包括：本发明通过在硬件架构中可控的改变第一CPU和第二CPU与CPU Boot Flash的连接关系，并修改Strap Pin配置，从而从物理结构上改变所述第一CPU和第二CPU的主从关系，进而实现了主从架构的可切换，能够实现基于任一位置上的CPU启动系统并灵活的满足就近出线原则。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的实施例。

图1为本发明实施例的种主从架构可切换的CPU系统的结构示意图；

图2为本发明实施例的主从架构切换前后CPU0与CPU1的主从关系变化示意图；

图3为本发明实施例的一种主从架构切换方法的工作流程图；

图4为本发明实施例的一种可读存储介质的结构示意图。

具体实施方式

为使本发明的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本发明实施例进一步详细说明。

需要说明的是，本发明实施例中所有使用“第一”和“第二”的表述均是为了区分两个相同名称非相同的实体或者非相同的参量，可见“第一”“第二”仅为了表述的方便，不应理解为对本发明实施例的限定，后续实施例对此不再一一说明。

为了解决传统2S架构使用不灵活的问题，在本发明的一个方面，提出了一种主从架构可切换的CPU系统，通过在硬件架构中可控的改变第一CPU和第二CPU与CPU BootFlash的连接关系，并修改Strap Pin配置，从而从物理结构上改变所述第一CPU和第二CPU的主从关系，进而实现了主从架构的可切换，能够实现基于任一位置上的CPU启动系统并灵活的满足就近出线原则。以下将结合附图进行详细说明。

请参见图1，其示出了本发明实施例的种主从架构可切换的CPU系统的结构，包括：第一CPU 100与第二CPU 200，配置为分别执行主从控制；CPU Boot Flash 300，配置为与逻辑主CPU连接以引导逻辑主CPU启动系统；MUX开关400，分别与第一CPU 100、第二CPU 200以及CPU Boot Flash300连接，配置为选通第一CPU 100与CPU Boot Flash 300，或者选通第二CPU 200与CPU Boot Flash 300；CPLD模块500，配置为与MUX开关400连接以控制MUX开关的通道选通配置。

在传统2S架构中，逻辑位置上的CPU与物理位置上的CPU一一对应，而CPU BootFlash——CPU启动引导项固件仅挂载在CPU0(逻辑主CPU)下，从而导致仅当CPU0在位时才能启动系统。为了能够实现任一CPU0或CPU1在位时均能启动2S架构系统，本发明对CPU的物理位置和逻辑位置进行了解耦，解耦方式包括：在2S架构系统上电前由CPLD通过MUX开关控制CPU0或CPU1与CPU Boot Flash选通，并同时修改Strap Pin配置，以从物理结构上改变CPU0和CPU1的主从关系。

请参见图2，其示出了本发明实施例的主从架构切换前后CPU0与CPU1的主从关系变化。如图2所示，在一个可选实施例中，在主从架构切换之前，默认CPU0为逻辑主CPU，CPU1为逻辑从CPU；在执行主从架构切换之后，变为CPU1为逻辑主CPU，CPU0为逻辑从CPU。

在一个可选实施例中，本发明的主从架构可切换的CPU系统还包括架构切换按钮，该架构切换按钮与CPLD连接，用于触发CPLD向MUX开关发出切换指令以控制修改MUX开关的通道选通配置。

在进一步的实施例中，为所述架构切换按钮配置指示灯，该指示灯用于在CPLD上电后点亮，以方便用户适时按下该架构切换按钮进行架构切换。

在另一个可选的的实例中，可以通过事先向CPLD写入相应的切换指令，以在CPLD上电后自行向MUX开关发出该切换指令从而修改MUX开关的通道选通配置。

在进一步的实施例中，本发明的主从架构可切换的CPU系统还包括Strap onBoard模组，包含Strap Pin配置，该Strap on Board模组配置为通过MUX开关与CPLD模块、CPU0及CPU1连接；CPLD模块还配置用于根据第一CPU、第二CPU与CPU Boot Flash之间的选通情况配置Strap Pin配置。

具体的，在Strap on Board模组中存在两种Strap Pin配置，分别用于配置CPU0为主逻辑CPU和配置CPU1为主逻辑CPU的配置，当CPLD通过MUX开关选通CPU0或CPU1与CPUBoot Flash时，将同时选通相应的Strap Pin配置，以配置CPU0或CPU1为主逻辑CPU。

在进一步的实施例中，本发明的主从架构可切换的CPU系统还包括BMC模块以及BIOS ROM模块；其中，BMC模块与BIOS ROM模块连接至MUX开关，并通过MUX开关与第一CPU和第二CPU连接，BMC模块还与CPLD模块连接。

具体的，在图1示出的实施例中，CPU Boot Flash为ROM的一个分区，即CPU Boot固件程序与BIOS程序均保存在ROM中；在其它实施例中，CPU Boot程序和BIOS程序可以存储在不同的Flash芯片中。

请继续参见图1，在进一步的实施例中，BMC模块与CPLD模块通过ESPI总线连接至MUX开关，并通过MUX开关分别与第一CPU和第二CPU连接；BIOS ROM模块通过SPI总线连接至MUX开关。

具体的，ESPI总线用于CPU启动过程中与BMC和CPLD进行开机讯号交互，在传统的2S架构中，仅需逻辑主CPU0下连接eSPI；为了实现整体架构上的切换本实施例中将CPU0和CPU1均连接至ESPI总线，并由MUX开关控制CPU0或CPU1与eSPI总线的选通，从而使得不同架构下BMC与CPLD将与不同的CPU进行开机信号交互。

在进一步的实施例中，本发明的一种主从架构可切换的CPU系统还包括：PCIeSwich开关900，配置为分别与CPU0 100和CPU1 200连接，并用于拓展PCIe接口。在一个可选的实施例中，PCIe Swich开关由CPLD控制切换选通CPU0或CPU1；在另一个可选的实施例中，PCIe Swich开关由BMC控制切换选通CPU0或CPU1。通过本实施例中的方法，能够灵活的控制出线位置，从而最大程度上满足就近出线原则。

为了能够清楚清楚的说明上述系统的工作流程，在本发明的第二方面，还提出了一种主从架构切换方法，请参见图3，该方法包括基于以上实施例中的一种主从架构可切换的CPU系统执行的以下步骤：步骤S1、控制CPLD模块上电；步骤S2、由CPLD模块控制BMC模块与MUX开关上电，并根据预先设置修改MUX开关的通道选通配置，以及修改Strap on Board模组中的Strap Pin配置；步骤S3、由CPLD模块控制第一CPU、第二CPU、CPU Boot Flash以及BIOS ROM上电，并根据通道选通配置使得第一CPU或第二CPU与CPU Boot Flash连接，并在CPU Boot Flash中的启动引导程序的控制下使得第一CPU或第二CPU作为逻辑主CPU加载BIOS ROM中的系统程序并启动。

需说明的是，上述方法中的上电顺序并不是唯一，在保证CPU0、CPU1和相应ROM上电之前，能够完成对MUX开关的选通配置以及对Strap on Board模组的Strap Pin配置即可。

在进一步的实施例中，Strap Pin配置用于控制逻辑主CPU和逻辑从CPU与第一CPU和第二CPU的对应关系。即Strap Pin配置用于控制逻辑CPU与物理CPU之间的对应关系。

在进一步的实施例中，本发明的一种主从架构切换方法还包括：根据Strap Pin配置，通过MUX开关选通CPLD模块和BMC模块与作为主逻辑CPU的第一CPU或第二CPU连接。即CPLD模块和BMC模块仅需与主逻辑CPU进行开进信号的交互。

在本发明的第三方面，还提出了一种可读存储介质，请参见图4，本发明的可读存储介质10包括：可执行的计算机程序11，该计算机程序11被执行器(如上述实施例中的CPLD)执行时用于实现如上述实施例中的一种主从架构切换方法的步骤。

以上是本发明公开的示例性实施例，但是应当注意，在不背离权利要求限定的本发明实施例公开的范围的前提下，可以进行多种改变和修改。根据这里描述的公开实施例的方法权利要求的功能、步骤和/或动作不需以任何特定顺序执行。此外，尽管本发明实施例公开的元素可以以个体形式描述或要求，但除非明确限制为单数，也可以理解为多个。

应当理解的是，在本文中使用的，除非上下文清楚地支持例外情况，单数形式“一个”旨在也包括复数形式。还应当理解的是，在本文中使用的“和/或”是指包括一个或者一个以上相关联地列出的项目的任意和所有可能组合。

上述本发明实施例公开实施例序号仅仅为了描述，不代表实施例的优劣。

所属领域的普通技术人员应当理解：以上任何实施例的讨论仅为示例性的，并非旨在暗示本发明实施例公开的范围(包括权利要求)被限于这些例子；在本发明实施例的思路下，以上实施例或者不同实施例中的技术特征之间也可以进行组合，并存在如上的本发明实施例的不同方面的许多其它变化，为了简明它们没有在细节中提供。因此，凡在本发明实施例的精神和原则之内，所做的任何省略、修改、等同替换、改进等，均应包含在本发明实施例的保护范围之内。

Claims (10)

1.一种主从架构可切换的CPU系统，其特征在于，包括：

第一CPU与第二CPU，配置为分别执行主从控制；

CPU Boot Flash，配置为与逻辑主CPU连接以引导逻辑主CPU启动系统；

MUX开关，分别与所述第一CPU、所述第二CPU以及所述CPU Boot Flash连接，配置为选通所述第一CPU与所述CPU Boot Flash，或者选通所述第二CPU与所述CPU Boot Flash；

CPLD模块，配置为与所述MUX开关连接以控制所述MUX开关的通道选通配置。

2.根据权利要求1所述的一种主从架构可切换的CPU系统，其特征在于，还包括：

Strap on Board模组，包含Strap Pin配置，配置为通过所述MUX开关与所述CPLD模块、所述第一CPU及所述第二CPU连接；

所述CPLD模块还配置用于根据所述第一CPU、所述第二CPU与所述CPU Boot Flash之间的选通情况选择所述Strap Pin配置。

3.根据权利要求2所述的一种主从架构可切换的CPU系统，其特征在于，还包括：

BMC模块以及BIOS ROM模块；

其中，所述BMC模块与所述BIOS ROM模块连接至所述MUX开关，并通过所述MUX开关与所述第一CPU和所述第二CPU连接，所述BMC模块还与所述CPLD模块连接。

4.根据权利要求3所述的一种主从架构可切换的CPU系统，其特征在于，所述BMC模块与所述CPLD模块通过ESPI总线连接至所述MUX开关，并通过所述MUX开关分别与所述第一CPU和所述第二CPU连接。

5.根据权利要求3所述的一种主从架构可切换的CPU系统，其特征在于，所述BIOS ROM模块通过SPI总线连接至所述MUX开关。

6.根据权利要求2或3所述的一种主从架构可切换的CPU系统，其特征在于，还包括：

PCIe Swich开关，配置为分别与所述第一CPU和所述第二CPU连接，并用于拓展PCIe接口。

7.一种主从架构切换方法，其特征在于，所述方法包括基于上述权利要求1-6任意一项所述的一种主从架构可切换的CPU系统执行的以下步骤：

控制所述CPLD模块上电；

由所述CPLD模块控制所述BMC模块与所述MUX开关上电，并根据预先设置修改所述MUX开关的通道选通配置，以及修改所述Strap on Board模组中的Strap Pin配置；

由所述CPLD模块控制所述第一CPU、所述第二CPU、所述CPU Boot Flash以及所述BIOSROM上电，并根据所述通道选通配置使得所述第一CPU或所述第二CPU与所述CPU BootFlash连接，并在所述CPU Boot Flash中的启动引导程序的控制下使得所述第一CPU或所述第二CPU作为逻辑主CPU加载所述BIOS ROM中的系统程序并启动。

8.根据权利要求7所述的一种主从架构切换方法，其特征在于，所述Strap Pin配置用于控制逻辑主CPU和逻辑从CPU与所述第一CPU和所述第二CPU的对应关系。

9.根据权利要求7所述的一种主从架构切换方法，其特征在于，所述方法还包括：

根据所述Strap Pin配置，通过所述MUX开关选通所述CPLD模块和所述BMC模块与作为主逻辑CPU的所述第一CPU或所述第二CPU连接。

10.一种可读存储介质，其特征在于，包括：

可执行的计算机程序，所述计算机程序被执行器执行时用于实现如上述权利要求7-9任意一项所述的一种主从架构切换方法的步骤。