CN116805869A - 信号转换电路 - Google Patents

Abstract

本揭示内容提供一种信号转换电路。该信号转换电路包含相位内插器电路以及偏压产生电路。该相位内插器电路用以根据数字信号将多个输入时钟信号转换为输出时钟信号。该偏压产生电路电性耦接于该相位内插器电路，用以根据参考信息产生偏压电压，并用以输出该偏压电压至该相位内插器电路，从而使该输出时钟信号具有与该数字信号的多个位元组态中的一者对应的预设相位，其中该参考信息关联于该相位内插器电路因为温度变异而产生的变化。

Description

信号转换电路

技术领域

本揭示内容有关于一种电路，特别是指一种信号转换电路。

背景技术

现有技术的相位内插器受制程变异、温度变异或其组合的影响，具有较差的线性度，导致其在应用上受到许多限制。因此，有必要改善现有技术的相位内插器，以解决现有问题。

发明内容

本揭示内容的一态样为信号转换电路。该信号转换电路包含相位内插器电路以及偏压产生电路。该相位内插器电路用以根据数字信号将多个输入时钟信号转换为输出时钟信号。该偏压产生电路电性耦接于该相位内插器电路，用以根据参考信息产生偏压电压，并用以输出该偏压电压至该相位内插器电路，从而使该输出时钟信号具有与该数字信号的多个位元组态(bit configuration)中的一者对应的预设相位，其中该参考信息关联于该相位内插器电路因为温度变异而产生的变化。

综上，藉由根据关联于相位内插器电路因为温度变异(及制程变异)而产生的变化的参考信息来产生合适的偏压电压对相位内插器电路进行补偿，本揭示内容的信号转换电路具有提高线性度的优势。

附图说明

图1是根据本揭示内容的一些实施例所绘示的信号转换电路的结构示意图。

图2是根据本揭示内容的一些实施例所绘示的相位内插器电路的电路示意图。

图3是根据本揭示内容的一些实施例所绘示的信号转换电路的结构示意图。

图4是根据本揭示内容的一些实施例所绘示的参考电路的电路示意图。

图5是根据本揭示内容的一些实施例所绘示受温度变异影响的相位内插器电路的实验数据示意图。

图6是根据本揭示内容的一些实施例所绘示温度变异经补偿的相位内插器电路的实验数据示意图。

具体实施方式

下文系举实施例配合所附图式作详细说明，但所描述的具体实施例仅用以解释本案，并不用来限定本案，而结构操作的描述非用以限制其执行的顺序，任何由元件重新组合的结构，所产生具有均等功效的装置，皆为本揭示内容所涵盖的范围。

在全篇说明书与申请专利范围所使用的用词(terms)，除有特别注明外，通常具有每个用词使用在此领域中、在此揭示的内容中与特殊内容中的平常意义。

关于本文中所使用的「耦接」或「连接」，均可指两个或多个元件相互直接作实体或电性接触，或是相互间接作实体或电性接触，亦可指两个或多个元件相互操作或动作。

为了方便说明起见，本案说明书和图式中使用的元件编号中的小写英文索引1～n，只是为了方便指称个别的元件，并非有意将前述元件的数量局限在特定数目。在本案说明书和图式中，若使用某一元件编号时没有指明该元件编号的索引，则代表该元件编号是指称所属元件群组中不特定的任一元件。例如，元件编号TP[1]指称的对象是晶体管对TP[1]，而元件编号TP指称的对象则是晶体管对TP[1]～TP[n]中不特定的任意晶体管对。

请参阅图1，图1为根据本揭示内容的一些实施例所绘示的信号转换电路100的结构示意图。信号转换电路100包含相位内插器(phase interpolator)电路10以及偏压产生电路。于一些实施例中，如图1所示，所述偏压产生电路包含阻抗元件20、温度敏感电路30以及稳压器40。结构上，阻抗元件20与温度敏感电路30耦接于节点N1，而稳压器40又耦接于节点N1、系统高电压AVDD与相位内插器电路10之间。

于一些实施例中，阻抗元件20可藉由电阻器来实现，且具有预设电阻值。稳压器40可藉由低压差稳压器(low-dropout regulator，LDO)来实现。

于图1的实施例中，所述偏压产生电路可透过稳压器40提供偏压电压Vbias至相位内插器电路10，而相位内插器电路10用以根据数字信号Scode将多个输入时钟信号CLK₀、CLK₉₀、CLK₁₈₀、CLK₂₇₀转换为输出时钟信号CLKout。以下将参考图2详细说明相位内插器电路10的结构与操作。

请参阅图2，图2为根据本揭示内容的一些实施例所绘示的相位内插器电路10的电路示意图。于一些实施例中，如图2所示，相位内插器电路10包含并联连接于偏压电压Vbias和接地电压Gnd之间的多个晶体管对TP[1]～TP[n]，其中n为大于1的正整数。

于一些实施例中，多个晶体管对TP[1]～TP[n]分为多个组，且每组晶体管对用以接收多个输入时钟信号CLK₀、CLK₉₀、CLK₁₈₀、CLK₂₇₀中的对应输入时钟信号。详细而言，输入时钟信号CLK₀代表具有0度相位的时钟信号，输入时钟信号CLK₉₀代表具有90度相位的时钟信号，输入时钟信号CLK₁₈₀代表具有180度相位的时钟信号，而输入时钟信号CLK₂₇₀代表具有270度相位的时钟信号。换句话说，输入至相位内插器电路10的多个输入时钟信号CLK₀、CLK₉₀、CLK₁₈₀、CLK₂₇₀的相位彼此不同。

于一些实务应用中，相位内插器电路10包含32个晶体管对TP[1]～TP[32]，且分为4组。换言之，多个晶体管对TP[1]～TP[8]为一组，多个晶体管对TP[9]～TP[16]为一组，多个晶体管对TP[17]～TP[24]为一组，而多个晶体管对TP[25]～TP[32]为一组。多个晶体管对TP[1]～TP[8]接收输入时钟信号CLK₀，多个晶体管对TP[9]～TP[16]接收输入时钟信号CLK₉₀，多个晶体管对TP[17]～TP[24]接收输入时钟信号CLK₁₈₀，而多个晶体管对TP[25]～TP[32]接收输入时钟信号CLK₂₇₀。

于一些实施例中，多个晶体管对TP[1]～TP[n]的结构彼此相同。以下将以晶体管对TP[1]为例说明晶体管对TP的结构。如图2所示，晶体管对TP[1]包含第一晶体管T1、第二晶体管T2、第一开关ST1以及第二开关ST2。第一晶体管T1的第一端(例如：源极)接收偏压电压Vbias，第二晶体管T2的第一端(例如：源极)接收接地电压Gnd，第一晶体管T1的控制端(例如：栅极)与第二晶体管T2的控制端(例如：栅极)接收输入时钟信号CLK₀(或者，多个输入时钟信号CLK₀、CLK₉₀、CLK₁₈₀、CLK₂₇₀中的一者)。第一开关ST1与第二开关ST2串联连接后耦接于第一晶体管T1的第二端(例如：漏极)与第二晶体管T2的第二端(例如：漏极)之间。

于一些实施例中，数字信号Scode具有多个位元，且数字信号Scode的位元数量与多个晶体管对TP[1]～TP[n]的数量相同。多个晶体管对TP[1]～TP[n]各自接收数字信号Scode的多个位元中的对应位元。举例来说，晶体管对TP[1]接收数字信号Scode的第1个位元，而晶体管对TP[2]接收数字信号Scode的第2个位元。进一步地说，数字信号Scode的每个位元具有逻辑值。据此，晶体管对TP[1]中的第一开关ST1与第二开关ST2可根据数字信号Scode的第1个位元的逻辑值(即，逻辑“0”或逻辑“1”)选择性地导通。于图2的实施例中，晶体管对TP[1]中的第一开关ST1与第二开关ST2为同时导通或不导通。其余晶体管对TP[2]～TP[n]中开关的操作可依此类推，故不在此赘述。

应当理解，数字信号Scode可具有多个位元组态，且多个位元组态分别表示数字信号Scode的多个位元的不同组合。于一些实务应用中，数字信号Scode为32位元，并由8个逻辑“1”以及24个逻辑“0”组成。举例来说，于一时间点，数字信号Scode的第1至8个位元为逻辑“1”，且数字信号Scode的第9至32个位元为逻辑“0”，此即数字信号Scode的其中一个位元组态。数字信号Scode的其余位元组态可依此类推，故不在此赘述。

于一些实施例中，数字信号Scode经操作者控制可具有特定位元组态(即，数字信号Scode的多个位元组态中的一者)。相位内插器电路10中的多个晶体管对TP[1]～TP[n]则根据具有特定位元组态的数字信号Scode对多个输入时钟信号CLK₀、CLK₉₀、CLK₁₈₀、CLK₂₇₀执行内插操作，以合成出输出时钟信号CLKout。理论上，相位内插器电路10根据数字信号Scode所产生的输出时钟信号CLKout应具有与所述特定位元组态相对应的特定相位(即，操作者预设的相位)。换言之，不同位元组态的数字信号Scode理应分别对应至不同相位的输出时钟信号CLKout。然而，相位内插器电路10在实务上时常因为温度变异而受到影响，导致输出时钟信号CLKout不具有操作者预设的相位。

值得注意的是，藉由使用所述偏压产生电路所提供的偏压电压Vbias，相位内插器电路10因温度变异产生的误差可获得校正，使得相位内插器电路10所输出的输出时钟信号CLKout可具有与数字信号Scode的多个位元组态中的一者对应的预设相位。应当理解，所述预设相位可为在0至360度之间的任意相位。以下将详细说明如何产生偏压电压Vbias。

于一些实施例中，前述偏压产生电路根据与相位内插器电路10因为温度变异而产生的变化关联的参考信息(图中未示)产生合适的偏压电压Vbias至相位内插器电路10。于图1的实施例中，所述参考信息是由温度敏感电路30所提供的。详细而言，如图1所示，温度敏感电路30用以根据例如信号转换电路100的工作温度，产生与绝对温度成正比(proportional to absolute temperature，PATA)的电流I_PTAT(即，温度相依电流)。换言之，电流I_PTAT与温度呈正相关。举例来说，电流I_PTAT会随着温度提高而增加，且亦会随着温度降低而减少。

于图1的实施例中，温度敏感电路30包含放大器Amp、第一参考晶体管对TPs1、第二参考晶体管对TPs2、电阻器Res以及多个偏压晶体管Mb1～Mb3。应当理解，放大器Amp具有正输入端(在图1中以符号“+”表示)、负输入端(在图1中以符号“-”表示)以及输出端。第一参考晶体管对TPs1与放大器Amp的负输入端耦接于节点N2。第二参考晶体管对TPs2耦接于节点N3。电阻器Res与第二参考晶体管对TPs2耦接于节点N3，并与放大器Amp的正输入端耦接于节点N4。偏压晶体管Mb1的控制端、偏压晶体管Mb2的控制端与偏压晶体管Mb3的控制端皆耦接于放大器Amp的输出端。偏压晶体管Mb1的第一端、偏压晶体管Mb2的第一端与偏压晶体管Mb3的第一端皆接收系统高电压AVDD。此外，偏压晶体管Mb1的第二端耦接于节点N2，偏压晶体管Mb2的第二端耦接于节点N4，且偏压晶体管Mb3的第二端耦接于节点N1。

于一些实施例中，多个偏压晶体管Mb1～Mb3皆可藉由P型金属氧化物半导体场效应晶体管来实现。应当理解，多个偏压晶体管Mb1～Mb3的控制端可为栅极，多个偏压晶体管Mb1～Mb3的第一端可为源极，而多个偏压晶体管Mb1～Mb3的第二端可为漏极。

又如图1所示，第一参考晶体管对TPs1包含晶体管Mp1以及晶体管Mn1。晶体管Mp1的第一端耦接于节点N2，晶体管Mn1的第一端耦接于接地电压Gnd，且晶体管Mp1的控制端与第二端以及晶体管Mn1的控制端与第二端耦接在一起。第二参考晶体管对TPs2包含晶体管Mp2以及晶体管Mn2。晶体管Mp2的第一端耦接于节点N3，晶体管Mn2的第一端耦接于接地电压Gnd，且晶体管Mp2的控制端与第二端以及晶体管Mn2的控制端与第二端耦接在一起。于图1的实施例中，第二参考晶体管对TPs2的尺寸(或称为长宽比(aspect ratio))比第一参考晶体管对TPs1的尺寸大N倍，其中N为大于1的正整数。

于一些实施例中，晶体管Mp1与晶体管Mp2皆可藉由P型金属氧化物半导体场效应晶体管来实现，而晶体管Mn1与晶体管Mn2皆可藉由N型金属氧化物半导体场效应晶体管来实现。

在温度敏感电路30的运作期间，第一参考晶体管对TPs1经由偏压晶体管Mb1偏压而于节点N2形成电压V_N2，且电压V_N2相当于晶体管Mn1的控制端与第一端之间的电压差的两倍。此外，第二参考晶体管对TPs2经由偏压晶体管Mb2偏压而于节点N3形成电压V_N3，且电压V_N3相当于晶体管Mn2的控制端与第一端之间的电压差的两倍。

于图1的实施例中，放大器Amp、偏压晶体管Mb1与第一参考晶体管对TPs1构成正反馈路径，且所述正反馈路径的增益大致上可由公式(1)表示：

|-gm_Mb1×R_TPs1×-A_OP|…(1)，

其中，-gm_Mb1为偏压晶体管Mb1的增益，R_TPs1为第一参考晶体管对TPs1的等效电阻值，而A_OP为放大器Amp的增益。

又，放大器Amp、偏压晶体管Mb2、电阻器Res与第二参考晶体管对TPs2构成负反馈路径，且所述负反馈路径的增益大致上可由公式(2)表示：

|-gm_Mb2×(R_Res+R_TPs2)×A_OP|…(2)，

其中，-gm_Mb2为偏压晶体管Mb2的增益，R_Res为电阻器Res的电阻值，而R_TPs2为第二参考晶体管对TPs2的等效电阻值。

于图1的实施例中，电阻器Res的电阻值远大于第一参考晶体管对TPs1或第二参考晶体管对TPs2的等效电阻值，且偏压晶体管Mb1与偏压晶体管Mb2具有相同增益。经由前述公式(1)及(2)的计算可知，所述负反馈路径的增益将大于所述正反馈路径的增益。因此，放大器Amp的负反馈成立，此进一步使节点N4具有与节点N2的电压V_N2相同的电压。

由上述说明可知，不同的两个电压V_N2与V_N3分别被施加于电阻器Res的两端，使得跨压V_Res产生。又，根据欧姆定律可知，电流I_Res将产生且将通过电阻器Res。应当理解，跨压V_Res的大小即为电压V_N2减去电压V_N3，而电流I_Res的大小即为跨压V_Res除以电阻器Res的电阻值。此外，经由偏压晶体管Mb2与偏压晶体管Mb3所组成的电流镜电路来复制电流I_Res，使偏压晶体管Mb3的第二端产生前述电流I_PTAT至阻抗元件20。由于偏压晶体管Mb2与偏压晶体管Mb3以相同制程制造且具有相同尺寸，电流I_PTAT与电流I_Res大致上相同。亦即，电流I_PTAT的大小亦为跨压V_Res除以电阻器Res的电阻值。于一些实施例中，跨压V_Res的大小与温度呈正相关。举例来说，跨压V_Res会随着温度提高而增加，且还会随着温度降低而减少。据此，电流I_PTAT的大小亦与温度呈正相关。

如图1所示，温度敏感电路30所输出的电流I_PTAT流入阻抗元件20，以在节点N1产生节点电压Vnode。于图1的实施例中，节点电压Vnode的大小即为电流I_PTAT的大小乘上阻抗元件20的预设电阻值。接着，稳压器40可接收并稳定节点电压Vnode，以产生偏压电压Vbias至相位内插器电路10。

值得注意的是，由于温度敏感电路30中的第一参考晶体管对TPs1与第二参考晶体管对TPs2具有与相位内插器电路10中的晶体管对TP相似的结构，温度敏感电路30产生的电流I_PTAT将关联于相位内插器电路10因为温度变异而产生的变化。据此，前述偏压产生电路根据阻抗元件20与电流I_PTAT所产生的偏压电压Vbias将具有能够补偿相位内插器电路10的温度变异的电压大小。

举例来说，当相位内插器电路10因为温度过低而使内部晶体管的上升时间(risetime)或下降时间(fall time)较短时，温度敏感电路30产生的电流I_PTAT相对较小。由于阻抗元件20的电阻值固定，前述偏压产生电路将依据较小的节点电压Vnode产生较小的偏压电压Vbias至相位内插器电路10，以拉长相位内插器电路10内部晶体管的上升或下降时间。又例如，当相位内插器电路10因为温度过高而使内部晶体管的上升或下降时间较长时，温度敏感电路30产生的电流I_PTAT相对较大。由于阻抗元件20的电阻值固定，前述偏压产生电路将依据较大的节点电压Vnode产生较大的偏压电压Vbias至相位内插器电路10，以缩短相位内插器电路10内部晶体管的上升或下降时间。

于图1的实施例中，本揭示内容的偏压产生电路根据与相位内插器电路10因为温度变异而产生的变化关联的参考信息产生合适的偏压电压Vbias，以补偿受温度变异影响的相位内插器电路10，但实务应用上相位内插器电路10还会受其他变异影响。因此，本揭示内容并不限于此。于其他实施例中，相位内插器电路10同时受到温度变异与制程变异影响，因此本揭示内容的偏压产生电路将针对受温度变异与制程变异影响的相位内插器电路10产生合适的偏压电压Vbias，此将于后续段落中搭配图3进行详细说明。

请参阅图3，图3为根据本揭示内容的一些实施例所绘示的信号转换电路300的结构示意图。应当理解，图3中与图1相同的符号表示相同或类似的元件，故不再重复赘述。于图3的实施例中，信号转换电路300中的偏压产生电路包含参考电路50。结构上，参考电路50取代了图1中的阻抗元件20而与温度敏感电路30耦接于节点N1，以提供与相位内插器电路10因为制程变异而产生的变化关联的参考信息。

于图3的实施例中，参考电路50为相位内插器电路10的复制电路，亦即，参考电路50的电路结构大致上与相位内插器电路10的电路结构相同。以下将参考图4详细说明参考电路50的结构。

请参阅图4，图4为根据本揭示内容的一些实施例所绘示的参考电路50的电路示意图。参考电路50包含并联连接的多个晶体管对TP’[1]～TP’[n]。为了反映相位内插器电路10因为制程变异而产生的变化，参考电路50的多个晶体管对TP’[1]～TP’[n]亦按照相同于相位内插器电路10的多个晶体管对TP[1]～TP[n]的分组方式分为多个组，以分别接收亦被输入至相位内插器电路10的多个输入时钟信号CLK₀、CLK₉₀、CLK₁₈₀、CLK₂₇₀。

类似于相位内插器电路10的多个晶体管对TP[1]～TP[n]，多个晶体管对TP’[1]～TP’[n]的结构彼此相同。以下将以晶体管对TP’[1]为例说明晶体管对TP’的结构。如图4所示，晶体管对TP’[1]包含第一晶体管T1’、第二晶体管T2’、第一开关ST1’以及第二开关ST2’。第一晶体管T1’的第一端耦接于节点N1，第二晶体管T2’的第一端接收接地电压Gnd，第一晶体管T1’的控制端与第二晶体管T2’的控制端接收输入时钟信号CLK₀(或者，多个输入时钟信号CLK₀、CLK₉₀、CLK₁₈₀、CLK₂₇₀中的一者)。第一开关ST1’与第二开关ST2’串联连接后耦接于第一晶体管T1’的第二端与第二晶体管T2’的第二端之间。

如图4所示，参考电路50还接收类似于数字信号Scode的参考数字信号Scode_ref。于一些实施例中，参考数字信号Scode_ref的位元数量相同于数字信号Scode的位元数量，但参考数字信号Scode_ref经设定而仅具有一个固定的位元组态(即，预设位元组态)。参考数字信号Scode_ref的预设位元组态可为前述数字信号Scode的多个位元组态中的一者。应当理解，参考数字信号Scode_ref的预设位元组态包含多个位元，而参考电路50的多个晶体管对TP’[1]～TP’[n]各自接收参考数字信号Scode_ref的多个位元中的对应位元。

又，虽然接收多个输入时钟信号CLK₀、CLK₉₀、CLK₁₈₀、CLK₂₇₀与参考数字信号Scode_ref，但参考电路50可以不输出合成时钟信号，因为参考电路50接收前述多个信号仅是为了反映相位内插器电路10因为制程变异而产生的变化。应当理解，在接收参考数字信号Scode_ref且不输出合成时钟信号的情况下，参考电路50的功耗亦可减少。

于一些实施例中，参考电路50可能因为制程变异而使内部晶体管的上升时间或下降时间较长或较短，因而又进一步影响了参考电路50的等效电阻值的大小。于一些实施例中，参考电路50的等效电阻值包含以下成分：(1)制程变异所造成的电阻值误差；以及(2)参考数字信号Scode_ref的预设位元组态所设定的理想电阻值(亦即，理想电阻值为不考虑制程变异时，参考电路50中第一开关ST1’与第二开关ST2’导通的晶体管对TP’所造成的电阻值)。前述参考信息即为参考电路50因为制程变异而具有的等效电阻值。进一步地说，由于参考电路50与相位内插器电路10是以相同制程制造，参考电路50所提供的参考信息关联于相位内插器电路10因为制程变异而产生的变化。

如图3所示，温度敏感电路30可根据信号转换电路300的工作温度产生电流I_PTAT至参考电路50，以在节点N1产生节点电压Vnode。于图3的实施例中，节点电压Vnode即为电流I_PTAT乘上参考电路50的等效电阻值。接着，稳压器40可接收并稳定节点电压Vnode，以产生偏压电压Vbias至相位内插器电路10。

值得注意的是，由于参考电路50与相位内插器电路10是以相同制程制造，前述偏压产生电路根据参考电路50的等效电阻值所产生的偏压电压Vbias将具有能够补偿相位内插器电路10的制程变异的电压大小。举例来说，若相位内插器电路10因为制程变异而使内部晶体管的上升或下降时间较短，则参考电路50的等效电阻值相对较小。假设温度稳定而使电流I_PTAT的大小固定，前述偏压产生电路将依据较小的节点电压Vnode产生较小的偏压电压Vbias至相位内插器电路10，以拉长相位内插器电路10内部晶体管的上升或下降时间。又例如，若相位内插器电路10因为制程变异而使内部晶体管的上升或下降时间较长，则参考电路50的等效电阻值相对较大。假设温度稳定而使电流I_PTAT的大小固定，前述偏压产生电路将依据较大的节点电压Vnode产生较大的偏压电压Vbias至相位内插器电路10，以缩短相位内插器电路10内部晶体管的上升或下降时间。

从图1实施例的说明可知，根据温度敏感电路30所提供的电流I_PTAT来产生的偏压电压Vbias能够补偿相位内插器电路10的温度变异。由此可知，图3的信号转换电路300可同时利用温度敏感电路30所提供的电流I_PTAT以及参考电路50的等效电阻值，来产生能够补偿相位内插器电路10的温度变异与制程变异的偏压电压Vbias。据此，相位内插器电路10可产生具有与数字信号Scode的多个位元组态中的一者对应的预设相位的输出时钟信号CLKout。

于前述实施例中，前述偏压产生电路透过稳压器40稳定节点电压Vnode来产生偏压电压Vbias，但本揭示内容并不以此为限。由前述可知，节点电压Vnode和偏压电压Vbias呈现正相关，因而于一些实施例中，稳压器40可以省略且前述偏压产生电路直接将节点电压Vnode作为偏压电压Vbias输出至相位内插器电路10。

于前述实施例中，图1或图3中仅示出一个输出时钟信号CLKout，但本揭示内容并不以此为限。于其他实施例中，相位内插器电路10可产生彼此相差特定相位(例如：180度相位、90度相位)的两个输出时钟信号。换言之，本揭示内容的相位内插器电路可产生至少一个输出时钟信号。

请参阅图5及图6，图5为根据本揭示内容的一些实施例所绘示温度变异未经补偿的相位内插器电路10的实验数据，而图6为根据本揭示内容的一些实施例所绘示温度变异经补偿的相位内插器电路10的实验数据。于图5及图6中，横轴的多个刻度分别表示数字信号Scode的多个位元组态，而纵轴的多个刻度分别表示差分非线性度(differentialnonlinearity，DNL)的大小。应当理解，差分非线性度愈小，则转换电路的线性度愈高。因此，理想的转换电路，其差分非线性度接近零。

如图5所示，三条曲线FF(fast-fast)、TT(typical-typical)及SS(slow-slow)分别表示三种不同制程参数下的实验数据，而纵轴范围D则表示温度变异未经补偿的相位内插器电路10的差分非线性度的大小分布。如图6所示，三条曲线FF’、TT’及SS’分别表示三种不同制程参数下的实验数据，而纵轴范围D’则表示温度变异经补偿的相位内插器电路10的差分非线性度的大小分布。由图5及图6可知，相较于温度变异未经补偿的相位内插器电路10，温度变异经补偿的相位内插器电路10具有更佳的线性度。举例来说，图6中的纵轴范围D’相较于图5中的纵轴范围D减少了大约22％。

由上述本揭示内容的实施方式可知，藉由根据关联于相位内插器电路因为温度变异(及制程变异)而产生的变化的参考信息来产生合适的偏压电压对相位内插器电路进行补偿，本揭示内容的信号转换电路具有提高线性度的优势。

虽然本揭示内容已以实施方式揭露如上，然其并非用以限定本揭示内容，所属技术领域具有通常知识者在不脱离本揭示内容的精神和范围内，当可作各种更动与润饰，因此本揭示内容的保护范围当视后附的申请专利范围所界定者为准。

符号说明

10:相位内插器电路

20:阻抗元件

30:温度敏感电路

40:稳压器

50:参考电路

100、300:信号转换电路

Amp:放大器

AVDD:系统高电压

CLK₀、CLK₉₀、CLK₁₈₀、CLK₂₇₀:输入时钟信号

CLKout:输出时钟信号

Gnd:接地电压

I_PTAT:电流

I_Res:电流

Mb1、Mb2、Mb3:偏压晶体管

Mp1、Mp2、Mn1、Mn2:晶体管

N1、N2、N3、N4:节点

Res:电阻器

Scode:数字信号

Scode_ref:参考数字信号

ST1、ST1’:第一开关

ST2、ST2’:第二开关

T1、T1’:第一晶体管

T2、T2’:第二晶体管

TP[1]～TP[n]、TP’[1]～TP’[n]:晶体管对

TPs1:第一参考晶体管对

TPs2:第二参考晶体管对

Vbias:偏压电压

Vnode:节点电压

V_N2、V_N3:电压

V_Res:跨压

FF、FF’、SS、SS’、TT、TT’:曲线

D、D’:纵轴范围

Claims (10)

1.一种信号转换电路，包含：

相位内插器电路，用以根据数字信号将多个输入时钟信号转换为输出时钟信号；以及

偏压产生电路，电性耦接于该相位内插器电路，用以根据参考信息产生偏压电压，并用以输出该偏压电压至该相位内插器电路，从而使该输出时钟信号具有与该数字信号的多个位元组态中的一者对应的预设相位，

其中该参考信息关联于该相位内插器电路因为温度变异而产生的变化。

2.如权利要求1所述的信号转换电路，其中该相位内插器电路包含并联连接的多个晶体管对，且该些晶体管对各自接收该数字信号的多个位元中的对应位元，

其中该些晶体管对分为多个组，且每组晶体管对用以接收该些输入时钟信号中的对应输入时钟信号，且该些输入时钟信号的相位彼此不同。

3.如权利要求1所述的信号转换电路，其中该偏压产生电路包含阻抗元件，该阻抗元件具有预设电阻值，且该偏压产生电路根据该预设电阻值以及输入至该阻抗元件的温度相依电流产生该偏压电压。

4.如权利要求3所述的信号转换电路，其中该偏压产生电路还包含温度敏感电路，且该温度敏感电路与该阻抗元件耦接于第一节点，并用以根据该信号转换电路的工作温度产生该温度相依电流至该阻抗元件，以在该第一节点产生节点电压。

5.如权利要求4所述的信号转换电路，其中该温度敏感电路包含：

放大器，具有正输入端、负输入端以及输出端；

第一参考晶体管对，与该放大器的该负输入端耦接于第二节点；

第二参考晶体管对，耦接于第三节点；

电阻器，与该第二参考晶体管对耦接于该第三节点，且与该放大器的该正输入端耦接于第四节点；以及

第一偏压晶体管、第二偏压晶体管以及第三偏压晶体管，其中该第一偏压晶体管的控制端、该第二偏压晶体管的控制端与该第三偏压晶体管的控制端皆耦接于该放大器的该输出端，且该第一偏压晶体管的第一端、该第二偏压晶体管的第一端与该第三偏压晶体管的第一端皆耦接于系统高电压，

其中该第一偏压晶体管的第二端耦接于该第二节点，该第二偏压晶体管的第二端耦接于该第四节点，且该第三偏压晶体管的第二端耦接于该第一节点。

6.如权利要求5所述的信号转换电路，其中该放大器、该第一偏压晶体管与该第一参考晶体管对构成正反馈路径，该放大器、该第二偏压晶体管、该电阻器与该第二参考晶体管对构成负反馈路径，且该负反馈路径的增益大于该正反馈路径的增益。

7.如权利要求5所述的信号转换电路，其中该温度相依电流为该第四节点与该第三节点的跨压除以该电阻器的电阻值，且与温度呈正相关。

8.如权利要求4所述的信号转换电路，其中该偏压产生电路还包含稳压器，且该稳压器耦接于该第一节点与该相位内插器电路之间，并用以接收并稳定该节点电压，以产生该偏压电压至该相位内插器电路。

9.如权利要求1所述的信号转换电路，其中该参考信息还关联于该相位内插器电路因为制程变异而产生的变化。

10.如权利要求9所述的信号转换电路，其中该偏压产生电路包含：

参考电路，为该相位内插器电路的复制电路，并用以反映该相位内插器电路因为制程变异而产生的变化，其中该参考电路因为制程变异而具有的等效电阻值，使该偏压产生电路根据该等效电阻值以及输入至该参考电路的温度相依电流产生该偏压电压。