CN116779686A - 薄膜晶体管及其制造方法 - Google Patents

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CN116779686A CN202310829731.6A CN202310829731A CN116779686A CN 116779686 A CN116779686 A CN 116779686A CN 202310829731 A CN202310829731 A CN 202310829731A CN 116779686 A CN116779686 A CN 116779686A
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何毅达
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Abstract

本发明公开一种薄膜晶体管及其制造方法，其中该薄膜晶体管包括半导体层、栅极、源极以及漏极。半导体层包括第一重掺杂区、第二重掺杂区、桥接区、第一沟道区、第二沟道区、第一轻掺杂区以及第二轻掺杂区。第一轻掺杂区连接桥接区与第一沟道区。第二轻掺杂区连接桥接区与第二沟道区。桥接区的掺杂浓度大于第一轻掺杂区以及第二轻掺杂区的掺杂浓度。栅极重叠于桥接区、第一沟道区、第二沟道区、第一轻掺杂区以及第二轻掺杂区。源极以及漏极分别电连接至第一重掺杂区以及第二重掺杂区。

Description

薄膜晶体管及其制造方法
技术领域
本发明涉及一种薄膜晶体管及其制造方法。
背景技术
随着现代信息科技的进步，各种不同规格的显示面板已被广泛地应用在消费者电子产品中，例如：手机、笔记型电脑、数字相机以及个人数字助理(PDAs)等。目前，薄膜晶体管已被广泛地运用于显示器领域中。为提升薄膜晶体管的漏极电流大小，通常会缩短薄膜晶体管的沟道长度。然而，缩短沟道长度容易使漏极电流受到扭结效应(kink effect)的影响，并造成饱和电流抬升。此外，缩短沟道长度也可能会出现漏电流的问题。
发明内容
本发明提供一种薄膜晶体管及其制造方法，可以通过桥接区减少半导体层的电阻，并通过第一轻掺杂区以及第二轻掺杂区减少桥接区因为水平电场而产生的问题。
本发明的至少一实施例提供一种薄膜晶体管的制造方法，包括以下步骤。以掩模层为掩模对半导体材料层进行一次或两次掺杂，以在半导体材料层中形成第一轻掺杂区、第二轻掺杂区、桥接区、第一本质半导体区以及第二本质半导体区，其中桥接区的掺杂浓度大于第一轻掺杂区以及第二轻掺杂区的掺杂浓度。形成绝缘层于第一轻掺杂区、第二轻掺杂区、桥接区、第一本质半导体区以及第二本质半导体区上。形成栅极材料层于绝缘层上，其中栅极材料层重叠于第一轻掺杂区、第二轻掺杂区以及桥接区，且栅极材料层部分重叠于第一本质半导体区以及第二本质半导体区。以栅极材料层为掩模对第一本质半导体区以及第二本质半导体区进行另一次掺杂制作工艺，以分别在第一本质半导体区以及第二本质半导体区中形成第一重掺杂区以及第二重掺杂区。蚀刻栅极材料层，以形成栅极。以栅极为掩模对第一本质半导体区以及第二本质半导体区没有于前述另一次掺杂制作工艺中被掺杂的部分进行掺杂，以分别在第一本质半导体区以及第二本质半导体区形成第三轻掺杂区以及第四轻掺杂区，其中第一轻掺杂区与第三轻掺杂区之间的第一本质半导体区为第一沟道区，且第二轻掺杂区与第四轻掺杂区之间的第二本质半导体区为第二沟道区，其中第一轻掺杂区连接桥接区与第一沟道区，且第二轻掺杂区连接该桥接区与第二沟道区，且其中第一轻掺杂区以及第二轻掺杂区的掺杂浓度大于第一沟道区以及第二沟道区的掺杂浓度。形成源极以及漏极，其中源极以及漏极分别电连接至第一重掺杂区以及第二重掺杂区。
本发明的至少一实施例提供一种薄膜晶体管。薄膜晶体管包括半导体层、栅极、源极以及漏极。半导体层包括第一重掺杂区、第二重掺杂区、桥接区、第一沟道区、第二沟道区、第一轻掺杂区以及第二轻掺杂区。第一轻掺杂区连接桥接区与第一沟道区。第二轻掺杂区连接桥接区与第二沟道区。桥接区、第一沟道区、第二沟道区、第一轻掺杂区以及第二轻掺杂区位于第一重掺杂区以及第二重掺杂区之间。桥接区的掺杂浓度大于第一轻掺杂区以及第二轻掺杂区的掺杂浓度。第一轻掺杂区以及第二轻掺杂区的掺杂浓度大于第一沟道区以及第二沟道区的掺杂浓度。栅极重叠于桥接区、第一沟道区、第二沟道区、第一轻掺杂区以及第二轻掺杂区。源极以及漏极分别电连接至第一重掺杂区以及第二重掺杂区。
附图说明
图1A是本发明的实施例的一种薄膜晶体管的俯视示意图；
图1B是沿着图1A的线A-A’的剖面示意图；
图2A是本发明的实施例的一种薄膜晶体管的俯视示意图；
图2B是沿着图2A的线A-A’的剖面示意图；
图3A是本发明的实施例的一种薄膜晶体管的俯视示意图；
图3B是沿着图3A的线A-A’的剖面示意图；
图4A至图4I是本发明的实施例的一种薄膜晶体管的制造方法的剖面示意图；
图5A至图5J是本发明的实施例的一种薄膜晶体管的制造方法的剖面示意图；
图6A至图6C是本发明的实施例的一种薄膜晶体管的制造方法的剖面示意图；
图7A至图7C是本发明的实施例的一种薄膜晶体管的制造方法的剖面示意图。
符号说明
10A,10B,10C:薄膜晶体管
100:基板
110:第一绝缘层
120:第二绝缘层
130:第三绝缘层
200:半导体层
200’:半导体材料层
212:第一轻掺杂区
214:桥接区
216:第二轻掺杂区
222:第一重掺杂区
226:第二重掺杂区
232:第三轻掺杂区
236:第四轻掺杂区
242:第一沟道区
242’:第一本质半导体区
242”:第一部分
246:第二沟道区
246’:第二本质半导体区
246”:第二部分
310,330:栅极
310’:栅极材料层
322:源极
324:漏极
AS:灰化制作工艺
H1:第一开口
HD1,HD2,LD1,LD2:掺杂制作工艺
L1,L2:长度
ND:法线方向
PR:掩模层
S1:侧壁
TH1:第一通孔
TH2:第二通孔
具体实施方式
图1A是依照本发明的实施例的一种薄膜晶体管10A的俯视示意图。图1B是沿着图1A的线A-A’的剖面示意图。请参考图1A与图1B，薄膜晶体管10A包括半导体层200、栅极310、源极322以及漏极324。在本实施例中，薄膜晶体管10A还包括基板100、第一绝缘层110、第二绝缘层120以及第三绝缘层130。
基板100例如为硬质基板(rigid substrate)，且其材质可为玻璃、石英、有机聚合物或不透光/反射材料(例如：导电材料、金属、晶片、陶瓷或其他可适用的材料)或是其他可适用的材料。然而，本发明不以此为限，在其他实施例中，基板100也可以是可挠式基板(flexible substrate)或是可拉伸基板。举例来说，可挠式基板以及可拉伸基板的材料包括聚酰亚胺(polyimide，PI)、聚二甲基硅氧烷(polydimethylsiloxane，PDMS)、聚乙烯对苯二甲酸酯(polyethylene terephthalate，PET)、聚二甲酸乙二醇酯(polyethylenenaphthalate，PEN)、聚酯(polyester，PES)、聚甲基丙烯酸甲酯(polymethylmethacrylate，PMMA)、聚碳酸酯(polycarbonate，PC)、聚胺酯(polyurethane PU)或其他合适的材料。
第一绝缘层110位于基板100上，且覆盖基板100。第一绝缘层110为单层或多层结构。在一些实施例中，第一绝缘层110的材料包括氧化硅、氮化硅、氮氧化硅、氧化铝、氧化铪、有机绝缘材料、前述材料的组合或其他合适的绝缘材料。
半导体层200形成于第一绝缘层110上。在一些实施例中，半导体层200的材料包括非晶硅、多晶硅、微晶硅、单晶硅、有机半导体材料、氧化物半导体材料(例如：铟锌氧化物、铟镓锌氧化物或是其他合适的材料、或上述材料的组合)或其他合适的材料或上述材料的组合。
半导体层200经掺杂而包括第一轻掺杂区212、桥接区214、第二轻掺杂区216、第一重掺杂区222、第三轻掺杂区232、第二重掺杂区226、第四轻掺杂区236、第一沟道区242以及第二沟道区246。第一轻掺杂区212、桥接区214、第二轻掺杂区216、第一沟道区242以及第二沟道区246位于第一重掺杂区222以及第二重掺杂区226之间。第一轻掺杂区212连接桥接区214与第一沟道区242。第二轻掺杂区216连接桥接区214与第二沟道区246。第三轻掺杂区232连接第一重掺杂区222与第一沟道区242。第四轻掺杂区236连接第二重掺杂区226与第二沟道区246。
桥接区214、第一重掺杂区222与第二重掺杂区226的掺杂浓度大于第一轻掺杂区212、第二轻掺杂区216、第三轻掺杂区232与第四轻掺杂区236的掺杂浓度(例如大于1至2个数量级)。第一轻掺杂区212、第二轻掺杂区216、第三轻掺杂区232与第四轻掺杂区236的掺杂浓度大于第一沟道区242以及第二沟道区246的掺杂浓度。
在一些实施例中，第一轻掺杂区212以及第二轻掺杂区216的掺杂浓度相同或不同于第三轻掺杂区232以及第四轻掺杂区236的掺杂浓度。在一些实施例中，桥接区214的掺杂浓度相同或不同于第一重掺杂区222以及第二重掺杂区226的掺杂浓度。
在一些实施例中，第一沟道区242的长度L1与第二沟道区246的长度L2的总和小于3微米。
第二绝缘层120位于第一绝缘层110以及半导体层200上，且覆盖半导体层200。第二绝缘层120为单层或多层结构。在一些实施例中，第二绝缘层120的材料包括氧化硅、氮化硅、氮氧化硅、氧化铝、氧化铪、有机绝缘材料、前述材料的组合或其他合适的绝缘材料。
栅极310位于第二绝缘层120上，且在基板100的顶面的法线方向ND上重叠于第一轻掺杂区212、桥接区214、第二轻掺杂区216、第一沟道区242以及第二沟道区246。在本实施例中，栅极310在基板100的顶面的法线方向ND上不重叠于第一重掺杂区222、第二重掺杂区226、第三轻掺杂区232与第四轻掺杂区236。
在一些实施例中，栅极310为单层或多层结构，且其材料包括金、银、铜、铝、钼、钛、钽、其他金属或前述金属的合金。
第三绝缘层130位于第二绝缘层120以及栅极310上，且覆盖栅极310。第三绝缘层130为单层或多层结构。在一些实施例中，第三绝缘层130的材料包括氧化硅、氮化硅、氮氧化硅、氧化铝、氧化铪、有机绝缘材料、前述材料的组合或其他合适的绝缘材料。
源极322以及漏极324位于第三绝缘层130上，且分别电连接至第一重掺杂区222以及第二重掺杂区226。举例来说，源极322以及漏极324通过穿过第三绝缘层130与第二绝缘层120的导通孔而分别电连接至第一重掺杂区222以及第二重掺杂区226。
在一些实施例中，源极322以及漏极324为单层或多层结构，且其材料包括金、银、铜、铝、钼、钛、钽、其他金属或前述金属的合金。
在本实施例中，薄膜晶体管10A为顶部栅极型薄膜晶体管，但本发明不以此为限。在其他实施例中，薄膜晶体管10A为底部栅极型薄膜晶体管或双栅极型薄膜晶体管。
基于上述，通过在半导体层200中设置桥接区214，可以减少半导体层200的电阻，并提升薄膜晶体管10A的漏极电流大小。此外，通过第一轻掺杂区212、第二轻掺杂区216、第三轻掺杂区232与第四轻掺杂区236的设置，可以抑制水平电场的产生，进而改善漏极电流受到扭结效应的影响，并且还能改善漏电流的问题。
图2A是依照本发明的实施例的一种薄膜晶体管10B的俯视示意图。图2B是沿着图2A的线A-A’的剖面示意图。在此必须说明的是，图2A和图2B的实施例沿用图1A和图1B的实施例的元件标号与部分内容，其中采用相同或近似的标号来表示相同或近似的元件，并且省略了相同技术内容的说明。关于省略部分的说明可参考前述实施例，在此不赘述。
图2B的薄膜晶体管10B与图1B的薄膜晶体管10A的主要差异在于：薄膜晶体管10B包括两个栅极。
请参考图2A与图2B，薄膜晶体管10B包括半导体层200、栅极310、栅极330、源极322以及漏极324。在本实施例中，薄膜晶体管10B还包括基板100、第一绝缘层110、第二绝缘层120以及第三绝缘层130。
栅极310为顶栅极，且栅极330为底栅极。栅极330位于基板100与第一绝缘层110之间，且半导体层200位于栅极310与栅极330之间。在本实施例中，半导体层200的桥接区214、第一沟道区242、第二沟道区246、第一轻掺杂区212以及第二轻掺杂区216位于栅极310与栅极330之间。在本实施例中，栅极310与栅极330包括相同的长度，但本发明不以此为限。在其他实施例中，栅极310与栅极330包括不同的长度。举例来说，在一些实施例中，栅极330的长度大于栅极310的长度，使栅极330在基板100的顶面的法线方向ND上部分重叠于第三轻掺杂区232及/或第四轻掺杂区236。
在一些实施例中，栅极330为单层或多层结构，且其材料包括金、银、铜、铝、钼、钛、钽、其他金属或前述金属的合金。
图3A是依照本发明的一实施例的一种薄膜晶体管10C的俯视示意图。图3B是沿着图3A的线A-A’的剖面示意图。在此必须说明的是，图3A和图3B的实施例沿用图3A和图3B的实施例的元件标号与部分内容，其中采用相同或近似的标号来表示相同或近似的元件，并且省略了相同技术内容的说明。关于省略部分的说明可参考前述实施例，在此不赘述。
图3B的薄膜晶体管10C与图1B的薄膜晶体管10A的主要差异在于：薄膜晶体管10C为底部栅极型薄膜晶体管。
请参考图3A与图3B，薄膜晶体管10C包括半导体层200、栅极330、源极322以及漏极324。在本实施例中，薄膜晶体管10C还包括基板100、第一绝缘层110、第二绝缘层120以及第三绝缘层130。
栅极330为底栅极，且位于基板100与第一绝缘层110之间。栅极330在基板100的顶面的法线方向ND上重叠于第一轻掺杂区212、桥接区214、第二轻掺杂区216、第一沟道区242以及第二沟道区246。在本实施例中，栅极330在基板100的顶面的法线方向ND上不重叠于第一重掺杂区222、第二重掺杂区226、第三轻掺杂区232与第四轻掺杂区236，但本发明不以此为限。在其他实施例中，栅极330在基板100的顶面的法线方向ND上部分重叠于第三轻掺杂区232及/或第四轻掺杂区236。
图4A至图4I是依照本发明的一实施例的一种薄膜晶体管10A的制造方法的剖面示意图。请参考图4A，在基板100上形成第一绝缘层110。于第一绝缘层110上形成半导体材料层200’。
请参考图4B，在半导体材料层200’以及第一绝缘层110上形成掩模层PR。掩模层PR例如为固化的光致抗蚀剂，且掩模层PR包括第一开口H1。在本实施例中，第一开口H1的侧壁S1为弧面或斜面，使掩模层PR的厚度随着靠近第一开口H1而减少。
请参考图4C，以掩模层PR为掩模对半导体材料层200’进行一次掺杂制作工艺HD1，以在半导体材料层200’中形成第一轻掺杂区212、第二轻掺杂区216、桥接区214、第一本质半导体区242’以及第二本质半导体区246’。第一轻掺杂区212、第二轻掺杂区216、桥接区214位于第一本质半导体区242’以及第二本质半导体区246’之间。
在本实施例中，第一开口H1的侧壁S1较缓，且掩模层PR的厚度随着靠近第一开口H1而减少。在对第一开口H1底部的半导体材料层200’进行掺杂制作工艺HD1的同时，掩模层PR厚度较薄的部分容易会在掺杂制作工艺HD1被移除，使第一开口H1往外扩张。半导体材料层200’中预定形成第一轻掺杂区212与第二轻掺杂区216的位置至少部分重叠于往外扩张前的第一开口H1的侧壁S1。
由于第一轻掺杂区212以及第二轻掺杂区216只有在第一开口H1往外扩张后才会被掺杂到，因此，第一轻掺杂区212以及第二轻掺杂区216在掺杂制作工艺HD1中被掺杂的时间短于桥接区214在掺杂制作工艺HD1中被掺杂的时间。基于前述，桥接区214的掺杂浓度大于第一轻掺杂区212以及第二轻掺杂区216的掺杂浓度。
在一些实施例中，掺杂制作工艺HD1所用的掺子为P型掺子(例如硼、铝、镓或其他合适的元素)，第一轻掺杂区212、第二轻掺杂区216以及桥接区214包括P型半导体层，且掺杂制作工艺HD1的掺杂剂量大于1E15atom/cm2。
在一些实施例中，掺杂制作工艺HD1所用的掺子为N型掺子(例如磷、砷、碲或其他合适的元素)，第一轻掺杂区212、第二轻掺杂区216以及桥接区214包括N型半导体层，且掺杂制作工艺HD1的掺杂剂量大于1E14atom/cm2。
在本实施例中，通过调整掩模层PR的种类、掩模层PR的厚度、侧壁S1的斜率、掺杂制作工艺HD1的能量及/或掺杂制作工艺HD1的掺杂剂量，可以使第一开口H1在掺杂制作工艺HD1中往外扩张。因此，可以利用掩模层PR来形成具有不同掺杂浓度的第一轻掺杂区212、第二轻掺杂区216以及桥接区214。
在一些实施例中，掺杂制作工艺HD1所用的掺子为P型掺子(例如硼、铝、镓或其他合适的元素)，第一轻掺杂区212以及第二轻掺杂区216包括P型半导体层，且掺杂剂量为4E14 atom/cm2至5E12 atom/cm2。
在一些实施例中，掺杂制作工艺HD1所用的掺子为N型掺子(例如磷、砷、碲或其他合适的元素)，第一轻掺杂区212以及第二轻掺杂区216包括N型半导体层，且掺杂剂量为4E13 atom/cm2至6E12 atom/cm。
第一轻掺杂区212以及第二轻掺杂区216可以抑制水平电场的产生，进而改善漏极电流受到扭结效应的影响，并且还能改善漏电流的问题。
请参考图4D，移除掩模层PR。形成第二绝缘层120在第一轻掺杂区212、第二轻掺杂区216、桥接区214、第一本质半导体区242’以及第二本质半导体区246’上。
请参考图4E，形成栅极材料层310’于第二绝缘层120上。栅极材料层310’在基板100的顶面的法线方向ND上重叠于第一轻掺杂区112、第二轻掺杂区116以及桥接区114，且栅极材料层310’在基板100的顶面的法线方向ND上部分重叠于第一本质半导体区242’以及第二本质半导体区246’。
请参考图4F，以栅极材料层310’为掩模对第一本质半导体区242’以及第二本质半导体区246’进行另一次掺杂制作工艺HD2，以分别在第一本质半导体区242’以及第二本质半导体区246’中形成第一重掺杂区222以及第二重掺杂区226。由于第一本质半导体区242’重叠于栅极材料层310’的部分以及第二本质半导体区246’重叠于栅极材料层310’的部分会因为被栅极材料层310’覆盖，所以部分的第一本质半导体区242’以及部分的第二本质半导体区246’不会在掺杂制作工艺HD2中被掺杂。
在一些实施例中，掺杂制作工艺HD2所用的掺子为P型掺子(例如硼、铝、镓或其他合适的元素)，第一重掺杂区222以及第二重掺杂区226包括P型半导体层，且掺杂制作工艺HD2的掺杂剂量大于1E15 atom/cm2。
在一些实施例中，掺杂制作工艺HD2所用的掺子为N型掺子(例如磷、砷、碲或其他合适的元素)，第一重掺杂区222以及第二重掺杂区226包括N型半导体层，且掺杂制作工艺HD2的掺杂剂量大于1E14 atom/cm2。
在一些实施例中，掺杂制作工艺HD2的掺杂剂量与掺杂制作工艺HD1(请参考图4C)的掺杂剂量相同或不同。
请参考图4G，蚀刻栅极材料层310’，以形成栅极310。以栅极310为掩模对第一本质半导体区242’以及第二本质半导体区246’没有在掺杂制作工艺HD2中被掺杂的部分进行又另一次掺杂制作工艺LD2，以分别在第一本质半导体区242’以及第二本质半导体区246’中形成第三轻掺杂区232以及第四轻掺杂区236。第一轻掺杂区212与第三轻掺杂区232之间的第一本质半导体区242’即为第一沟道区242，且第二轻掺杂区216与第四轻掺杂区236之间的第二本质半导体区246’即为第二沟道区246。
在一些实施例中，掺杂制作工艺LD2的掺杂剂量小于掺杂制作工艺HD1(请参考图4C)的掺杂剂量以及掺杂制作工艺HD2(请参考图4F)的掺杂剂量。
在一些实施例中，掺杂制作工艺LD2所用的掺子为P型掺子(例如硼、铝、镓或其他合适的元素)，第三轻掺杂区232以及第四轻掺杂区236包括P型半导体层，且掺杂制作工艺LD2的掺杂剂量为4E14 atom/cm2至5E12atom/cm2。
在一些实施例中，掺杂制作工艺LD2所用的掺子为N型掺子(例如磷、砷、碲或其他合适的元素)，第三轻掺杂区232以及第四轻掺杂区236包括N型半导体层，且掺杂制作工艺LD2的掺杂剂量为4E13 atom/cm2至6E12atom/cm2。
在一些实施例中，当第一沟道区242与第二沟道区244为P型半导体时，第一沟道区242与第二沟道区244的掺杂剂量小于5E12 atom/cm2；当第一沟道区242与第二沟道区244为N型半导体时，第一沟道区242与第二沟道区244的掺杂剂量小于6E12 atom/cm2。
请参考图4H，形成第三绝缘层130在第二绝缘层120以及栅极310上。
请参考图4I，执行蚀刻制作工艺以形成穿过第二绝缘层120与第三绝缘层130的第一通孔TH1以及第二通孔TH2。第一通孔TH1以及第二通孔TH2分别暴露出第一重掺杂区222以及第二重掺杂区226。
最后请回到图1B，形成源极322以及漏极324在第三绝缘层130上。源极322以及漏极324分别填入第一通孔TH1以及第二通孔TH2中，以分别电连接至第一重掺杂区222以及第二重掺杂区226。至此，薄膜晶体管10A大致完成。
图5A至图5J是依照本发明的一实施例的一种薄膜晶体管10B(请参考图2B)的制造方法的剖面示意图。在本实施例中，在基板100上形成栅极330，如图5A所示。接着执行图5B至图5J的步骤。图5B至图5J的步骤类似于图4A至图4I的步骤，其中采用相同或近似的标号来表示相同或近似的元件，并且省略了相同技术内容的说明。关于省略部分的说明可参考前述实施例，在此不赘述。
图6A至图6C是依照本发明的一实施例的一种薄膜晶体管的制造方法的剖面示意图。图6A接续图4A的步骤，在半导体材料层200’以及第一绝缘层110上形成掩模层PR。掩模层PR例如为固化的光致抗蚀剂，且掩模层PR包括第一开口H1。在本实施例中，第一开口H1具有陡峭的侧壁S1。
以掩模层PR为掩模对半导体材料层200’进行第一次掺杂制作工艺HD1以形成桥接区214。在本实施例中，由于掩模层PR在靠近第一开口H1的部分的厚度较厚，第一开口H1不容易在第一次掺杂制作工艺HD1中往外扩张。半导体材料层200’中没有在第一次掺杂制作工艺HD1中被掺杂的第一部分242”以及第二部分246”分别位于桥接区214的两侧。
在一些实施例中，掺杂制作工艺HD1所用的掺子为P型掺子(例如硼、铝、镓或其他合适的元素)，桥接区214包括P型半导体层，且掺杂制作工艺HD1的掺杂剂量大于1E15atom/cm2。
在一些实施例中，掺杂制作工艺HD1所用的掺子为N型掺子(例如磷、砷、碲或其他合适的元素)，桥接区214包括N型半导体层，且掺杂制作工艺HD1的掺杂剂量大于1E14atom/cm2。
请参考图6B，在第一次掺杂HD1之后，对掩模层PR进行灰化制作工艺AS，以使第一开口H1往外扩张，并暴露出部分的第一部分242”以及部分的第二部分246”。
请参考图6C，在第一开口H1往外扩张之后，以掩模层PR为掩模进行第二次掺杂制作工艺LD1以在半导体材料层中没有在第一次掺杂制作工艺HD1中被掺杂的第一部分242”中形成第一轻掺杂区212以及第一本质半导体区242’，并在第二部分246”中形成第二轻掺杂区216以及第二本质半导体区246’。
在一些实施例中，掺杂制作工艺LD1所用的掺子为P型掺子(例如硼、铝、镓或其他合适的元素)，第一轻掺杂区212以及第二轻掺杂区216包括P型半导体层，且掺杂制作工艺LD1的掺杂剂量为4E14 atom/cm2至5E12atom/cm2。
在一些实施例中，掺杂制作工艺LD1所用的掺子为N型掺子(例如磷、砷、碲或其他合适的元素)，第一轻掺杂区212以及第二轻掺杂区216包括N型半导体层，且掺杂制作工艺LD1的掺杂剂量为4E13 atom/cm2至6E12atom/cm2。
接着，执行图4D至图4I的步骤，以形成薄膜晶体管10A。
在图6A至图6C的实施例中，第一绝缘层110与基板100之间不包含栅极，但本发明不以此为限。在其他实施例中，第一绝缘层110与基板100之间包含栅极330，如图7A至图7C所示。
综上所述，本发明的薄膜晶体管中，在半导体层重叠于栅极的部分包括桥接区，通过桥接区的设置可以减少半导体层的电阻，并提升薄膜晶体管的漏极电流大小。此外，通过第一轻掺杂区、第二轻掺杂区、第三轻掺杂区与第四轻掺杂区的设置，可以抑制水平电场的产生，进而改善漏极电流受到扭结效应的影响，并且还能改善漏电流的问题。

Claims (11)

1.一种薄膜晶体管的制造方法，包括：
以掩模层为掩模对半导体材料层进行一次或两次掺杂制作工艺，以在该半导体材料层中形成第一轻掺杂区、第二轻掺杂区、桥接区、第一本质半导体区以及第二本质半导体区，其中该桥接区的掺杂浓度大于该第一轻掺杂区以及该第二轻掺杂区的掺杂浓度；
形成绝缘层在该第一轻掺杂区、该第二轻掺杂区、该桥接区、该第一本质半导体区以及该第二本质半导体区上；
形成栅极材料层在该绝缘层上，其中该栅极材料层重叠于该第一轻掺杂区、该第二轻掺杂区以及该桥接区，且该栅极材料层部分重叠于该第一本质半导体区以及该第二本质半导体区；
以该栅极材料层为掩模对该第一本质半导体区以及该第二本质半导体区进行另一次掺杂制作工艺，以分别在该第一本质半导体区以及该第二本质半导体区中形成第一重掺杂区以及第二重掺杂区；
蚀刻该栅极材料层，以形成栅极；
以该栅极为掩模对该第一本质半导体区以及该第二本质半导体区没有在该另一次掺杂制作工艺中被掺杂的部分进行又另一次掺杂制作工艺，以分别在该第一本质半导体区以及该第二本质半导体区中形成第三轻掺杂区以及第四轻掺杂区，其中该第一轻掺杂区与该第三轻掺杂区之间的该第一本质半导体区为第一沟道区，且该第二轻掺杂区与该第四轻掺杂区之间的该第二本质半导体区为第二沟道区，其中该第一轻掺杂区连接该桥接区与该第一沟道区，且该第二轻掺杂区连接该桥接区与该第二沟道区，且其中该第一轻掺杂区以及该第二轻掺杂区的掺杂浓度大于该第一沟道区以及该第二沟道区的掺杂浓度；以及
形成源极以及漏极，该源极以及该漏极分别电连接至该第一重掺杂区以及该第二重掺杂区。
2.如权利要求1所述的薄膜晶体管的制造方法，其中该掩模层为固化的光致抗蚀剂，且该掩模层包括第一开口，其中该掩模层的厚度随着靠近该第一开口而减少，其中以该掩模层为掩模对该半导体材料层进行一次掺杂制作工艺，且其中在对该第一开口底部的该半导体材料层进行该一次掺杂制作工艺的同时，使该第一开口往外扩张。
3.如权利要求2所述的薄膜晶体管的制造方法，其中该半导体材料层中预定形成该第一轻掺杂区与该第二轻掺杂区的位置至少部分重叠于往外扩张前的该第一开口的侧壁。
4.如权利要求2所述的薄膜晶体管的制造方法，其中该第一轻掺杂区以及该第二轻掺杂区在该一次掺杂制作工艺中被掺杂的时间短于该桥接区在该一次掺杂制作工艺中被掺杂的时间。
5.如权利要求1所述的薄膜晶体管的制造方法，其中该掩模层为固化的光致抗蚀剂，且该掩模层包括第一开口，其中以该掩模层为掩模对该半导体材料层进行一次或两次掺杂包括：
以该掩模层为掩模对该半导体材料层进行第一次掺杂制作工艺以在该半导体材料层中形成该桥接区；
在该第一次掺杂之后，对该掩模层进行灰化制作工艺，以使该第一开口往外扩张；以及
在该第一开口往外扩张之后，以该掩模层为掩模进行第二次掺杂制作工艺以在该半导体材料层中没有在该第一次掺杂制作工艺中被掺杂的部分中形成该第一轻掺杂区、该第二轻掺杂区、该第一本质半导体区以及该第二本质半导体区。
6.如权利要求5所述的薄膜晶体管的制造方法，其中该第一轻掺杂区、该第二轻掺杂区以及该桥接区包括P型半导体层，其中该第一次掺杂的掺杂剂量大于1E15 atom/cm2，且该第二次掺杂的掺杂剂量为4E14 atom/cm2至5E12 atom/cm2。
7.如权利要求5所述的薄膜晶体管的制造方法，其中该第一轻掺杂区、该第二轻掺杂区以及该桥接区包括N型半导体层，其中该第一次掺杂的掺杂剂量大于1E14 atom/cm2，且该第二次掺杂的掺杂剂量为4E13 atom/cm2至6E12 atom/cm2。
8.一种薄膜晶体管，包括：
半导体层，包括：
第一重掺杂区、第二重掺杂区以及桥接区；
第一沟道区以及第二沟道区；以及
第一轻掺杂区以及第二轻掺杂区，其中该第一轻掺杂区连接该桥接区与该第一沟道区，且该第二轻掺杂区连接该桥接区与该第二沟道区，其中该桥接区、该第一沟道区、该第二沟道区、该第一轻掺杂区以及该第二轻掺杂区位于该第一重掺杂区以及该第二重掺杂区之间，其中该桥接区的掺杂浓度大于该第一轻掺杂区以及该第二轻掺杂区的掺杂浓度，且该第一轻掺杂区以及该第二轻掺杂区的掺杂浓度大于该第一沟道区以及该第二沟道区的掺杂浓度；
栅极，重叠于该桥接区、该第一沟道区、该第二沟道区、该第一轻掺杂区以及该第二轻掺杂区；以及
源极以及漏极，分别电连接至该第一重掺杂区以及该第二重掺杂区。
9.如权利要求8所述的薄膜晶体管，其中该半导体层还包括第三轻掺杂区以及第四轻掺杂区，该第三轻掺杂区连接该第一重掺杂区与该第一沟道区，且该第四轻掺杂区连接该第二重掺杂区与该第二沟道区。
10.如权利要求8所述的薄膜晶体管，其中该第一轻掺杂区以及该第二轻掺杂区的掺杂浓度不同于该第三轻掺杂区以及该第四轻掺杂区的掺杂浓度，且其中该桥接区的掺杂浓度不同于该第一重掺杂区以及该第二重掺杂区的掺杂浓度。
11.如权利要求8所述的薄膜晶体管，还包括：
底栅极，其中该桥接区、该第一沟道区、该第二沟道区、该第一轻掺杂区以及该第二轻掺杂区位于该底栅极与该栅极之间。
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