CN115621304A - 半导体装置及其制造方法 - Google Patents

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Abstract

一种半导体装置及其制造方法，半导体装置包括基板、半导体结构、栅介电层、第一栅极、源极以及漏极。半导体结构设置于基板之上。半导体结构包括第一厚部、第二厚部以及位于第一厚部与第二厚部之间的薄部。栅介电层设置于半导体结构上。第一栅极设置于栅介电层上。第一栅极重叠于部分第一厚部以及部分薄部。第一栅极不重叠于另一部分薄部以及第二厚部。源极电性连接第一厚部。漏极电性连接第二厚部。

Description

半导体装置及其制造方法
技术领域
本发明涉及一种半导体装置及其制造方法。
背景技术
一般来说，薄膜晶体管的半导体层可分为通道区及掺杂区。若掺杂区的载子浓度高，且掺杂区与通道区之间出现突然下降的载子浓度，会使薄膜晶体管在大电流的操作过程中于靠近漏极处出现很高的横向电场，并导致半导体装置劣化。然而，若为了避免半导体装置劣化而降低掺杂区的载子浓度，会使半导体装置的操作电流不足。因此，如何使半导体装置在保有足够的操作电流表现下，同时减小靠近漏极处的横向电场是目前需改善的问题。
发明内容
本发明提供一种半导体装置及其制造方法，具有足够的操作电流，且能减小靠近漏极处的横向电场。
本发明的至少一实施例提供一种半导体装置。半导体装置包括基板、半导体结构、栅介电层、第一栅极、源极以及漏极。半导体结构设置于基板之上。半导体结构包括第一厚部、第二厚部以及位于第一厚部与第二厚部之间的薄部。第一厚部以及第二厚部的厚度大于薄部的厚度。栅介电层设置于半导体结构上。第一栅极设置于栅介电层上。第一栅极在基板的顶面的法线方向上重叠于部分第一厚部以及部分薄部。第一栅极在基板的顶面的法线方向上不重叠于另一部分薄部以及第二厚部。源极电性连接第一厚部。漏极电性连接第二厚部。
本发明的至少一实施例提供一种半导体装置的制造方法，包括：形成半导体结构于基板之上，半导体结构包括第一厚部、第二厚部以及位于第一厚部与第二厚部之间的薄部，其中第一厚部以及第二厚部的厚度大于薄部的厚度；形成栅介电层于半导体结构上；形成第一栅极于栅介电层上，其中第一栅极在基板的顶面的法线方向上重叠于部分第一厚部以及部分薄部，且第一栅极在基板的顶面的法线方向上不重叠于另一部分薄部以及第二厚部；形成电性连接第一厚部的源极以及电性连接第二厚部的漏极。
附图说明
图1是依照本发明的一实施例的一种半导体装置的剖面示意图。
图2A至图2D是图1的半导体装置的制造方法的剖面示意图。
图3是依照本发明的另一实施例的一种半导体装置的剖面示意图。
图4A至图4D是图3的半导体装置的制造方法的剖面示意图。
图5是依照本发明的一实施例的一种半导体装置的剖面示意图。
图6是依照本发明的一实施例的一种像素电路的示意图。
图7是依照本发明的另一实施例的一种像素电路的示意图。
附图标记说明：
100：基板
110：缓冲层
120,120’：半导体结构
122,122’：第一金属氧化物层
122a,122a’：第一岛状结构
122b,122b’：第二岛状结构
124,124’：第二金属氧化物层
130：栅介电层
140：第一栅极
142：第二栅极
150：层间介电层
160：导电层
C：电容
ch：通道区
D：漏极
dr：漏极区
GND：接地电压
LED：发光二极管
l1,l2,l3,l4：长度
ND：法线方向
P：掺杂工艺
p1A：第一厚部
p1B：第二厚部
p2：薄部
OVDD：电压
S：源极
sr：源极区
T1：驱动元件
T1A,T1B,T1C：半导体装置
T2：开关元件
t1,t2：厚度
V1,V2：贯孔
具体实施方式
图1是依照本发明的一实施例的一种半导体装置的剖面示意图。
请参考图1，半导体装置T1A包括基板100、半导体结构120、栅介电层130、第一栅极140、源极S以及漏极D。在本实施例中，半导体装置T1A还包括缓冲层110以及层间介电层150。
基板100的材质可为玻璃、石英、有机聚合物或是不透光/反射材料(例如：导电材料、金属、晶圆、陶瓷或其他可适用的材料)或是其他可适用的材料。在一些实施例中，基板100为柔性基板，且基板100的材料例如为聚乙烯对苯二甲酸酯(polyethyleneterephthalate,PET)、聚二甲酸乙二醇酯(polyethylene naphthalate,PEN)、聚酯(polyester,PES)、聚甲基丙烯酸甲酯(polymethylmethacrylate,PMMA)、聚碳酸酯(polycarbonate,PC)、聚酰亚胺(polyimide,PI)或金属软板(Metal Foil)或其他柔性材质。缓冲层110位于基板100上，缓冲层110的材质可以包括氮化硅、氧化硅、氮氧化硅或其他合适的材料或上述材料的堆叠层，但本发明不以此为限。
半导体结构120设置于基板100与缓冲层110之上。半导体结构120包括第一厚部p1A、第二厚部p1B以及位于第一厚部p1A与第二厚部p1B之间的薄部p2，第一厚部p1A与第二厚部p1B的厚度大于薄部p2的厚度。在一些实施例中，第一厚部p1A与第二厚部p1B远离薄部p2的外侧亦包含其他薄部，使第一厚部p1A与第二厚部p1B分别夹在对应的两个薄部之间。
半导体结构120可包括第一金属氧化物层122及第二金属氧化物层124。第一金属氧化物层122及第二金属氧化物层124的堆叠部分可构成半导体结构120的两个厚部。举例来说，在本实施例中，第一金属氧化物层122包括互相分离的第一岛状结构122a以及第二岛状结构122b。第二金属氧化物层124与第一岛状结构122a互相堆叠以构成第一厚部p1A，且第二金属氧化物层124与第二岛状结构122b互相堆叠以构成第二厚部p1B。在本实施例中，第一岛状结构122a的长度l3不同于第二岛状结构122b的长度l4，但本发明不以此为限。在其他实施例中，第一岛状结构122a的长度l3等于第二岛状结构122b的长度l4。
第二金属氧化物层124位于第一厚部p1A与第二厚部p1B之间的部分可构成薄部p2。换句话说，第一厚部p1A与第二厚部p1B的厚度基本上为第一金属氧化物层122的厚度t1与第二金属氧化物层124的厚度t2的总和，而薄部p2的厚度基本上等于第二金属氧化物层124的厚度t2。在一些实施例中，第二金属氧化物层124位于第一厚部p1A与第二厚部p1B远离薄部p2的外侧的部分亦可构成其他薄部。
半导体结构120的材料包括铟镓锡锌氧化物(IGTZO)或氧化铟镓锌(IGZO)、氧化铟锡锌(ITZO)、氧化铝锌锡(AZTO)、氧化铟钨锌(IWZO)等四元金属化合物或包含镓(Ga)、锌(Zn)、铟(In)、锡(Sn)、铝(Al)、钨(W)中的任三者的三元金属构成的氧化物或镧是稀土掺杂金属氧化物(例如Ln-IZO)。在一些实施例中，第一金属氧化物层122与第二金属氧化物层124可包括相同的金属元素，但本发明不以此为限。在一些实施例中，第一金属氧化物层122及第二金属氧化物层124的厚度可以相同，例如皆在2nm至60nm之间，但本发明不以此为限。
栅介电层130设置于半导体结构120及缓冲层110上。第一栅极140设置于栅介电层130上。第一栅极140在基板100的顶面的法线方向ND上重叠于部分第一厚部p1A以及部分薄部p2，且第一栅极140在法线方向ND上未重叠于另一部分第一厚部p1A、另一部分薄部p2以及第二厚部p2A。在一些实施例中，第一栅极140的长度l1与薄部p2的长度l2彼此相等或彼此不同。
在本实施例中，半导体结构包括源极区sr、漏极区dr以及位于源极区sr与漏极区dr之间的通道区ch。源极区sr与漏极区dr经掺杂而具有低于通道区ch的电阻率。
在本实施例中，通道区ch的范围是由第一栅极140所定义，其中通道区ch包括第一厚部p1A在法线方向ND上重叠于第一栅极140的部分以及薄部p2在法线方向ND上重叠于第一栅极140的部分。因此，在本实施例中，通道区ch包括部分第一岛状结构122a与部分第二金属氧化物层124。
第一栅极140在法线方向ND上不重叠于部分第一厚部p1A，且源极区sr包括第一厚部p1A在法线方向ND上不重叠于第一栅极140的部分。第一栅极140在法线方向ND上不重叠于部分薄部p2以及第二厚部p1B，且漏极区dr包括薄部p2在法线方向ND上不重叠于第一栅极140的部分以及第二厚部p1B。在一些实施例中，源极区sr还包括位于第一厚部p1A远离薄部p2的外侧的其他薄部，且漏极区dr还包括位于第二厚部p1B远离薄部p2的外侧的其他薄部。
在本实施例中，由于漏极区dr靠近通道区ch的部分的厚度较薄，因此可以减少漏极区dr连接通道区ch的部分的电阻率，借此减少漏极区dr因为横向电场而产生的热载子效应。此外，由于源极区sr靠近通道区ch的部分的厚度较厚，因此可以避免源极区sr因为厚度减少而导致电阻率上升。
此外，虽然通道区ch内具有厚度不同的部分，但由于通道区ch内的电流大部分是在通道区ch的表面进行传导，因此通道区ch的厚度变化对通道区ch的电阻率的影响较小。在本实施例中，通过将第一厚部p1A设置于第一栅极140下方，以使第一厚部p1A与薄部p2的连接部分位于通道区ch内。在一些实施例中，通过使第一岛状结构122a在法线方向ND上部分重叠于第一栅极140，以避免工艺偏移导致第一厚部p1A与薄部p2的连接部分偏离通道区ch。
层间介电层150设置于栅介电层130上，并覆盖第一栅极140。层间介电层150与栅介电层130的材料例如为氧化硅、氮化硅、氮氧化硅或其他合适的材料。贯孔V1、V2贯穿层间介电层150及栅介电层130，且贯孔V1、V2分别重叠于第一厚部p1A与第二厚度p2B。导电层160位于层间介电层150上，且分别填入贯孔V1、V2以电性连接至半导体结构120的第一厚部p1A与第二厚度p2B。导电层160可构成源极S与漏极D，源极S通过贯孔V1电性连接至源极区sr，漏极D通过贯孔V2电性连接至漏极区dr。在本实施例中，源极S与漏极D连接第二金属氧化物层124。在一些实施例中，第一厚部p1A与第二厚度p2B在基板100的投影面积分别大于源极S与第一厚部p1A的接触面积及漏极D与第二厚度p2B的接触面积，借此减少源极S及漏极D因为工艺偏移而未接触至厚部的几率。
基于上述，除了能改善半导体装置T1A的热载子效应以外，还能避免半导体装置T1A的源极区sr的电阻率上升，借此提升半导体装置T1A的操作电流，进而提升半导体装置T1A的整体性能与可靠度。
图2A至图2D是图1的半导体装置的制造方法的剖面示意图。
请参考图2A与图2B，形成半导体结构120’于基板100之上。举例来说，可先形成缓冲层110于基板100上，之后形成半导体结构120’于缓冲层110上。半导体结构120’包括第一厚部p1A、第二厚部p1B以及位于第一厚部p1A与第二厚部p1B之间的薄部p2。
在本实施例中，半导体结构120’的形成方法例如可如图2A所示，先形成第一金属氧化物层122’于缓冲层110及基板100之上，其中第一金属氧化物半导体层122’包括互相分离的第一岛状结构122a’以及第二岛状结构122b’。然后，如图2B所示，形成第二金属氧化物层124’于第一金属氧化物层122’上。在一些实施例中，第二金属氧化物层124’完全包覆第一金属氧化物层122’，以避免图案化第二金属氧化物层124’时的图案化工艺对第一金属氧化物层122’造成损伤。
在一些实施例中，第一金属氧化物层122’的氧浓度小于或等于第二金属氧化物层124’的氧浓度，借此减少第一厚部p1A以及第二厚部p1B的电阻率。
请参考图2C，形成栅介电层130于半导体结构120’上。形成第一栅极140于栅介电层130上。在一些实施例中，形成第一栅极140的工艺包括干式蚀刻或湿式蚀刻。第一栅极140在基板100的顶面的法线方向ND上重叠于部分第一厚部p1A以及部分薄部p2，且第一栅极140在法线方向ND上不重叠于另一部分第一厚部p1A、另一部分薄部p2以及第二厚部p1B。
接着，以第一栅极140为遮罩，对半导体结构120’执行掺杂工艺P，以形成包含通道区ch、源极区sr与漏极区dr的半导体结构120。源极区sr与漏极区dr的掺杂浓度大于通道区ch的掺杂浓度。掺杂工艺P例如可为氢等离子体工艺或离子布植工艺，但本发明不以此为限。
请参照图2D，形成层间介电层150于栅介电层130上，并覆盖第一栅极140。之后，形成贯穿层间介电层150及栅介电层130的贯孔V1、V2，且贯孔V1、V2分别在基板100的顶面的法线方向ND上重叠于第一厚部p1A与第二厚部p1B。
然后，请参照图1，形成分别电性连接至第一厚部p1A与第二厚部p1B的源极S及漏极D。举例来说，可形成导电层160于层间介电层150之上，并填入贯孔V1、V2中，以与半导体结构120电性连接。导电层160可包括源极S及漏极D，其分别通过贯孔V1、V2电性连接至第一厚部p1A与第二厚部p1B。
经过上述工艺后可大致上完成半导体装置T1A的制作。
图3是依照本发明的另一实施例的一种半导体装置的剖面示意图。在此必须说明的是，图3的实施例沿用图1的实施例的元件标号与部分内容，其中采用相同或近似的标号来表示相同或近似的元件，并且省略了相同技术内容的说明。关于省略部分的说明可参考前述实施例，在此不赘述。
图3的半导体装置T1B与图1的半导体装置T1A的主要差异在于：半导体装置T1B的第二金属氧化物层124位于第一金属氧化物层122与基板100之间。此外，在本实施例中，源极S与漏极D连接第一金属氧化物层122。
请参考图3，第一金属氧化物层122及第二金属氧化物层124的堆叠部分可构成半导体结构120的两个厚部。举例来说，在本实施例中，第一金属氧化物层122包括互相分离的第一岛状结构122a以及第二岛状结构122b。在本实施例中，第一岛状结构122a的长度l3不同于第二岛状结构122b的长度l4，但本发明不以此为限。在其他实施例中，第一岛状结构122a的长度l3等于第二岛状结构122b的长度l4。
第二金属氧化物层124与第一岛状结构122a互相堆叠以构成第一厚部p1A，且第二金属氧化物层124与第二岛状结构122b互相堆叠以构成第二厚部p1B。第二金属氧化物半导体层124位于第一厚部p1A与第二厚部p1B之间的部分可构成薄部p2。换句话说，第一厚部p1A与第二厚部p1B的厚度基本上为第一金属氧化物层122的厚度t1与第二金属氧化物层124的厚度t2的总和，薄部p2的厚度基本上等于第二金属氧化物层124的厚度t2。在一些实施例中，第二金属氧化物层124位于第一厚部p1A与第二厚部p1B外侧远离薄部p2的部分亦可构成其他薄部。
在本实施例中，由于漏极区dr靠近通道区ch的部分的厚度较薄，因此可以减少漏极区dr连接通道区ch的部分的电阻率，借此减少漏极区dr因为横向电场而产生的热载子效应。此外，由于源极区sr靠近通道区ch的部分的厚度较厚，因此可以避免源极区sr因为厚度减少而导致电阻率上升。
此外，虽然通道区ch内具有厚度不同的部分，但由于通道区ch内的电流大部分是在通道区ch的表面进行传导，因此通道区ch的厚度变化对通道区ch的电阻率的影响较小。在本实施例中，通过将第一厚部p1A设置于第一栅极140下方，以使第一厚部p1A与薄部p2的连接部分位于通道区ch内。在一些实施例中，通过使第一岛状结构122a在法线方向ND上重叠于第一栅极140，以避免工艺偏移导致第一厚部p1A与薄部p2的连接部分偏离通道区ch。
图4A至图4D是图3的半导体装置的制造方法的剖面示意图。
请参考图4A与图4B，形成半导体结构120’于基板100之上。举例来说，可先形成缓冲层110于基板100上，之后形成半导体结构120’于缓冲层110上。半导体结构120’包括第一厚部p1A、第二厚部p1B以及位于第一厚部p1A与第二厚部p1B之间的薄部p2。
在本实施例中，半导体结构120’的形成方法例如可如图4A所示，先形成第二金属氧化物层124’于缓冲层110及基板100之上。然后，如图4B所示，形成第一金属氧化物层122’于第二金属氧化物层124’上，其中第一金属氧化物半导体层122’包括互相分离的第一岛状结构122a’以及第二岛状结构122b’。
在一些实施例中，第一金属氧化物层122’的氧浓度小于或等于第二金属氧化物层124’的氧浓度，借此减少第一厚部p1A以及第二厚部p1B的电阻率。
请参考图4C，形成栅介电层130于半导体结构120’上。形成第一栅极140于栅介电层130上。在一些实施例中，形成第一栅极140的工艺包括干式蚀刻或湿式蚀刻。第一栅极140在基板100的顶面的法线方向ND上重叠于部分第一厚部p1A以及部分薄部p2，且第一栅极140在法线方向ND上不重叠于另一部分第一厚部p1A、另一部分薄部p2以及第二厚部p1B。
以第一栅极140为遮罩，对半导体结构120’执行掺杂工艺P，以形成包含通道区ch、源极区sr与漏极区dr的半导体结构120。源极区sr与漏极区dr的掺杂浓度大于通道区ch的掺杂浓度。掺杂工艺P例如可为氢等离子体工艺或离子布植工艺，但本发明不以此为限。
请参照图4D，形成层间介电层150于栅介电层130上，并覆盖第一栅极140。之后，形成贯穿层间介电层150及栅介电层130的贯孔V1、V2，且贯孔V1、V2分别在基板100的顶面的法线方向ND上重叠于第一厚部p1A与第二厚部p1B。
然后，请参照图3，形成分别电性连接至第一厚部p1A与第二厚部p1B的源极S及漏极D。举例来说，可形成导电层160于层间介电层150之上，并填入贯孔V1、V2中，以与半导体结构120电性连接。导电层160可包括源极S及漏极D，其分别通过贯孔V1、V2电性连接至第一厚部p1A与第二厚部p1B。
经过上述工艺后可大致上完成半导体装置T1B的制作。
图5是依照本发明的另一实施例的一种半导体装置的剖面示意图。在此必须说明的是，图5的实施例沿用图1的实施例的元件标号与部分内容，其中采用相同或近似的标号来表示相同或近似的元件，并且省略了相同技术内容的说明。关于省略部分的说明可参考前述实施例，在此不赘述。
请参照图5，图5的半导体装置T1C与图1的半导体装置T1A的主要差异在于：半导体装置T1C为双栅极晶体管，其还包括第二栅极142。
请参考图5，第二栅极142在基板100的顶面的法线方向ND上重叠于部分第一厚部p1A、部分第二厚部p1B以及薄部p2。在一些实施例中，第二栅极142重叠于第一厚部p1A的面积大于第二栅极142重叠于第二厚部p1B的面积，但本发明不以此为限。在一些实施例中，部分第一岛状结构122a位于第一栅极140与第二栅极142之间。
在本实施例中，第二栅极142的设置可以提升半导体装置T1C的开启电流(turn-oncurrent)。
图6是依照本发明的一实施例的一种像素电路的示意图。
请参考图6，在本实施例中，像素电路包括驱动元件T1、开关元件T2、电容C以及发光二极管LED。在一些实施例中，发光二极管LED为有机发光二极管或无机发光二极管。图1的半导体装置T1A、图3的半导体装置T1B或图5的半导体装置T1C皆可以用作图6的像素电路的驱动元件T1。关于驱动元件T1的具体结构可以参考图1、图3以及图5的相关内容，于此不再赘述。
驱动元件T1的第一栅极140电性连接至开关元件T2的源极或漏极以及电容C的其中一端。驱动元件T1的漏极D电性连接至电压OVDD。驱动元件T1的源极S电性连接至发光二极管LED的一端以及电容C的其中另一端。发光二极管LED的其中另一端电性连接至接地电压GND。
在本实施例中，电压OVDD大于接地电压GND，因此，在驱动元件T1开启时，电流由漏极D流向源极S，并点亮发光二极管LED。
图7是依照本发明的一实施例的一种像素电路的示意图。
请参考图7，在本实施例中，像素电路包括驱动元件T1、开关元件T2、电容C以及发光二极管LED。在一些实施例中，发光二极管LED为有机发光二极管或无机发光二极管。图1的半导体装置T1A、图3的半导体装置T1B或图5的半导体装置T1C皆可以用作图7的像素电路的驱动元件T1。关于驱动元件T1的具体结构可以参考图1、图3以及图5的相关内容，于此不再赘述。
驱动元件T1的第一栅极140电性连接至开关元件T2的源极或漏极以及电容C的其中一端。驱动元件T1的漏极D电性连接至发光二极管LED的一端。驱动元件T1的源极S电性连接至以及电容C的其中另一端以及接地电压GND。发光二极管LED的其中另一端电性连接至电压OVDD。
在本实施例中，电压OVDD大于接地电压GND，因此，在驱动元件T1开启时，电流通过发光二极管LED后，由漏极D流向源极S。

Claims (10)

1.一种半导体装置，包括：
一基板；
一半导体结构，设置于该基板之上，该半导体结构包括一第一厚部、一第二厚部以及位于该第一厚部与该第二厚部之间的一薄部，其中该第一厚部以及该第二厚部的厚度大于该薄部的厚度；
一栅介电层，设置于该半导体结构上；
一第一栅极，设置于该栅介电层上，其中该第一栅极在该基板的一顶面的一法线方向上重叠于部分该第一厚部以及部分该薄部，且该第一栅极在该基板的该顶面的该法线方向上不重叠于另一部分该薄部以及该第二厚部；
一源极，电性连接该第一厚部；以及
一漏极，电性连接该第二厚部。
2.如权利要求1所述的半导体装置，其中该半导体结构包括：
一第一金属氧化物层，包括互相分离的一第一岛状结构以及一第二岛状结构；以及
一第二金属氧化物层，重叠于该第一岛状结构以及该第二岛状结构，其中该第二金属氧化物层与该第一岛状结构互相堆叠以构成该第一厚部，且该第二金属氧化物层与该第二岛状结构互相堆叠以构成该第二厚部。
3.如权利要求2所述的半导体装置，其中该第一岛状结构的长度不同于该第二岛状结构的长度。
4.如权利要求2所述的半导体装置，其中该第一岛状结构在该法线方向上部分重叠于该第一栅极。
5.如权利要求1所述的半导体装置，其中该半导体结构包括一源极区、一漏极区以及位于该源极区与该漏极区之间的一通道区，其中该通道区包括该第一厚部在该法线方向上重叠于该第一栅极的部分以及该薄部在该法线方向上重叠于该第一栅极的部分。
6.如权利要求5所述的半导体装置，其中该漏极区包括该薄部在该法线方向上不重叠于该第一栅极的部分以及该第二厚部。
7.如权利要求5所述的半导体装置，其中该源极区包括该第一厚部在该法线方向上不重叠于该第一栅极的部分。
8.如权利要求5所述的半导体装置，还包括：
一第二栅极，在该法线方向上重叠于部分该第一厚部、部分该第二厚部以及该薄部。
9.一种半导体装置的制造方法，包括：
形成一半导体结构于一基板之上，该半导体结构包括一第一厚部、一第二厚部以及位于该第一厚部与该第二厚部之间的一薄部，其中该第一厚部以及该第二厚部的厚度大于该薄部的厚度；
形成一栅介电层于该半导体结构上；
形成一第一栅极于该栅介电层上，其中该第一栅极在该基板的一顶面的一法线方向上重叠于部分该第一厚部以及部分该薄部，且该第一栅极在该基板的该顶面的该法线方向上不重叠于另一部分该薄部以及该第二厚部；
形成电性连接该第一厚部的一源极以及电性连接该第二厚部的一漏极。
10.如权利要求9所述的半导体装置的制造方法，还包括：
以该第一栅极为遮罩，对该半导体结构执行一掺杂工艺，以于该半导体结构中形成一源极区、一漏极区以及位于该源极区与该漏极区之间的一通道区，其中该通道区包括该第一厚部在该法线方向上重叠于该第一栅极的部分以及该薄部在该法线方向上重叠于该第一栅极的部分，该漏极区包括该薄部在该法线方向上不重叠于该第一栅极的部分以及该第二厚部，且该源极区包括该第一厚部在该法线方向上不重叠于该第一栅极的部分。
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