CN115939150A - 主动元件基板 - Google Patents

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吕嘉扬
王培筠
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Abstract

一种主动元件基板，包括基板、转接导线、第一绝缘层、第二绝缘层、第一半导体图案、第二半导体图案、第一连接结构、第二连接结构、第一栅极、第二栅极、第三绝缘层、第一源极/漏极以及第二源极/漏极。第一绝缘层位于转接导线之上。第二绝缘层位于第一绝缘层之上。第一半导体图案以及第二半导体图案位于第一绝缘层与第二绝缘层之间。第一连接结构以及第二连接结构位于第二绝缘层之上，且电性连接至转接导线。第一栅极以及第二栅极分别重叠于第一半导体图案以及第二半导体图案。

Description

主动元件基板
技术领域
本发明涉及一种主动元件基板。
背景技术
微型发光二极管(micro-LED)是一种电致发光的半导体元件，具有寿命长、不易破损、反应速度快、可靠性高等优点。一般而言，在微型发光二极管显示装置中，会将大量的微型发光二极管转置于像素阵列基板上，并利用像素阵列基板中的主动元件来控制微型发光二极管的开启或关闭。
发明内容
本发明提供一种主动元件基板，可以减少电压衰退(IR drop)的问题。
本发明的至少一实施例提供一种主动元件基板。主动元件基板包括基板、转接导线、第一绝缘层、第二绝缘层、第一半导体图案、第二半导体图案、第一连接结构、第二连接结构、第一栅极、第二栅极、第三绝缘层、第一源极/漏极以及第二源极/漏极。转接导线位于基板之上。第一绝缘层位于转接导线之上。第二绝缘层位于第一绝缘层之上。第一半导体图案以及第二半导体图案位于第一绝缘层与第二绝缘层之间。第一连接结构以及第二连接结构位于第二绝缘层之上，且分别填入贯穿第一绝缘层以及第二绝缘层的第一通孔以及第二通孔，以电性连接至转接导线。第一栅极以及第二栅极分别重叠于第一半导体图案以及第二半导体图案。第三绝缘层位于第一连接结构、第二连接结构以及第二绝缘层之上。第一源极/漏极以及第二源极/漏极位于第三绝缘层之上，且分别电性连接至第一半导体图案以及第二半导体图案。
附图说明
图1A是依照本发明的一实施例的一种主动元件基板的俯视图。
图1B是沿着图1A的线A-A’的剖面示意图。
图2A是依照本发明的一实施例的一种主动元件基板的俯视图。
图2B是沿着图2A的线A-A’的剖面示意图。
图3A是依照本发明的一实施例的一种主动元件基板的俯视图。
图3B是沿着图3A的线A-A’的剖面示意图。
图4A是依照本发明的一实施例的一种主动元件基板的俯视图。
图4B是沿着图4A的线A-A’的剖面示意图。
图5是依照本发明的一实施例的一种主动元件基板的剖面示意图。
图6A是依照本发明的一实施例的一种主动元件基板的俯视图。
图6B是沿着图6A的线A-A’的剖面示意图。
图7是依照本发明的一实施例的一种主动元件基板的剖面示意图。
图8是依照本发明的一实施例的一种主动元件基板的第二薄膜晶体管的信号波形图。
附图标记说明：
10,20,30,40,50,60,70：主动元件基板
100：基板
110：第一绝缘层
120：第二绝缘层
130：第三绝缘层
140：第四绝缘层
150：第五绝缘层
160：第六绝缘层
210：第一导电层
212：第一底栅极
214：转接导线
216：第二底栅极
222：第一半导体图案
222a,222c：第一掺杂区
222b：第一通道区
224：第二半导体图案
224a,224c：第二掺杂区
224b：第二通道区
226：第三半导体图案
230：第二导电层
231：第一栅极
232：第二栅极
233：第三栅极
234,244：第一连接结构
235,246：第二连接结构
236：扫描线
237：信号线
240：第三导电层
242：电容电极
250：第四导电层
251：第一源极/漏极
252：第二源极/漏极
253：第三源极/漏极
254：第四源极/漏极
255：数据线
256：工作电压线
260：第五导电层
262：第一导电结构
264：第二导电结构
270：第六导电层
272：第一接垫
274：第二接垫
280：导电连接结构
300：发光二极管
310：电极
320：半导体堆层
D1：第一方向
D2：第二方向
FM：发光周期
H1：第一通孔
H2：第二通孔
O1,O2,O3,O4,O5,O6,O7,O8,O9：开口
T1：第一薄膜晶体管
T2：第二薄膜晶体管
T3：第三薄膜晶体管
W1：第一宽度
W2：第二宽度
具体实施方式
图1A是依照本发明的一实施例的一种主动元件基板10的俯视图。图1B是沿着图1A的线A-A’的剖面示意图。须注意的是，为了方便说明，图1A示出了第一导电层210、第一半导体图案222、第二半导体图案224、第三半导体图案226、第二导电层230、第三导电层240以及第四导电层250，并省略其他构件。
请参考图1A与图1B，主动元件基板10包括基板100、转接导线214、第一绝缘层110、第二绝缘层120、第一半导体图案222、第二半导体图案224、第一栅极231、第二栅极232、第一连接结构234、第二连接结构235、第三绝缘层130、第一源极/漏极251以及第二源极/漏极252。在本实施例中，主动元件基板10还包括第一底栅极212、第三半导体图案226、第三栅极233、扫描线236、电容电极242、第四绝缘层140、第三源极/漏极253、第四源极/漏极254、数据线255、工作电压线256、第五导电层260、第六导电层270、导电连接结构280以及发光二极管300。
基板100例如为硬质基板(rigid substrate)，且其材质可为玻璃、石英、有机聚合物或不透光/反射材料(例如：导电材料、金属、晶圆、陶瓷或其他可适用的材料)或是其他可适用的材料。然而，本发明不以此为限，在其它实施例中，基板100也可以是可挠式基板(flexible substrate)或是可拉伸基板。举例来说，可挠式基板以及可拉伸基板的材料包括聚酰亚胺(polyimide，PI)、聚二甲基硅氧烷(polydimethylsiloxane，PDMS)、聚乙烯对苯二甲酸酯(polyethylene terephthalate，PET)、聚二甲酸乙二醇酯(polyethylenenaphthalate，PEN)、聚酯(polyester，PES)、聚甲基丙烯酸甲酯(polymethylmethacrylate，PMMA)、聚碳酸酯(polycarbonate，PC)、聚胺酯(polyurethane PU)或其他合适的材料。
第一导电层210位于基板100之上，且包括第一底栅极212以及转接导线214。第一导电层210包括单层或多层结构，且第一导电层210的材料例如包括铬、金、银、铜、锡、铅、铪、钨、钼、钕、钛、钽、铝、锌、镍、上述金属的合金或金属的堆叠层、上述金属的氮化物或其他低阻抗金属材料。在一些实施例中，形成第一导电层210的方法包括：整面地沉积第一导电材料层于基板100之上，接着通过光刻工艺以及蚀刻工艺以图案化前述第一导电材料层，借此形成第一导电层210。在一些实施例中，第一导电层210的厚度为20纳米至500纳米。
在本实施例中，第一导电层210直接形成于基板100上，但本发明不以此为限。在其他实施例中，第一导电层210与基板100之间还包括其他绝缘层或缓冲层。
第一绝缘层110位于第一导电层210之上，且第一导电层210位于基板100与第一绝缘层110之间。在本实施例中，第一绝缘层110位于第一底栅极212以及转接导线214之上。在一些实施例中，通过物理气相沉积、化学气相沉积或其他合适的工艺形成第一绝缘层110。在一些实施例中，第一绝缘层110的材料包括氧化硅、氮化硅、氮氧化硅、氧化铝、氧化锆、氧化铪或其他合适的材料。在一些实施例中，第一绝缘层110的厚度为50纳米至500纳米。
第一半导体图案222、第二半导体图案224以及第三半导体图案226位于第一绝缘层110之上。第一半导体图案222、第二半导体图案224以及第三半导体图案226各自为单层或多层结构，且其材料包含非晶硅、多晶硅、微晶硅、单晶硅、有机半导体材料、氧化物半导体材料或其他合适的材料或上述材料的组合。
在本实施例中，第一半导体图案222包括两个第一掺杂区222a,222c以及位于两个第一掺杂区222a,222c之间的第一通道区222b，第二半导体图案224包括两个第二掺杂区224a,224c以及位于两个第二掺杂区224a,224c之间的第二通道区224b，第三半导体图案226包括两个第三掺杂区(未绘出)以及位于两个第三掺杂区之间的第三通道区(未绘出)。
在本实施例中，第一半导体图案222、第二半导体图案224以及第三半导体图案226属于相同膜层，且形成第一半导体图案222、第二半导体图案224以及第三半导体图案226的方法包括：整面地沉积半导体材料层于第一绝缘层110之上，接着通过光刻工艺以及蚀刻工艺以图案化前述第一绝缘层110，最后利用掺杂工艺定义出半导体图案的掺杂区以及通道区。在一些实施例中，当前述半导体材料层包括非晶硅时，可选择地通过准分子激光退火(Excimer Laser Annealing,ELA)或其他激光工艺而于前述半导体材料层中形成多晶硅。在一些实施例中，第一半导体图案222、第二半导体图案224以及第三半导体图案226各自的厚度为10纳米至100纳米。
第二绝缘层120位于第一绝缘层110、第一半导体图案222、第二半导体图案224以及第三半导体图案226之上，且第一半导体图案222、第二半导体图案224以及第三半导体图案226位于第一绝缘层110与第二绝缘层120之间。在一些实施例中，第二绝缘层120的材料包括氧化硅、氮化硅、氮氧化硅、氧化铝、氧化锆、氧化铪或其他合适的材料。在一些实施例中，第二绝缘层120的厚度为30纳米至200纳米。
第二导电层230位于第二绝缘层120之上，且包括第一栅极231、第二栅极232、第三栅极233、第一连接结构234、第二连接结构235以及扫描线236。在本实施例中，第二栅极232以及扫描线236沿着第一方向D1延伸。第二导电层230包括单层或多层结构，且第二导电层230的材料例如包括铬、金、银、铜、锡、铅、铪、钨、钼、钕、钛、钽、铝、锌、镍、上述金属的合金或金属的堆叠层或其他金属材料。在一些实施例中，形成第二导电层230的方法包括：整面地沉积第二导电材料层于第二绝缘层120之上，接着通过光刻工艺以及蚀刻工艺以图案化前述第二导电材料层，借此形成第二导电层230。在一些实施例中，第二导电层230的厚度为100纳米至500纳米。在一些实施例中，第二导电层230的厚度大于或等于第一绝缘层110的厚度与第一半导体图案222(或第二半导体图案224或第三半导体图案226)的厚度的总和。
在本实施例中，在形成第二导电层230之前，通过蚀刻工艺以形成开口O5、第一通孔H1以及第二通孔H2。第二导电层230填入开口O5、第一通孔H1以及第二通孔H2中。具体地说，开口O5、第一通孔H1以及第二通孔H2贯穿第一绝缘层110以及第二绝缘层120，其中开口O5重叠于第一底电极212，且第一通孔H1以及第二通孔H2重叠于转接导线214。第一栅极231填入开口O5，以电性连接至第一底电极212。第一连接结构234以及第二连接结构235分别填入第一通孔H1以及第二通孔H2，以电性连接至转接导线214。
在本实施例中，第一通孔H1重叠于部分的第一半导体图案222，且第二通孔H2重叠于部分的第二半导体图案224。在执行形成第一通孔H1以及第二通孔H2的蚀刻工艺时，部分的第一半导体图案222以及部分的第二半导体图案224可做为遮罩，病使第一通孔H1的侧壁以及第二通孔H2的侧壁具有阶梯结构。在本实施例中，在第一半导体图案222上方的部分第一通孔H1以及在第二半导体图案224上方的部分第二通孔H2具有第一宽度W1，在第一半导体图案222下方的另一部分第一通孔H1以及在第二半导体图案224下方的另一部分第二通孔H2具有第二宽度W2，其中第一宽度W1大于第二宽度W2。
通过使第一通孔H1以及第二通孔H2分别重叠于部分的第一半导体图案222以及部分的第二半导体图案224，第一连接结构234可以通过单一个第一通孔H1就将第一半导体图案222电性连接至转接导线214，且第二连接结构235可以通过单一个第二通孔H2就将第二半导体图案224电性连接至转接导线214。在本实施例中，第一连接结构234接触第一半导体图案222的部分顶面以及部分侧面，且第二连接结构235接触第二半导体图案224的部分顶面以及部分侧面。
第一栅极231、第二栅极232以及第三栅极233分别重叠于第一半导体图案222的第一通道区222b、第二半导体图案224的第二通道区224b以及第三半导体图案226的第三通道区。在本实施例中，第一半导体图案222的第一通道区222b位于第一栅极231与第一底电极212之间。
第三绝缘层130位于第二导电层230以及第二绝缘层120之上，且第二导电层230位于第二绝缘层120与第三绝缘层130之间。
第三导电层240位于第三绝缘层130之上，且包括电容电极242。电容电极242重叠于第一栅极233。在一些实施例中，电容电极242电性连接至其他信号线(未绘出)或其他主动元件(未绘出)。第三导电层240包括单层或多层结构，且第三导电层240的材料例如包括铬、金、银、铜、锡、铅、铪、钨、钼、钕、钛、钽、铝、锌、镍、上述金属的合金或金属的堆叠层或其他金属材料。在一些实施例中，形成第三导电层240的方法包括：整面地沉积第三导电材料层于第三绝缘层130之上，接着通过光刻工艺以及蚀刻工艺以图案化前述第三导电材料层，借此形成第三导电层240。
第四绝缘层140位于第三导电层240以及第三绝缘层130之上，且第三导电层240位于第三绝缘层130与第四绝缘层140之间。
第四导电层250位于第三绝缘层130以及第四绝缘层140之上，且包括第一源极/漏极251、第二源极/漏极252、第三源极/漏极253、第四源极/漏极254、数据线255以及工作电压线256。在本实施例中，第一源极/漏极251、第二源极/漏极252、第三源极/漏极253、第四源极/漏极254、数据线255以及工作电压线256皆形成于第四绝缘层140上。在本实施例中，数据线255以及工作电压线256沿着第二方向D2延伸，其中第二方向D2不平行于第一方向D1。第四导电层250包括单层或多层结构，且第四导电层250的材料例如包括铬、金、银、铜、锡、铅、铪、钨、钼、钕、钛、钽、铝、锌、镍、上述金属的合金或金属的堆叠层或其他金属材料。在一些实施例中，形成第四导电层250的方法包括：整面地沉积第四导电材料层于第四绝缘层140之上，接着通过光刻工艺以及蚀刻工艺以图案化前述第四导电材料层，借此形成第四导电层250。
在本实施例中，在形成第四导电层250之前，通过蚀刻工艺以形成开口O1,O2,O3,O4,O6。第四导电层250填入开口O1,O2,O3,O4,O6中。具体地说，开口O1,O2,O4,O6贯穿第二绝缘层120、第三绝缘层130以及第四绝缘层140，其中开口O1,O2重叠于第三半导体图案226，开口O4重叠于第一半导体图案222，且开口O6重叠于第二半导体图案226。开口O3贯穿第三绝缘层130以及第四绝缘层140，其中开口O3重叠于第一栅极231。
第一源极/漏极251填入开口O4，以电性连接工作电压线256至第一半导体图案222。第二源极/漏极252填入开口O6，以电性连接第二半导体图案224。第三源极/漏极253填入开口O1，以电性连接数据线255至第三半导体图案226。第四源极/漏极254填入开口O2,O3，以电性连接第三半导体图案226至第一栅极231。
在本实施例中，第一栅极231、第一底栅极212、第一半导体图案222、第一源极/漏极251以及第一连接结构234共同组成第一薄膜晶体管T1，第二栅极232、第二半导体图案224、第二源极/漏极252以及第二连接结构235共同组成第二薄膜晶体管T2，且第三栅极233、第三半导体图案226、第三源极/漏极253以及第四源极/漏极254共同组成第三薄膜晶体管T3。在本实施例中，第一薄膜晶体管T1为双栅极型薄膜晶体管，双栅极结构可相对于顶部栅极结构提高30％～50％的电流。
在本实施例中，通过第一连接结构234、转接导线214以及第二连接结构235将第一半导体图案222电性连接至第二半导体图案224，可以改善电流流经第一半导体图案222以及第二半导体图案224后出现电压衰退的问题。具体地说，由于半导体材料(第一半导体图案222以及第二半导体图案224)的电阻率较金属材料(第一连接结构234、转接导线214以及第二连接结构235)的电阻率高，若直接延长第一半导体图案222或第二半导体图案224而使第一半导体图案222直接连接第二半导体图案224，则会因为电阻率过高而容易产生电压衰退的问题。在一些实施例中，转接导线214的片电阻为0.1Ω/μm2至50Ω/μm2。在一些实施例中，当第一薄膜晶体管T1以及第二薄膜晶体管T2都处于开启状态时，从第一源极/漏极251至第二源极/漏极252的电流大于1μA(例如大于或等于10μA)，且第一源极/漏极251至第二源极/漏极252的电压衰退(IR drop)小于0.1伏特。
此外，由于转接导线214与数据线255之间的绝缘层数量较第一半导体图案222(或第二半导体图案224)与数据线255之间的绝缘层数量多，因此通过第一连接结构234、转接导线214以及第二连接结构235将第一半导体图案222电性连接至第二半导体图案224，可以提升从第一半导体图案222至第二半导体图案224的导电路径与数据线255之间的距离，借此降低寄生电容(Parasitic capacitance)的问题。
另外，将转接导线214设计于第一导电层210中，可以有效的利用线路布局空间，借此有利于设计高分辨率的像素电路。
第五绝缘层150位于第四绝缘层140以及第四导电层250之上，且第四导电层250位于第四绝缘层140与第五绝缘层150之间。
第五导电层260位于第五绝缘层150之上，且包括第一导电结构262以及第二导电结构264。第五导电层260包括单层或多层结构，且第五导电层260的材料例如包括铬、金、银、铜、锡、铅、铪、钨、钼、钕、钛、钽、铝、锌、镍、上述金属的合金或金属的堆叠层或其他金属材料。在一些实施例中，形成第五导电层260的方法包括：整面地沉积第五导电材料层于第五绝缘层150之上，接着通过光刻工艺以及蚀刻工艺以图案化前述第五导电材料层，借此形成第五导电层260。
在本实施例中，在形成第五导电层260之前，通过蚀刻工艺以形成开口O7。第五导电层260填入开口O7中。具体地说，开口O7贯穿第五绝缘层150，其中开口O7重叠于第二源极/漏极252。
第二导电结构264填入开口O7，以电性连接至第二源极/漏极252。
第六绝缘层160位于第五绝缘层150以及第五导电层260之上，且第五导电层260位于第五绝缘层150与第六绝缘层160之间。
第六导电层270位于第六绝缘层160之上，且包括第一接垫272以及第二接垫274。第六导电层270包括单层或多层结构，且第六导电层270的材料例如包括金属氧化物(例如铟锡氧化物、铟锌氧化物、掺氟的氧化铟)、金属氮化物(例如氮化钛或氮化钼)或上述材料的组合。在一些实施例中，形成第六导电层270的方法包括：整面地沉积第六导电材料层于第六绝缘层160之上，接着通过光刻工艺以及蚀刻工艺以图案化前述第六导电材料层，借此形成第六导电层270。
在本实施例中，在形成第六导电层270之前，通过蚀刻工艺以形成开口O8,O9。第六导电层270填入开口O8,O9中。具体地说，开口O8,O9贯穿第六绝缘层160，其中开口O8,O9分别重叠于第二导电结构264以及第一导电结构262。
第一接垫272填入开口O9，以电性连接至第一导电结构262。第二接垫274填入开口O8，以电性连接至第二导电结构264。第二接垫274通过第二导电结构264而电性连接至第二源极/漏极252。
发光二极管300位于第六绝缘层160之上，且接合至该第一接垫272以及第二接垫274。在本实施例中，发光二极管300与第四导电层250之间包括第五绝缘层150、第五导电层260、第六绝缘层160以及第六导电层270，但本发明不以此为限。在其他实施例中，发光二极管300与第四导电层250之间可以包括更多的绝缘层以及导电层。
发光二极管300包括半导体堆层320以及电极310。半导体堆层320包括N型半导体与P型半导体的堆叠层。在一些实施例中，N型半导体与P型半导体之间还包括发光层。两个电极310分别形成于N型半导体与P型半导体上。
在本实施例中，发光二极管300的电极310朝向第一接垫272以及第二接垫274，且发光二极管300通过导电连接结构280(例如焊料、导电胶或其他导电材料)以覆晶接合的方式接合至第一接垫272以及第二接垫274，但本发明不以此为限。在其他实施例中，发光二极管300的电极310朝向背对第六绝缘层160的一侧，且将发光二极管300粘接至第六绝缘层160后，于电极310上形成其他导电连接结构以将电极310电性连接至第一接垫272以及第二接垫274。在其他实施例中，发光二极管300的电极310分别位于半导体堆层320的相对两侧，且在将发光二极管300的其中一个电极310接合至第一接垫272以及第二接垫274中的一者之后，于另一个电极310上形成其他导电连接结构以将另一个电极310电性连接至第一接垫272以及第二接垫274中的另一者。
图2A是依照本发明的一实施例的一种主动元件基板20的俯视图。图2B是沿着图2A的线A-A’的剖面示意图。在此必须说明的是，图2A和图2B的实施例沿用图1A和图1B的实施例的元件标号与部分内容，其中采用相同或近似的标号来表示相同或近似的元件，并且省略了相同技术内容的说明。关于省略部分的说明可参考前述实施例，在此不赘述。
图2A与图2B的主动元件基板20与图1A与图1B的主动元件基板10的差异在于：在主动元件基板10中，第一连接结构234以及第二连接结构235属于第二导电层230；然而，在主动元件基板20中，第一连接结构244以及第二连接结构246属于第三导电层240。
请参考图2A与图2B，第一导电层210位于基板100与第一绝缘层110之间，且包括第一底电极212以及转接导线214。第二导电层230位于第二绝缘层120与第三绝缘层130之间，且包括第一栅极231、第二栅极232、第三栅极233以及扫描线236。第三导电层240位于第三绝缘层130与第四绝缘层140之间，且包括电容电极242、第一连接结构244以及第二连接结构246。第四导电层250位于第四绝缘层140与第五绝缘层150之间，且包括第一源极/漏极251、第二源极/漏极252、第三源极/漏极253、第四源极/漏极254、数据线255以及工作电压线256。第五导电层260位于第五绝缘层150以及第六绝缘层160之间，且包括第一导电结构262以及第二导电结构264。第六导电层270位于第六绝缘层160上，且包括第一接垫272以及第二接垫274。
在本实施例中，在形成第二导电层230之后，可以用第二导电层230为遮罩，对第一半导体图案222、第二半导体图案224以及第三半导体图案226进行掺杂工艺，以定义出掺杂区与通道区。第一半导体图案222的第一通道区222b、第二半导体图案224的第二通道区224b以及第三半导体图案226的第三通道区皆重叠于第二导电层230。由于第二导电层230没有遮蔽第一掺杂区222c以及第二掺杂区224a，因此可以确保第一半导体图案222接触第一连接结构244的部分以及第二半导体图案224接触第二连接结构246的部分可以在前述掺杂工艺中被掺杂。
在本实施例中，在形成第三导电层240之前，通过蚀刻工艺以形成第一通孔H1以及第二通孔H2。第三导电层240填入第一通孔H1以及第二通孔H2中。具体地说，第一通孔H1以及第二通孔H2贯穿第一绝缘层110、第二绝缘层120以及第三绝缘层130，其中第一通孔H1以及第二通孔H2重叠于转接导线214。第一连接结构244以及第二连接结构246分别填入第一通孔H1以及第二通孔H2，以电性连接至转接导线214。
在本实施例中，在第一半导体图案222上方的部分第一通孔H1以及在第二半导体图案224上方的部分第二通孔H2具有第一宽度W1，在第一半导体图案222下方的另一部分第一通孔H1以及在第二半导体图案224下方的另一部分第二通孔H2具有第二宽度W2，其中第一宽度W1大于第二宽度W2。
通过使第一通孔H1以及第二通孔H2分别重叠于部分的第一半导体图案222以及部分的第二半导体图案224，第一连接结构244可以通过单一个第一通孔H1就将第一半导体图案222电性连接至转接导线214，且第二连接结构246可以通过单一个第二通孔H2就将第二半导体图案224电性连接至转接导线214。在本实施例中，第一连接结构244接触第一半导体图案222的部分顶面以及部分侧面，且第二连接结构246接触第二半导体图案224的部分顶面以及部分侧面。
图3A是依照本发明的一实施例的一种主动元件基板30的俯视图。图3B是沿着图3A的线A-A’的剖面示意图。在此必须说明的是，图3A和图3B的实施例沿用图2A和图2B的实施例的元件标号与部分内容，其中采用相同或近似的标号来表示相同或近似的元件，并且省略了相同技术内容的说明。关于省略部分的说明可参考前述实施例，在此不赘述。
图3A与图3B的主动元件基板30与图2A与图2B的主动元件基板20的差异在于：主动元件基板20的转接导线214延伸经过数据线255的下方。
请参考图3A与图3B，在本实施例中，由于转接导线214属于第一导电层210，可以更有效的利用线路布局空间，借此有利于设计高分辨率的像素电路。举例来说，数据线255可以设置于转接导线214的上方，使数据线255部分重叠于转接导线214。
虽然在本实施例中，第一连接结构244以及第二连接结构246属于第三导电层240，但本发明不以此为限。在其他实施例中，第一连接结构以及第二连接结构属于第二导电层230。
图4A是依照本发明的一实施例的一种主动元件基板40的俯视图。图4B是沿着图4A的线A-A’的剖面示意图。在此必须说明的是，图4A和图4B的实施例沿用图2A和图2B的实施例的元件标号与部分内容，其中采用相同或近似的标号来表示相同或近似的元件，并且省略了相同技术内容的说明。关于省略部分的说明可参考前述实施例，在此不赘述。
图4A与图4B的主动元件基板40与图2A与图2B的主动元件基板20的差异在于：主动元件基板20的第二导电层230还包括信号线237。
请参考图4A与图4B，第二栅极232、扫描线236以及信号线237沿着第一方向D1延伸。转接导线214延伸经过信号线237的下方。在本实施例中，由于转接导线214属于第一导电层210，可以更有效的利用线路布局空间，借此有利于设计高分辨率的像素电路。举例来说，信号线237可以设置于转接导线214的上方，使信号线237部分重叠于转接导线214。在本实施例中，信号线237位于第一连接结构244以及第二连接结构246之间。
虽然在本实施例中，第一连接结构244以及第二连接结构246属于第三导电层240，但本发明不以此为限。在其他实施例中，第一连接结构以及第二连接结构属于第二导电层230，且信号线237位于前述第一连接结构以及前述第二连接结构之间。
图5是依照本发明的一实施例的一种主动元件基板50的剖面示意图。在此必须说明的是，图5的实施例沿用图1A和图1B的实施例的元件标号与部分内容，其中采用相同或近似的标号来表示相同或近似的元件，并且省略了相同技术内容的说明。关于省略部分的说明可参考前述实施例，在此不赘述。
图5的主动元件基板50与图1A与图1B的主动元件基板10的差异在于：主动元件基板50的第一导电层210还包括第二底栅极216。
请参考图5，第二半导体图案224的第二通道区224b位于第二栅极232与第二底栅极216之间。在本实施例中，第一薄膜晶体管T1以及第二薄膜晶体管T2皆为双栅极型薄膜晶体管，双栅极结构可相对于顶部栅极结构提高30％～50％的电流。
图6A是依照本发明的一实施例的一种主动元件基板60的俯视图。图6B是沿着图6A的线A-A’的剖面示意图。在此必须说明的是，图6A和图6B的实施例沿用图5的实施例的元件标号与部分内容，其中采用相同或近似的标号来表示相同或近似的元件，并且省略了相同技术内容的说明。关于省略部分的说明可参考前述实施例，在此不赘述。
图6A与图6B的主动元件基板60与图5的主动元件基板50的差异在于：主动元件基板60的第二薄膜晶体管T2为底部栅极型薄膜晶体管。
请参考图6A与图6B，在本实施例中，第一导电层210包括第二底栅极216(也可直接称为第二栅极)，且第二导电层230不包括第二栅极。
图7是依照本发明的一实施例的一种主动元件基板70的剖面示意图。在此必须说明的是，图7的实施例沿用图1A和图1B的实施例的元件标号与部分内容，其中采用相同或近似的标号来表示相同或近似的元件，并且省略了相同技术内容的说明。关于省略部分的说明可参考前述实施例，在此不赘述。
图7的主动元件基板70与图1A与图1B的主动元件基板10的差异在于：主动元件基板70还包括保护层170以及封装层180。
请参考图7，保护层170环绕发光二极管300的电极310与第一接垫272之间的接点以及电极310与第二接垫274之间的接点。举例来说，保护层170环绕导电连接结构280。在一些实施例中，保护层170包括黑色材料。封装层180位于保护层170以及发光二极管300上。
图8是依照本发明的一实施例的一种主动元件基板的第二薄膜晶体管的信号波形图。在本实施例中，主动元件基板的结构可以参考图1A至图7中的任一实施例。以下采用图1A与图1B的主动元件基板10为例进行说明。
一般而言，无机发光二极管的操作电流(大于1μA)以及亮度皆明显大于有机发光二极管的操作电流(小于0.1μA)以及亮度。尤其是红色的无机发光二极管，通常需要40μA以上的瞬间电流。为了避免无机发光二极管显示装置的显示画面的亮度太高，需要降低无机发光二极管在一个发光周期内的发光时间。具体来说，有机发光二极管的发光时间在一个发光周期内的占比很高，但无机发光二极管的发光时间在一个发光周期内的占比很低。
请参考图1A、图1B以及图8，通过第二薄膜晶体管T2设置，可以通过脉冲信号来控制发光二极管300的发光时间，借此缩短发光二极管300的发光时间在一个发光周期FM内的占比。具体地说，在一个发光周期FM内(即开启第一薄膜晶体管T1一次以及关闭第一薄膜晶体管T1的时间内)，重复多次开启与关闭第二薄膜晶体管T2，借此缩短发光二极管300的发光时间，进而避免显示画面的亮度太高的问题。流经第二薄膜晶体管T2的电流信号如图8所示。
综上所述，通过第一连接结构、转接导线以及第二连接结构将第一半导体图案电性连接至第二半导体图案，可以改善电流流经第一半导体图案以及第二半导体图案后出现电压衰退的问题。此外，由于转接导线与数据线之间的距离较远，因此通过第一连接结构、转接导线以及第二连接结构将第一半导体图案电性连接至第二半导体图案，可以降低寄生电容的问题。

Claims (13)

1.一种主动元件基板，包括：
一转接导线，位于一基板之上；
一第一绝缘层，位于该转接导线之上；
一第二绝缘层，位于该第一绝缘层之上；
一第一半导体图案以及一第二半导体图案，位于该第一绝缘层与该第二绝缘层之间；
一第一连接结构以及一第二连接结构，位于该第二绝缘层之上，且分别填入贯穿该第一绝缘层以及该第二绝缘层的一第一通孔以及一第二通孔，以电性连接至该转接导线；
一第一栅极以及一第二栅极，分别重叠于该第一半导体图案以及该第二半导体图案；
一第三绝缘层，位于该第一连接结构、该第二连接结构以及该第二绝缘层之上；以及
一第一源极/漏极以及一第二源极/漏极，位于该第三绝缘层之上，且分别电性连接至该第一半导体图案以及该第二半导体图案。
2.如权利要求1所述的主动元件基板，还包括：
一第一导电层，位于该基板与该第一绝缘层之间，且包括该转接导线；
一第二导电层，位于该第二绝缘层与该第三绝缘层之间，且包括该第一栅极、该第二栅极、该第一连接结构以及该第二连接结构；
一第四绝缘层，位于该第三绝缘层之上；
一第三导电层，位于该第三绝缘层与该第四绝缘层之间，且包括一电容电极，其中该电容电极重叠于该第一栅极；以及
一第四导电层，位于该第四绝缘层之上，且包括该第一源极/漏极以及该第二源极/漏极。
3.如权利要求2所述的主动元件基板，其中该第一导电层还包括：
一第一底栅极，重叠于该第一栅极，且该第一半导体图案位于该第一底栅极与第一栅极之间。
4.如权利要求2所述的主动元件基板，还包括：
一第三半导体图案，位于该第一绝缘层与该第二绝缘层之间；
其中该第二导电层还包括：
一扫描线以及一信号线，沿着一第一方向延伸，其中该信号线部分重叠于该转接导线，且位于该第一连接结构以及该第二连接结构之间；以及
一第三栅极，电性连接至该扫描线，且重叠于该第三半导体图案；其中该第四导电层还包括：
一数据线，沿着一第二方向延伸，且电性连接至该第三半导体图案。
5.如权利要求2所述的主动元件基板，还包括：
一第三半导体图案，位于该第一绝缘层与该第二绝缘层之间；
其中该第二导电层还包括：
一扫描线，沿着一第一方向延伸；以及
一第三栅极，电性连接至该扫描线，且重叠于该第三半导体图案；其中该第四导电层还包括：
一数据线，沿着一第二方向延伸，其中该数据线部分重叠于该转接导线，且电性连接至该第三半导体图案。
6.如权利要求1所述的主动元件基板，还包括：
一第一导电层，位于该基板与该第一绝缘层之间，且包括该转接导线；
一第二导电层，位于该第二绝缘层与该第三绝缘层之间，且包括该第一栅极以及该第二栅极；
一第四绝缘层，位于该第三绝缘层之上；
一第三导电层，位于该第三绝缘层与该第四绝缘层之间，且包括一电容电极、该第一连接结构以及该第二连接结构，其中该电容电极重叠于该第一栅极；以及
一第四导电层，位于该第四绝缘层之上，且包括该第一源极/漏极以及该第二源极/漏极。
7.如权利要求6所述的主动元件基板，其中该第一导电层还包括：
一第一底栅极，重叠于该第一栅极，且该第一半导体图案位于该第一底栅极与第一栅极之间。
8.如权利要求6所述的主动元件基板，还包括：
一第三半导体图案，位于该第一绝缘层与该第二绝缘层之间；
其中该第二导电层还包括：
一扫描线以及一信号线，沿着一第一方向延伸，其中该信号线部分重叠于该转接导线，且位于该第一连接结构以及该第二连接结构之间；以及
一第三栅极，电性连接至该扫描线，且重叠于该第三半导体图案；其中该第四导电层还包括：
一数据线，沿着一第二方向延伸，且电性连接至该第三半导体图案。
9.如权利要求6所述的主动元件基板，还包括：
一第三半导体图案，位于该第一绝缘层与该第二绝缘层之间；
其中该第二导电层还包括：
一扫描线；以及
一第三栅极，电性连接至该扫描线，且重叠于该第三半导体图案；其中该第四导电层还包括：
一数据线，沿着一第二方向延伸，其中该数据线部分重叠于该转接导线，且该数据线电性连接至该第三半导体图案。
10.如权利要求6所述的主动元件基板，其中该第一半导体图案包括两个第一掺杂区以及位于该些第一掺杂区之间的一个第一通道区，且该第二半导体图案包括两个第二掺杂区以及位于该些第二掺杂区之间的一个第二通道区，其中该第一通道区以及该第二通道区重叠于该第二导电层。
11.如权利要求1所述的主动元件基板，其中该第一连接结构接触该第一半导体图案的部分顶面以及部分侧面，且该第二连接结构接触该第二半导体图案的部分顶面以及部分侧面。
12.如权利要求1所述的主动元件基板，还包括：
一工作电压线，电性连接至该第一源极/漏极；
一接垫，电性连接至该第二源极/漏极；
一发光二极管，接合至该接垫；以及
一保护层，环绕该发光二极管与该接垫之间的接点。
13.如权利要求12所述的主动元件基板，其中该保护层包括黑色材料。
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