CN116779675A - 半导体装置以及半导体封装 - Google Patents

半导体装置以及半导体封装 Download PDF

Info

Publication number
CN116779675A
CN116779675A CN202210696549.3A CN202210696549A CN116779675A CN 116779675 A CN116779675 A CN 116779675A CN 202210696549 A CN202210696549 A CN 202210696549A CN 116779675 A CN116779675 A CN 116779675A
Authority
CN
China
Prior art keywords
semiconductor
region
semiconductor region
semiconductor device
type
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202210696549.3A
Other languages
English (en)
Inventor
田中克久
河野洋志
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Toshiba Electronic Devices and Storage Corp
Original Assignee
Toshiba Corp
Toshiba Electronic Devices and Storage Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp, Toshiba Electronic Devices and Storage Corp filed Critical Toshiba Corp
Publication of CN116779675A publication Critical patent/CN116779675A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7803—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device
    • H01L29/7806—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device the other device being a Schottky barrier diode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5386—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
    • H01L29/0623—Buried supplementary region, e.g. buried guard ring
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H01L29/404—Multiple field plate structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H01L29/407—Recessed field plates, e.g. trench field plates, buried field plates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H01L29/872—Schottky diodes

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Geometry (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

根据一实施方式，半导体装置有第一电极、第一导电型的第一半导体区域、第二导电型的第二半导体区域、栅极电极、第二导电型的第三半导体区域、导电部、第二导电型的第四半导体区域、第一导电型的第五半导体区域、第一导电型的第六半导体区域及第二电极。第一半导体区域包含第一区域及第二区域。第二半导体区域及第三半导体区域设于第一区域之上。栅极电极设于第二半导体区域之上。第三半导体区域与第二半导体区域分离。导电部设于第三半导体区域之上。第四半导体区域设于第二区域之上，与第三半导体区域相接。第五半导体区域设于第四半导体区域的一部分之上。第六半导体区域有比第一半导体区域高的第一导电型的杂质浓度，与第三半导体区域相接。

Description

半导体装置以及半导体封装
关联申请
本申请享受以日本专利申请第2022-35311号(申请日：2022年3月8日)为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的全部内容。
技术领域
本发明的实施方式一般涉及半导体装置以及半导体封装。
背景技术
金属氧化物半导体场效应晶体管(MOSFET)等半导体装置例如被用于电力转换。对于半导体装置，要求能够抑制装置损坏的技术。
发明内容
本发明提供能够抑制装置损坏的半导体装置以及半导体封装。
根据一实施方式，半导体装置具备第一电极、第一导电型的第一半导体区域、第二导电型的第二半导体区域、栅极电极、第二导电型的第三半导体区域、导电部、第二导电型的第四半导体区域、第一导电型的第五半导体区域、第一导电型的第六半导体区域和第二电极。所述第一半导体区域设于所述第一电极之上，且与所述第一电极电连接。所述第一半导体区域包含第一区域和设于所述第一区域之上的第二区域。所述第二半导体区域设于所述第一区域之上。所述栅极电极经由栅极绝缘层设于所述第二半导体区域之上。所述第三半导体区域设于所述第一区域之上。所述第三半导体区域在与从所述第一电极朝向所述第一半导体区域的第一方向垂直的第二方向上经由所述第二区域从所述第二半导体区域分离。所述导电部经由绝缘层设于所述第三半导体区域之上。所述第四半导体区域设于所述第二区域之上，且与所述第三半导体区域相接。所述第五半导体区域设于所述第四半导体区域的一部分之上。所述第六半导体区域具有比所述第一半导体区域高的第一导电型的杂质浓度，且与所述第三半导体区域相接。所述第二电极设于所述第四半导体区域以及所述第五半导体区域之上，且与所述第四半导体区域以及所述第五半导体区域电连接。
附图说明
图1是对第一实施方式的半导体装置的一部分进行表示的剖面图。
图2的(a)和(b)、图3的(a)和(b)以及图4的(a)和(b)是表示第一实施方式的半导体装置的制造工序的剖面图。
图5是对参考例的半导体装置的一部分进行表示的剖面图。
图6的(a)和(b)以及图7的(a)和(b)是对第一实施方式的半导体装置的一部分进行表示的俯视图。
图8是对第一实施方式的第一变形例的半导体装置的一部分进行表示的示意图。
图9是对第一实施方式的第二变形例的半导体装置的一部分进行表示的示意图。
图10是对第一实施方式的第三变形例的半导体装置的一部分进行表示的示意图。
图11是对第一实施方式的第四变形例的半导体装置的一部分进行表示的示意图。
图12是对第一实施方式的第五变形例的半导体装置的一部分进行表示的示意图。
图13是对第一实施方式的第六变形例的半导体装置的一部分进行表示的剖面图。
图14是图13的A1-A2剖面图。
图15是对第一实施方式的第七变形例的半导体装置的一部分进行表示的剖面图。
图16是对第一实施方式的第七变形例的半导体装置的一部分进行表示的剖面图。
图17是图15以及图16的A1-A2剖面图。
图18是表示第一实施方式的第七变形例的半导体装置的动作的示意图。
图19是对第一实施方式的第八变形例的半导体装置的一部分进行表示的俯视图。
图20是对第一实施方式的第八变形例的半导体装置的一部分进行表示的俯视图。
图21是对第二实施方式的半导体装置的一部分进行表示的剖面图。
图22、图23是对第二实施方式的半导体装置的一部分进行表示的俯视图。
图24是对第三实施方式的半导体封装的一部分进行表示的俯视图。
具体实施方式
以下，参照附图对本发明的各实施方式进行说明。
附图是示意性的或者概念性的图，各部分的厚度和宽度的关系、各部分间的大小的比率等未必与现实情况相同。即使在表示相同部分的情况下，根据附图，也会有彼此的尺寸、比率被差异化表示的情况。
在本申请的说明书和各图中，对于与已经说明的要素相同的要素，标注相同的附图标记并适当省略详细的说明。
在以下的说明以及附图中，n+、n－以及p+、p这些标记表示各杂质浓度的相对的高低。即，附有“+”的标记表示与未附有“+”以及“－”中的任一方的标记相比杂质浓度相对较高，附有“－”的标记表示与未附有任一方的标记相比杂质浓度相对较低。在各个区域中包含p型杂质和n型杂质双方的情况下，这些标记表示这些杂质相互补偿之后的净的杂质浓度的相对的高低。
对于以下说明的各实施方式，也可以使各半导体区域的p型和n型颠倒来实施各实施方式。
(第一实施方式)
图1是对第一实施方式的半导体装置的一部分进行表示的剖面图。
第一实施方式的半导体装置是MOSFET。如图1所示，第一实施方式的半导体装置100包含n－型(第一导电型)漂移区域1(第一半导体区域)、p+型(第二导电型)半导体区域2(第二半导体区域)、p+型半导体区域3(第三半导体区域)、p型基极区域4(第四半导体区域)、n+型源极区域5(第五半导体区域)、n+型半导体区域6(第六半导体区域)、n+型漏极区域8、p+型接触区域9、栅极电极10、导电部20、漏极电极31(第一电极)以及源极电极32(第二电极)。
在实施方式的说明中，使用XYZ正交坐标系。将从漏极电极31朝向n－型漂移区域1的方向设为Z方向(第一方向)。将与Z方向正交的一方向设为X方向(第二方向)。将与X方向以及Z方向正交的方向设为Y方向(第三方向)。另外，在此，将从漏极电极31朝向n－型漂移区域1的方向称为“上”，将与之相反的方向称为“下”。这些方向是基于漏极电极31与n－型漂移区域1的相对位置关系的方向，与重力的方向没有关系。
漏极电极31设于半导体装置100的下表面。n+型漏极区域8设于漏极电极31之上，且与漏极电极31电连接。n－型漂移区域1设于n+型漏极区域8之上。n－型漂移区域1的n型杂质浓度比n+型漏极区域8的n型杂质浓度低。n－型漂移区域1经由n+型漏极区域8与漏极电极31电连接。
n－型漂移区域1包含第一区域1a以及第二区域1b。第二区域1b局部地设于第一区域1a之上。p+型半导体区域2以及p+型半导体区域3设于第一区域1a之上。p+型半导体区域2和p+型半导体区域3在X方向上经由第二区域1b而相互分离。即，在X方向上，按顺序排列设置有p+型半导体区域2、第二区域1b(n－型漂移区域1的一部分)、p+型半导体区域3。
栅极电极10经由栅极绝缘层11设于p+型半导体区域2之上。导电部20经由绝缘层21设于p+型半导体区域3之上。p+型半导体区域3的一部分沿X-Y面设于导电部20的下部的周围。
p型基极区域4设于n－型漂移区域1之上。p型基极区域4从p+型半导体区域2分离，且与p+型半导体区域3相接。因此，p+型半导体区域3的电位与p型基极区域4的电位实质上相同。例如，p+型半导体区域2以及p+型半导体区域3各自的p型杂质浓度均比p型基极区域4的p型杂质浓度高。n+型源极区域5设于p型基极区域4的一部分之上。p+型接触区域9设于p型基极区域4的另一部分之上。p+型接触区域9的p型杂质浓度比p型基极区域4的p型杂质浓度高。
栅极电极10在X方向上经由栅极绝缘层11而与p型基极区域4面对。在图示的例子中，栅极电极10在X方向上经由栅极绝缘层11而与第二区域1b以及n+型源极区域5面对。导电部20在X方向上经由绝缘层21而与p+型半导体区域3、p型基极区域4以及p+型接触区域9面对。
n+型半导体区域6从p+型半导体区域2分离，且与p+型半导体区域3相接。在图示的例子中，n+型半导体区域6分别设于p+型半导体区域3的X方向上的两端的正下方。
源极电极32设于n+型源极区域5以及p+型接触区域9之上，且与n+型源极区域5以及p+型接触区域9电连接。p型基极区域4经由p+型接触区域9与源极电极32电连接。栅极电极10以及导电部20分别通过栅极绝缘层11以及绝缘层21而与源极电极32电分离。
导电部20与栅极电极10电连接。导电部20的电位也可以是浮动的。由此，能够使栅极-源极间电容Cgd降低而使半导体装置100的反馈电容降低。或者，导电部20也可以与源极电极32电连接。
第二区域1b、p+型半导体区域2、p+型半导体区域3、p型基极区域4、n+型源极区域5、p+型接触区域9、栅极电极10以及导电部20分别沿Y方向延伸，并在X方向上设有多个。例如，栅极电极10和导电部20在X方向上交替设置。在导电部20与源极电极32电连接的情况下，导电部20的Y方向上的端部被向上方提升，与源极电极32电连接。
对半导体装置100的动作进行说明。
在相对于源极电极32向漏极电极31施加了正的电压的状态下，栅极电极10被施加阈值以上的电压。由此，在p型基极区域4形成沟道(反转层)，半导体装置100变为导通状态。电子通过沟道从源极电极32流向漏极电极31。若施加于栅极电极10的电压变得比阈值低，则p型基极区域4的沟道消失，半导体装置100变为截止状态。
对半导体装置100的各构成要素的材料的一个例子进行说明。
n－型漂移区域1、p+型半导体区域2、p+型半导体区域3、p型基极区域4、n+型源极区域5、n+型半导体区域6、n+型漏极区域8以及p+型接触区域9包含半导体材料。作为半导体材料，可以使用碳化硅。作为半导体材料，也可以使用硅、氮化镓或者砷化镓。作为n型杂质，可以使用砷、磷或者锑。作为p型杂质，可以使用硼。
栅极绝缘层11以及绝缘层21包含绝缘材料。例如，栅极绝缘层11以及绝缘层21包含氧化硅、氮化硅或者氮氧化硅。栅极电极10以及导电部20包含多晶硅等导电材料。在栅极电极10以及导电部20中，也可以添加n型或者p型的杂质。漏极电极31以及源极电极32包含钛、钨或者铝等金属。
图2～图4是表示第一实施方式的半导体装置的制造工序的剖面图。
参照图2～图4对第一实施方式的半导体装置100的制造方法的一个例子进行说明。首先，准备包含n+型半导体层8x的半导体基板。在n+型半导体层8x之上，通过外延生长形成n－型半导体层1x。在n－型半导体层1x之上，通过外延生长形成n型半导体层1y。n型半导体层1y具有比n－型半导体层1x高的n型杂质浓度。如图2的(a)所示，向n型半导体层1y离子注入n型杂质，形成n+型半导体区域6x。
向n型半导体层1y离子注入p型杂质，形成p+型半导体区域2x以及p+型半导体区域3x。如图2的(b)所示，向n型半导体层1y的上表面依次离子注入p型杂质以及n型杂质，形成p型半导体区域4x、n+型半导体区域5x以及p+型半导体区域9x。
通过反应性离子蚀刻(RIE)，形成贯通p型半导体区域4x以及n+型半导体区域5x的沟槽T1和贯通p型半导体区域4x以及p+型半导体区域9x的沟槽T2。通过热氧化，如图3的(a)所示，沿沟槽T1以及T2的内表面形成绝缘层11x。
在绝缘层11x之上，通过化学气相沉积(CVD)形成埋入沟槽T1以及T2的导电层。通过化学干法蚀刻(CDE)使导电层的上表面后退。由此，如图3的(b)所示，在沟槽T1的内部形成导电层10x，在沟槽T2的内部形成导电层20x。
形成覆盖导电层10x以及20x的绝缘层11y。通过RIE将绝缘层11x的一部分以及绝缘层11y的一部分去除，使n+型半导体区域5x以及p+型半导体区域9x露出。如图4的(a)所示，在绝缘层11x以及绝缘层11x之上形成金属层32x。
对n+型半导体层8x的下表面进行磨削，直至n+型半导体层8x变为规定的厚度。如图4的(b)所示，在n+型半导体层8x之下形成金属层31x。通过以上的工序，制造出图1所示的半导体装置100。
图4的(b)所示的n－型半导体层1x与图1所示的n－型漂移区域1的第一区域1a对应。n型半导体层1y与第二区域1b对应。p+型半导体区域2x以及p+型半导体区域3x分别与p+型半导体区域2以及p+型半导体区域3对应。p型半导体区域4x与p型基极区域4对应。n+型半导体区域5x与n+型源极区域5对应。n+型半导体区域6x与n+型半导体区域6对应。n+型半导体层8x与n+型漏极区域8对应。p+型半导体区域9x与p+型接触区域9对应。导电层10x与栅极电极10对应。导电层20x与导电部20对应。金属层31x与漏极电极31对应。金属层32x与源极电极32对应。
第一实施方式的半导体装置100也可以通过图示的例子以外的制造方法进行制造。例如，n型半导体层1y也可以通过多次的外延生长而形成。对于每个外延生长出的层，向与p+型半导体区域2x以及p+型半导体区域3x对应的区域离子注入p型杂质。也可以通过与p+型半导体区域2x相同的离子注入形成p+型半导体区域3x的下部，通过贯通沟槽T2的离子注入形成p+型半导体区域3x的上部。对于离子注入的具体方法，可以适当选择从相对于半导体基板表面的法线方向倾斜的方向进行离子注入的方法、高加速度的离子注入等。
对第一实施方式的优点进行说明。
图5是对参考例的半导体装置的一部分进行表示的剖面图。
在图5所示的半导体装置100r中，与半导体装置100相比，未设置p+型半导体区域3、导电部20、n+型半导体区域6等。在半导体装置100r中，在栅极电极10之下设有p+型半导体区域2。由此，容易在n－型漂移区域1与p+型半导体区域2之间发生雪崩击穿，能够抑制栅极电极10底部的雪崩击穿的发生。其结果，难以产生栅极绝缘层11的绝缘损坏。
在半导体装置100r中，在n－型漂移区域1与任一p+型半导体区域2之间，可能集中地发生雪崩击穿。由此，生成大量的空穴以及电子。所生成的空穴冲击栅极绝缘层11，在栅极电极10与漏极电极31源极电极32之间发生短路。由此，半导体装置100r损坏。
在半导体装置100中，设有与p+型半导体区域3相接的n+型半导体区域6。n+型半导体区域6的n型杂质浓度比n－型漂移区域1的n型杂质浓度高。因此，在半导体装置100耐压时，p+型半导体区域3与n+型半导体区域6的pn结附近的电场强度比n－型漂移区域1与p+型半导体区域2之间的pn结附近的电场强度高。在p+型半导体区域3与n+型半导体区域6之间发生雪崩击穿，能够抑制n－型漂移区域1与p+型半导体区域2之间的雪崩击穿的发生。
在发生了雪崩击穿时，生成大量的空穴以及电子。空穴通过p型基极区域4向源极电极32排出。电子通过n－型漂移区域1以及n+型漏极区域8向漏极电极31排出。在半导体装置100中，p+型半导体区域3与p型基极区域4相接。p+型半导体区域3与p型基极区域4之间的对空穴的电阻比p+型半导体区域2与p型基极区域4之间的对空穴的电阻低。因此，在p+型半导体区域3与n+型半导体区域6之间发生了雪崩击穿时，空穴容易流向p型基极区域4。由此，可抑制雪崩击穿所导致的栅极绝缘层11的损坏。半导体装置100的损坏得到抑制，能够提高半导体装置100的可靠性。
优选的是，第二区域1b的n型杂质浓度比第一区域1a的n型杂质浓度高。第二区域1b在X方向上与栅极电极10并列，与第一区域1a相比容易耗尽。通过使第二区域1b具有比第一区域1a高的n型杂质浓度，能够抑制半导体装置100的耐压的降低并且降低半导体装置100的导通电阻。
n+型半导体区域6的n型杂质浓度越高，越容易在p+型半导体区域3与n+型半导体区域6之间发生雪崩击穿。另一方面，若过度提高n+型半导体区域6的n型杂质浓度，则n型杂质从n+型半导体区域6向其它半导体区域扩散，半导体装置100的耐压可能降低。因此，优选的是，n+型半导体区域6的n型杂质浓度高于1.0×1017atom/cm3且低于1.0×1018atom/cm3。为了抑制p型杂质的扩散并且充分缓和导电部20下方的电场强度，优选的是，p+型半导体区域3的p型杂质浓度高于1.0×1017atom/cm3且低于1.0×1019atom/cm3。
其它各半导体区域的优选杂质浓度的一个例子如下。n－型漂移区域1的n型杂质浓度高于1.0×1015atom/cm3且低于5.0×1016atom/cm3。p+型半导体区域2的p型杂质浓度高于1.0×1018atom/cm3且低于1.0×1019atom/cm3低。p型基极区域4的p型杂质浓度高于1.0×1016atom/cm3且低于5.0×1018atom/cm3。n+型源极区域5的n型杂质浓度高于5.0×1018atom/cm3且低于5.0×1020atom/cm3。n+型漏极区域8的n型杂质浓度高于1.0×1018atom/cm3且低于1.0×1020atom/cm3。p+型接触区域9的p型杂质浓度高于1.0×1018atom/cm3且低于1.0×1020atom/cm3。
图6的(a)、图6的(b)、图7的(a)以及图7的(b)是对第一实施方式的半导体装置的一部分进行表示的俯视图。
图6的(a)以及图6的(b)与图1的A1-A2剖面相当。如图6的(a)所示，n+型半导体区域6也可以沿p+型半导体区域3在Y方向上延伸。如图6的(b)所示，多个n+型半导体区域6也可以相互分离地在Y方向上排列。
根据图6的(a)所示的构造，与图6(b)所示的构造相比，能够在Y方向上更均匀地发生雪崩击穿。其结果，可进一步抑制n－型漂移区域1与p+型半导体区域2之间的雪崩击穿的发生。
图7的(a)以及图7的(b)与图1的B1-B2剖面相当。在X-Y面上，每单位面积的栅极电极10的数量与每单位面积的导电部20的数量既可以相同，也可以不同。
半导体装置100包含例如图7的(a)所示的第一构造部101。在第一构造部101中，两个以上的导电部20与一个栅极电极10在X方向上交替设置。每单位面积的导电部20的数量比每单位面积的栅极电极10的数量多。通过设置第一构造部101，能够容易在p+型半导体区域3与n+型半导体区域6之间发生雪崩击穿。
半导体装置100也可以包含图7的(b)所示的第二构造部102。在第二构造部102中，两个以上的栅极电极10与一个导电部20在X方向上交替设置。每单位面积的栅极电极10的数量比每单位面积的导电部20的数量多。通过设置第二构造部102，能够提高导通状态下的沟道密度而降低半导体装置100的导通电阻。
图7的(a)所示的C1-C2线处的剖面构造以及图7的(b)所示的D1-D2线处的剖面构造与图1所示的剖面的构造相同。半导体装置100既可以仅包含第一构造部101或者第二构造部102中的任一方，也可以包含第一构造部101以及第二构造部102双方。
图8是对第一实施方式的第一变形例的半导体装置的一部分进行表示的示意图。
在第一变形例的半导体装置110中，如图8所示，n+型半导体区域6的下端的Z方向上的位置与p+型半导体区域3的下端的Z方向上的位置相同。n+型半导体区域6位于p+型半导体区域3的X方向上的两侧部。半导体装置110的n+型半导体区域6与半导体装置100的n+型半导体区域6相比在Z方向上更长。
图9是对第一实施方式的第二变形例的半导体装置的一部分进行表示的示意图。
在第二变形例的半导体装置120中，如图9所示，n+型半导体区域6的下端与p+型半导体区域3的下端相比位于上方。n+型半导体区域6位于p+型半导体区域3的X方向上的两侧部。导电部20的下部在X方向上位于n+型半导体区域6彼此之间。
图10是对第一实施方式的第三变形例的半导体装置的一部分进行表示的示意图。图11是对第一实施方式的第四变形例的半导体装置的一部分进行表示的示意图。
在第三以及第四变形例的半导体装置130以及140中，如图10以及图11所示，n+型半导体区域6在Z方向上设于第一区域1a与p+型半导体区域3之间。在图10所示的半导体装置130中，n+型半导体区域6的X方向上的长度比p+型半导体区域3的X方向上的长度长。在图11所示的半导体装置140中，n+型半导体区域6的X方向上的长度比p+型半导体区域3的X方向上的长度短。
在图8～图11所示的任一半导体装置中，都设有与p+型半导体区域3相接的n+型半导体区域6，且p+型半导体区域3与p型基极区域4相接。因此，能够抑制雪崩击穿所导致的半导体装置的损坏。
更优选的是，如图8、图10以及图11所示，n+型半导体区域6与p+型半导体区域3的下端的至少一部分相接。在p+型半导体区域3的下端附近，与p+型半导体区域3的上部相比，电场强度高。通过使n+型半导体区域6与p+型半导体区域3的下端的至少一部分相接，在p+型半导体区域3与n+型半导体区域6之间更容易发生雪崩击穿。n－型漂移区域1p+型半导体区域2之间的雪崩击穿的发生进一步得到抑制。
特别是，如图8以及图10所示，优选的是，n+型半导体区域6与p+型半导体区域3的X方向上的端部的下端相接。电场强度在该下端是最高的。通过使n+型半导体区域6与p+型半导体区域3的X方向上的端部的下端相接，更容易在p+型半导体区域3与n+型半导体区域6之间发生雪崩击穿。n－型漂移区域1与p+型半导体区域2之间的雪崩击穿的发生进一步得到抑制。
图12是对第一实施方式的第五变形例的半导体装置的一部分进行表示的示意图。
在第五变形例的半导体装置150中，如图12所示，p+型半导体区域3包含第一部分3a以及第二部分3b。第二部分3b设于第一部分3a之上。第二部分3b位于第一部分3a与导电部20之间。第一部分3a的p型杂质浓度比第二部分3b的p型杂质浓度高。
同样，p+型半导体区域2包含部分2a以及部分2b。部分2b设于部分2a之上。部分2b位于部分2a与栅极电极10之间。部分2a的p型杂质浓度比部分2b的p型杂质浓度高。
通过在从导电部20分离的位置设置p+型半导体区域3的第一部分3a，能够降低绝缘层21附近的电场强度。由此，能够抑制绝缘层21的绝缘损坏的发生。同样，通过在从栅极电极10分离的位置设置p+型半导体区域2的部分2a，能够降低栅极绝缘层11附近的电场强度。由此，能够抑制栅极绝缘层11的绝缘损坏的发生。
优选的是，n+型半导体区域6与第一部分3a相接。在图示的例子中，n+型半导体区域6分别与第一部分3a的X方向上的端部的下端相接。通过使n+型半导体区域6与第一部分3a相接，更能够提高p+型半导体区域3与n+型半导体区域6的pn结附近的电场强度。其结果，更容易在p+型半导体区域3与n+型半导体区域6之间发生雪崩击穿。
为了提高电场强度并且抑制p型杂质的扩散，优选的是，第一部分3a的p型杂质浓度高于1.0×1019atom/cm3且低于1.0×1020atom/cm3。优选的是，第二部分3b的p型杂质浓度高于1.0×1017atom/cm3且低于1.0×1018atom/cm3。
或者，也可以是，第一部分3a的p型杂质浓度高于1.0×1017atom/cm3且低于1.0×1018atom/cm3，第二部分3b的p型杂质浓度高于1.0×1018atom/cm3且低于1.0×1019atom/cm3。在第一部分3a的p型杂质浓度低于第二部分3b的p型杂质浓度的情况下，能够降低n－型漂移区域1与第一部分3a的pn结附近的电场强度。由此，能够提高半导体装置150的耐压。
图13是对第一实施方式的第六变形例的半导体装置的一部分进行表示的剖面图。图14是图13的A1-A2剖面图。图13与图14的B1-B2剖面图相当。
第六变形例的半导体装置160还包含p+型连接区域7(第七半导体区域)。p+型连接区域7在X方向上位于p+型半导体区域2与p+型半导体区域3之间，且与p+型半导体区域2以及p+型半导体区域3相接。通过p+型连接区域7，p+型半导体区域2与p+型半导体区域3电连接。因此，p+型半导体区域2的电位与p+型半导体区域3的电位以及p型基极区域4的电位实质上相同。p+型连接区域7的p型杂质浓度与p+型半导体区域2以及p+型半导体区域3各自的p型杂质浓度相等。或者，p+型连接区域7的p型杂质浓度也可以与p+型半导体区域2以及p+型半导体区域3各自的p型杂质浓度不同。
如图14所示，p+型半导体区域2以及p+型半导体区域3沿Y方向延伸。在p+型半导体区域2与p+型半导体区域3之间，p+型连接区域7在Y方向上与第二区域1b并列。第二区域1b和p+型连接区域7在Y方向上交替设置。多个n+型半导体区域6在X方向上与多个第二区域1b分别并列。
p+型连接区域7的Y方向上的长度L1比第二区域1b的Y方向上的长度L2短。由此，能够抑制半导体装置160的导通电阻的增加并且使p+型半导体区域2的电位稳定。
图14所示的C1-C2线处的剖面构造与图1所示的剖面构造相同。因此，容易在p+型半导体区域3与n+型半导体区域6之间发生雪崩击穿，能够抑制半导体装置160产生损坏。另外，即使在n－型漂移区域1与p+型半导体区域2之间产生了雪崩击穿的情况下，也能够经由p+型连接区域7以及p+型半导体区域3高效率地排出空穴。因此，与半导体装置100相比，更能够抑制雪崩击穿所导致的半导体装置160的损坏。
图15以及图16是对第一实施方式的第七变形例的半导体装置的一部分进行表示的剖面图。图17是图15以及图16的A1-A2剖面图。图15以及图16分别与图17的B1-B2剖面图以及C1-C2剖面图相当。
在第七变形例的半导体装置170中，如图15所示，p+型半导体区域3包含第二部分3b～第四部分3d。第三部分3c设于第二部分3b的一部分之上。第四部分3d在X方向上设于第三部分3c与导电部20之间。第三部分3c以及第四部分3d与p型基极区域4相接。在图示的例子中，导电部20以及一对第四部分3d位于一对第三部分3c之间。导电部20位于一对第四部分3d之间。
第四部分3d的p型杂质浓度比第二部分3b以及第三部分3c各自的p型杂质浓度低。第四部分3d的p型杂质浓度与p型基极区域4的p型杂质浓度之差比第三部分3c的p型杂质浓度与p型基极区域4的p型杂质浓度之差小。
如图16所示，在半导体装置170的一部分的X-Z剖面中，不设置第三部分3c以及第四部分3d。在该剖面中，在第二部分3b与p型基极区域4之间，导电部20经由绝缘层21而与n－型漂移区域1面对。
如图17所示，多个第三部分3c相互分离地沿Y方向排列。多个第四部分3d分别位于多个第三部分3c与导电部20之间。
图18是表示第一实施方式的第七变形例的半导体装置的动作的示意图。
在半导体装置170中，导电部20与栅极电极10电连接。在半导体装置170为导通状态时，如图18所示，除了p型基极区域4以往，在第四部分3d也形成沟道ch。一部分电子如箭头A所示的那样从p型基极区域4的沟道通过第四部分3d的沟道ch流向n－型漂移区域1。
根据第七变形例，在半导体装置170为导通状态时，不只是栅极电极10的周围，在导电部20的周围也能够流过电流。特别是，能够在p+型半导体区域3的第四部分3d形成沟道来流过电流。由此，与半导体装置100相比，能够降低半导体装置170的导通电阻。另外，第二部分3b通过具有比第四部分3d高的p型杂质浓度的第三部分3c与p型基极区域4电连接。因此，能够抑制由于设置第四部分3d而引起的、p+型半导体区域3与p型基极区域4之间的对空穴的电阻的增加。
图19以及图20是对第一实施方式的第八变形例的半导体装置的一部分进行表示的俯视图。
在第八变形例的半导体装置180a以及180b中，如图19以及图20所示，栅极电极10的宽度W1与导电部20的宽度W2相互不同。宽度是X方向上的长度。
在图19所示的半导体装置180a中，宽度W2比宽度W1窄。宽度W1较窄，相应地，与宽度W1和宽度W2相同的情况相比，能够增加每单位面积的栅极电极10的数量。由此，与半导体装置100相比，能够进一步降低半导体装置180a的导通电阻。
在图20所示的半导体装置180b中，宽度W2比宽度W1宽。伴随着宽度W2的增加，p+型半导体区域3的宽度也变宽。在半导体装置180b耐压时，在p+型半导体区域3的X方向上的两侧部的下端产生电场集中。若p+型半导体区域3的宽度较窄，则一方的下端周边的电场分布将给另一方的下端周边的电场分布带来影响。双方的下端彼此相互提高电场强度，电场强度将过度增大。通过扩大p+型半导体区域3的宽度，能够抑制双方的下端的电场强度的提高。其结果，能够提高半导体装置180b的耐压。
(第二实施方式)
图21是对第二实施方式的半导体装置的一部分进行表示的剖面图。
如图21所示，与第一实施方式的半导体装置100相比，第二实施方式的半导体装置200还包含肖特基势垒二极管(SBD)40。在半导体装置200中，源极电极32包含朝向下方延伸的突出部32a。突出部32a在X方向上与p型基极区域4以及p+型接触区域9并列，并与这些半导体区域相接。另外，突出部32a的下部与n－型漂移区域1的第二区域1b相接。利用第二区域1b和突出部32a形成SBD40。
源极电极32为了SBD40的形成而包含钛、铂或者钒等。源极电极32也可以包含钛与铝的层叠膜。
半导体装置200除了SBD40以外，还具有由n－型漂移区域1和p型基极区域4构成的PN二极管。在相对于漏极电极31向源极电极32施加了正的电压时，若电流流入该PN二极管，则半导体装置200的特性发生变化。例如，半导体区域的结晶缺陷增大，半导体装置200的导通电阻发生变动。
SBD40与PN二极管相比具有更低的导通电压。因此，在半导体装置200中，在相对于漏极电极31向源极电极32施加了正的电压时，电流流入SBD40，能够使流入PN二极管的电流降低。能够抑制结晶缺陷的增大，抑制半导体装置200的导通电阻的变动。其结果，能够提高半导体装置200的可靠性。
图22以及图23是对第二实施方式的半导体装置的一部分进行表示的俯视图。
例如如图22所示，在X方向上，导电部20设于栅极电极10与SBD40之间。SBD40位于导电部20彼此之间。根据该配置，与后述的图23所示的构造相比，能够使SBD40和沿X方向与该SBD40相邻的栅极电极10之间的X方向上的距离D1(第一距离)较长。在半导体装置200为导通状态时，电流流向栅极电极10附近，产生热量。通过使距离D1较长，能够抑制SBD40的温度由于该发热而上升。其结果，能够抑制肖特基电极(突出部32a)的劣化。
如图23所示，在X方向上，栅极电极10也可以设于导电部20与SBD40之间。SBD40位于栅极电极10彼此之间。根据该配置，与前述的图22所示的构造相比，能够使SBD40和沿X方向与该SBD40相邻的导电部20之间的X方向上的距离D2(第二距离)较长。在半导体装置200产生了雪崩击穿时，电流流向导电部20附近，产生热量。通过使距离D2较长，能够抑制SBD40的温度由于该发热而上升。其结果，能够抑制肖特基电极(突出部32a)的劣化。
(第三实施方式)
图24是对第三实施方式的半导体封装的一部分进行表示的俯视图。
如图24所示，第三实施方式的半导体封装300包含半导体装置100、漏极端子51(第一端子)、源极端子52(第二端子)以及栅极端子53(第三端子)。半导体装置100包含多个源极电极32和栅极焊盘33。
在半导体装置100的上表面，多个源极电极32相互分离地设置。栅极焊盘33从多个源极电极32分离。栅极焊盘33与多个源极电极32电分离，并与栅极电极10电连接。栅极焊盘33也可以还与导电部20电连接。
漏极端子51包含搭载部51a。搭载部51a是沿X-Y面扩展的板状。半导体装置100的漏极电极31被安装于搭载部51a之上，且与漏极端子51电连接。源极端子52通过配线52a与源极电极32电连接。栅极端子53通过配线53a与栅极焊盘33电连接。
漏极端子51、源极端子52以及栅极端子53包含铜、铁或者镍等金属。配线52a以及53a是铜线、铝条、Al-Cu线、Al-Cu条等，通过引线键合而形成。配线52a以及53a也可以分别是导线框的一部分。
半导体装置100包含第一构造部101以及第二构造部102。在第一构造部101中，如图8的(a)所示，每单位面积的导电部20的数量比每单位面积的栅极电极10的数量多。在第二构造部102中，如图8的(b)所示，每单位面积的栅极电极10的数量比每单位面积的导电部20的数量多。
配线52a位于第一构造部101的正上方。换言之，配线52a的一端在第一构造部101的正上方与源极电极32相接。位于第一构造部101的正上方的配线52a的数量比位于第二构造部102的正上方的配线52a的数量多。在配线52a位于第一构造部101的正上方的情况下，与配线52a位于第二构造部102的正上方的情况相比，能够降低配线52a与第一构造部101之间的电阻。
在第一构造部101中，与第二构造部102相比，容易发生雪崩击穿。在发生雪崩击穿时，在第一构造部101中生成大量的电子以及空穴。通过使配线52a位于第一构造部101的正上方，空穴容易流向配线52a。其结果，能够抑制雪崩击穿所导致的半导体装置100的损坏，能够提高半导体封装300的可靠性。另外，通过使半导体装置100包含第二构造部102，能够抑制由于设置第一构造部101而引起的导通电阻的增大。
以上说明的各实施方式以及各实施例的构造可以适当组合。例如，图7的(a)以及图7的(b)所示的第一构造部101以及第二构造部102的剖面构造也可以具有与半导体装置110～170中的任一方相同的构造。在半导体装置110～140中的任一方之中，与半导体装置150相同，p+型半导体区域3也可以包含第一部分3a以及第二部分3b。在半导体装置110～150中的任一方之中，与半导体装置160相同，也可以设置p+型连接区域7。在半导体装置110～160中的任一方之中，与半导体装置170相同，p+型半导体区域3也可以包含第二部分3b～第四部分3d。在半导体装置110～170、180a或者180b中，也可以与半导体装置200同样地设置SBD40。在半导体封装300中，也可以设置半导体装置110～170、180a、180b或者200来取代半导体装置100。该情况下，半导体装置110～170、180a、180b或者200包含每单位面积的导电部20的数量比每单位面积的栅极电极10的数量多的第一构造部101。
在以上说明的实施方式中，对于各半导体区域之间的杂质浓度的相对的高低，例如可以使用扫描型静电电容显微镜(SCM)来确认。此外，各半导体区域中的载流子浓度可以视为与各半导体区域中活化的杂质浓度相等。因而，对于各半导体区域之间的载流子浓度的相对的高低，也可以使用SCM来确认。对于各半导体区域中的杂质浓度，可以通过二次离子质量分析法(SIMS)进行测定。
以上例示了本发明的一些实施方式，但这些实施方式是作为例子而提出的，不意图限定发明的范围。这些新的实施方式可以以其它各种方式实施，能够在不脱离发明的主旨的范围内进行各种省略、置换、变更等。这些实施方式及其变形例包含在发明的范围及主旨中，并且包含于权利要求书所记载的发明及其等效的范围内。另外，前述的各实施方式能够相互组合实施。

Claims (14)

1.一种半导体装置，其特征在于，具备：
第一电极；
第一导电型的第一半导体区域，其设于所述第一电极之上，且与所述第一电极电连接，包含第一区域和设于所述第一区域之上的第二区域；
第二导电型的第二半导体区域，其设于所述第一区域之上；
栅极电极，其经由栅极绝缘层设于所述第二半导体区域之上；
第二导电型的第三半导体区域，其设于所述第一区域之上，所述第三半导体区域在与第一方向垂直的第二方向上经由所述第二区域而与所述第二半导体区域分离，所述第一方向从所述第一电极朝向所述第一半导体区域；
导电部，其经由绝缘层设于所述第三半导体区域之上；
第二导电型的第四半导体区域，其设于所述第二区域之上，且与所述第三半导体区域相接；
第一导电型的第五半导体区域，其设于所述第四半导体区域的一部分之上；
第一导电型的第六半导体区域，其与所述第三半导体区域相接，所述第六半导体区域中的第一导电型的杂质浓度比所述第一半导体区域中的第一导电型的杂质浓度高；以及
第二电极，其设于所述第四半导体区域以及所述第五半导体区域之上，且与所述第四半导体区域以及所述第五半导体区域电连接。
2.根据权利要求1所述的半导体装置，其特征在于，
所述第二区域中的第一导电型的杂质浓度比所述第一区域中的第一导电型的杂质浓度高。
3.根据权利要求1所述的半导体装置，其特征在于，
所述第六半导体区域与所述第三半导体区域的下端的至少一部分相接。
4.根据权利要求1所述的半导体装置，其特征在于，
所述第三半导体区域包含第一部分和设于所述第一部分之上的第二部分，
所述第二部分的一部分在所述第一方向上位于所述第一部分与所述导电部之间，
所述第一部分中的第二导电型的杂质浓度比所述第二部分中的第二导电型的杂质浓度高。
5.根据权利要求1所述的半导体装置，其特征在于，
所述半导体装置还具备设于所述第二半导体区域与所述第三半导体区域之间的第二导电型的第七半导体区域，
所述第七半导体区域在与所述第一方向以及所述第二方向垂直的第三方向上与所述第二区域并列。
6.根据权利要求1所述的半导体装置，其特征在于，
所述第三半导体区域包含：
第二部分；
第三部分，其设于所述第二部分的一部分之上；以及
第四部分，其设于所述第二部分的另一部分之上，且在所述第二方向上位于所述导电部与所述第三部分之间；
所述第四部分的第二导电型的杂质浓度比所述第三部分的第二导电型的杂质浓度低。
7.根据权利要求6所述的半导体装置，其特征在于，
所述第三部分以及所述第四部分分别在与所述第一方向以及所述第二方向垂直的第三方向上设有多个。
8.根据权利要求1所述的半导体装置，其特征在于，
所述第一电极与所述第六半导体区域之间的所述第一方向上的距离比所述第一电极与所述第二半导体区域之间的所述第一方向上的距离短。
9.根据权利要求1所述的半导体装置，其特征在于，
所述第一电极与所述第六半导体区域之间的所述第一方向上的距离和所述第一电极与所述第二半导体区域之间的所述第一方向上的距离相同。
10.根据权利要求1所述的半导体装置，其特征在于，
所述第一电极与所述第六半导体区域之间的所述第一方向上的距离比所述第一电极与所述第二半导体区域之间的所述第一方向上的距离长。
11.根据权利要求1所述的半导体装置，其特征在于，
所述第六半导体区域的所述第二方向上的长度比所述第三半导体区域的所述第二方向上的长度短。
12.根据权利要求1所述的半导体装置，其特征在于，
所述第六半导体区域的所述第二方向上的长度比所述第三半导体区域的所述第二方向上的长度长。
13.一种半导体封装，其特征在于，具备：
权利要求1所述的半导体装置；
第一端子，其与所述第一电极电连接；
第二端子，其与所述第二电极电连接；
配线，其将所述第二电极与所述第二端子电连接；以及
第三端子，其与所述栅极电极电连接；
所述半导体装置包含每单位面积的所述导电部的数量比每单位面积的所述栅极电极的数量多的第一构造部，
所述配线位于所述第一构造部的正上方。
14.根据权利要求13所述的半导体封装，其特征在于，
所述配线设有多个，
所述半导体装置还包含每单位面积的所述栅极电极的数量比每单位面积的所述导电部的数量多的第二构造部，
位于所述第一构造部的正上方的所述配线的数量比位于所述第二构造部的正上方的所述配线的数量多。
CN202210696549.3A 2022-03-08 2022-06-20 半导体装置以及半导体封装 Pending CN116779675A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2022-035311 2022-03-08
JP2022035311A JP2023130809A (ja) 2022-03-08 2022-03-08 半導体装置及び半導体パッケージ

Publications (1)

Publication Number Publication Date
CN116779675A true CN116779675A (zh) 2023-09-19

Family

ID=87931112

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202210696549.3A Pending CN116779675A (zh) 2022-03-08 2022-06-20 半导体装置以及半导体封装

Country Status (3)

Country Link
US (1) US20230290850A1 (zh)
JP (1) JP2023130809A (zh)
CN (1) CN116779675A (zh)

Also Published As

Publication number Publication date
JP2023130809A (ja) 2023-09-21
US20230290850A1 (en) 2023-09-14

Similar Documents

Publication Publication Date Title
US8269272B2 (en) Semiconductor device and method for manufacturing the same
US20070138546A1 (en) Semiconductor device
JP6378220B2 (ja) 半導体装置
JP7243094B2 (ja) 半導体装置
CN110164971B (zh) 半导体装置
US10629725B2 (en) Semiconductor device having semiconductor regions with an interval therebetween in a gate pad region
JP2018049908A (ja) 半導体装置及びその製造方法
JP7211516B2 (ja) 半導体装置
CN107393951A (zh) 半导体装置及半导体装置的制造方法
WO2022239285A1 (ja) 半導体装置
US11276771B2 (en) Semiconductor device
US8482060B2 (en) Semiconductor device
WO2022239284A1 (ja) 半導体装置
CN114203818A (zh) 半导体装置
US20120241848A1 (en) Semiconductor element and method of manufacturing semiconductor element
CN116779675A (zh) 半导体装置以及半导体封装
JP2021052054A (ja) 半導体装置
KR101932661B1 (ko) 전력 ｍｏｓ 트랜지스터를 포함하는 반도체 소자
US11862698B2 (en) Semiconductor device and method of manufacturing semiconductor device
US20240088250A1 (en) Semiconductor device
JP7231065B2 (ja) 半導体装置
CN114026700B (zh) 具有回流金属间电介质层的功率半导体器件
US20230299150A1 (en) Semiconductor device
US20230231042A1 (en) Semiconductor device and method of manufacturing the same
JP2024034141A (ja) 半導体装置および半導体装置の製造方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination