CN116709771A - 半导体器件 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 56
- 239000000758 substrate Substances 0.000 claims abstract description 88
- 230000002093 peripheral effect Effects 0.000 claims abstract description 35
- 239000000463 material Substances 0.000 claims description 62
- 239000000872 buffer Substances 0.000 claims description 30
- 238000002955 isolation Methods 0.000 claims description 15
- 230000007423 decrease Effects 0.000 claims description 4
- 239000011810 insulating material Substances 0.000 description 56
- 239000004020 conductor Substances 0.000 description 35
- 238000000034 method Methods 0.000 description 19
- 238000005530 etching Methods 0.000 description 17
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 12
- 229910052710 silicon Inorganic materials 0.000 description 12
- 239000010703 silicon Substances 0.000 description 12
- 238000004519 manufacturing process Methods 0.000 description 8
- 230000008569 process Effects 0.000 description 8
- 229910052581 Si3N4 Inorganic materials 0.000 description 7
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 7
- 229910052814 silicon oxide Inorganic materials 0.000 description 7
- 238000002360 preparation method Methods 0.000 description 6
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 6
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 5
- 230000004048 modification Effects 0.000 description 4
- 238000012986 modification Methods 0.000 description 4
- 238000000926 separation method Methods 0.000 description 4
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 3
- 239000010949 copper Substances 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 229920005591 polysilicon Polymers 0.000 description 3
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 2
- 238000004378 air conditioning Methods 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 230000004888 barrier function Effects 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 239000010941 cobalt Substances 0.000 description 2
- 229910017052 cobalt Inorganic materials 0.000 description 2
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 2
- 229910052802 copper Inorganic materials 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 210000001503 joint Anatomy 0.000 description 2
- 229910052759 nickel Inorganic materials 0.000 description 2
- 230000000149 penetrating effect Effects 0.000 description 2
- 238000005240 physical vapour deposition Methods 0.000 description 2
- 125000006850 spacer group Chemical group 0.000 description 2
- 239000010936 titanium Substances 0.000 description 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- 239000010937 tungsten Substances 0.000 description 2
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- UGACIEPFGXRWCH-UHFFFAOYSA-N [Si].[Ti] Chemical compound [Si].[Ti] UGACIEPFGXRWCH-UHFFFAOYSA-N 0.000 description 1
- IVHJCRXBQPGLOV-UHFFFAOYSA-N azanylidynetungsten Chemical compound [W]#N IVHJCRXBQPGLOV-UHFFFAOYSA-N 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 230000006386 memory function Effects 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 230000000750 progressive effect Effects 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
- 229910052715 tantalum Inorganic materials 0.000 description 1
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 1
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/34—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the transistor being at least partially in a trench in the substrate
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/09—Manufacture or treatment with simultaneous manufacture of the peripheral circuit region and memory cells
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/48—Data lines or contacts therefor
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/48—Data lines or contacts therefor
- H10B12/482—Bit lines
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
Abstract
本发明提供了一种半导体器件，衬底具有存储单元区、外围电路区以及位于存储单元区及外围电路区之间的交界区；多条位线位于衬底上且沿第一方向间隔排布，并从存储单元区沿第二方向延伸至交界区内；多条虚拟线位于交界区的衬底上，一条虚拟线与一条位线的端部对接且沿第二方向对齐，每条虚拟线包括依次堆叠于衬底上的第一绝缘层和第二绝缘层。本发明中，第一绝缘层底部的横向宽度大于顶部的横向宽度，通过增加虚拟线底部的宽度增强虚拟线的强度，防止虚拟线由于高度和宽度之比较大发生倒伏，提高了器件的性能和稳定性；并且，由于只增加了虚拟线底部的宽度，不会影响器件的各项参数。
Description
本发明是申请号为“202110455099.4”、申请日为“2021年4月26日”、申请名称为“半导体器件及其制备方法”的发明案的分案申请。
技术领域
本发明涉及半导体技术领域，尤其涉及一种半导体器件。
背景技术
存储器，例如动态随机存储器(Dynamic Random Access Memory，DRAM)，其通常具有存储单元阵列，所述存储单元阵列中包括多个呈阵列式排布的存储单元。所述存储器具有多条字线结构和位线结构，字线结构埋入在衬底中，位线结构形成在衬底上且与相应的存储单元电性连接，并且所述存储器还包括电容结构，所述电容结构用于存储代表存储信息的电荷，以及所述存储单元可通过一节点接触结构电性连接所述电容结构，从而实现各个存储单元的存储功能。
存储器还具有存储单元区及外围电路区，其中，存储单元区用于形成存储器的存储单元，外围电路区用于形成存储器的外围电路，存储单元区与外围电路之间的交界处还会存在交界区。目前，交界区内的虚拟线的高度和宽度之比较大，容易倒伏，从而导致存储器的性能和稳定性下降。
发明内容
本发明的目的在于提供一种半导体器件，用于解决交界区内的虚拟线的高度和宽度之比较大，容易倒伏，进而导致器件的性能和稳定性下降的问题。
为了达到上述目的，本发明提供了一种半导体器件，包括：
衬底，具有存储单元区、外围电路区以及位于所述存储单元区及所述外围电路区之间的交界区；
多条位线，位于所述衬底上且沿第一方向间隔排布，并从所述存储单元区沿第二方向延伸至所述交界区内；
多条虚拟线，位于所述交界区的衬底上，一条所述虚拟线与一条所述位线的端部对接且沿所述第二方向对齐，每条所述虚拟线包括依次堆叠于所述衬底上的第一绝缘层和第二绝缘层，其中，所述第一绝缘层底部的横向宽度大于顶部的横向宽度。
可选的，所述第一绝缘层底部的横向宽度大于顶部的横向宽度的两倍。
可选的，所述第一绝缘层自底部至顶部的横向宽度逐渐减小。
可选的，所述第一绝缘层沿第三方向的截面为梯形。
可选的，所述虚拟线的深宽比大于10。
可选的，还包括第一侧墙和第二侧墙，所述第一侧墙覆盖所述虚拟线的侧壁，所述第二侧墙覆盖所述位线的侧壁。
每条所述虚拟线还包括第三绝缘层，所述第三绝缘层位于所述第一绝缘层及第二绝缘层之间。
可选的，所述第一绝缘层、第二绝缘层及第三绝缘层均至少包含两种及两种以上的绝缘材料。
可选的，所述虚拟线的第一绝缘层的底部的部分厚度横向延伸至与相邻的虚拟线的第一绝缘层的底部连接，以覆盖所述交界区的衬底的部分表面。
本发明还提供了一种半导体器件的制备方法，包括：
提供衬底，所述衬底具有存储单元区、外围电路区以及位于所述存储单元区及所述外围电路区之间的交界区；
形成多条位线于所述衬底上，所述位线沿第一方向间隔排布，并从所述存储单元区沿第二方向延伸至所述交界区内；以及；
形成多条虚拟线于所述交界区的衬底上，一条所述虚拟线与一条所述位线的端部对接且沿所述第二方向对齐，每条所述虚拟线包括依次堆叠于所述衬底上的第一绝缘层和第二绝缘层，其中，所述第一绝缘层底部的横向宽度大于顶部的横向宽度。
可选的，形成多条所述位线的同时形成多条所述虚拟线。
可选的，形成多条所述位线及多条所述虚拟线的步骤包括：
依次至少一层导电材料层于所述衬底上，并去除所述交界区的衬底上的所述导电材料层；
形成所述第一绝缘材料层于所述衬底上，并去除所述存储单元区的所述导电材料层上的第一绝缘材料层；
形成所述第二绝缘材料层于所述衬底上；以及，
刻蚀所述交界区的所述第二绝缘材料层及所述第一绝缘材料层形成若干第一开口，所述交界区剩余的所述第一绝缘材料层及所述第二绝缘材料层分别构成第一绝缘层和第二绝缘层，所述第一绝缘层及所述第二绝缘层依次堆叠后构成所述虚拟线，以及刻蚀所述存储单元区的所述第二绝缘材料层及所述导电材料层形成若干第二开口，所述存储单元区剩余的导电材料层及第二绝缘材料层分别构成导电层及第四绝缘层，所述导电层及所述第四绝缘层依次堆叠后构成所述位线。
可选的，刻蚀所述交界区的所述第二绝缘材料层及所述第一绝缘材料层与刻蚀所述存储单元区的所述第二绝缘材料层及所述导电材料层的步骤同步进行，并且刻蚀所述导电材料层的速率大于刻蚀所述第一绝缘材料层的速率，刻蚀完毕后，所述第一开口贯穿所述第二绝缘材料层并延伸至所述第一绝缘材料层中，所述第二开口贯穿所述第二绝缘材料层及所述导电材料层并露出所述衬底，形成所述虚拟线之后，所述虚拟线的第一绝缘层的底部的部分厚度横向延伸至与相邻的虚拟线的第一绝缘层的底部连接，以覆盖所述交界区的衬底的部分表面。
可选的，所述第二开口位于所述第一绝缘层的部分的顶部的横向宽度大于底部的横向宽度。
可选的，所述第二开口位于所述第一绝缘层的部分的顶部的横向宽度大于底部的横向宽度的两倍。
可选的，形成多条所述位线及多条所述虚拟线之后，还包括：
在所述虚拟线的侧壁上形成第一侧墙以及在所述位线的侧壁形成第二侧墙。
在本发明提供的半导体器件中，衬底具有存储单元区、外围电路区以及位于所述存储单元区及所述外围电路区之间的交界区；多条位线位于所述衬底上且沿第一方向间隔排布，并从所述存储单元区沿第二方向延伸至所述交界区内；多条虚拟线位于所述交界区的衬底上，一条所述虚拟线与一条所述位线的端部对接且沿所述第二方向对齐，每条所述虚拟线包括依次堆叠于所述衬底上的第一绝缘层和第二绝缘层。本发明中，所述第一绝缘层底部的横向宽度大于顶部的横向宽度，通过增加所述虚拟线底部的宽度增强所述虚拟线的强度，防止所述虚拟线由于高度和宽度之比较大发生倒伏，提高了器件的性能和稳定性；并且，由于只增加了所述虚拟线底部的宽度，不会影响器件的各项参数。
附图说明
图1为本发明实施例一提供的半导体器件的制备方法的流程图；
图2a～图2k为本发明实施例一提供的半导体器件的制备方法的相应流程对应的结构示意图，其中，图2k为本发明实施例一提供的半导体器件的俯视图，图2j为本发明实施例一提供的图2k中的半导体器件沿aa方向及bb方向的剖视图；
图3为本发明实施例二提供的半导体器件沿aa方向及bb方向的剖视图；
图4为本发明实施例三提供的半导体器件的制备方法的相应流程对应的结构示意图；
图5为本发明实施例三提供的半导体器件沿aa方向及bb方向的剖视图；
其中，附图标记为：
100-衬底；100A-存储单元区；100C-交界区；201-第一缓冲材料层；202-第一导电材料层；202a-第一导电层；203-第二导电材料层；203a-第二导电层；204-掩模材料层；204a-掩模层；205-第二缓冲材料层；206-第一绝缘材料层；206a-第一绝缘层；207-第二绝缘材料层；207a-第二绝缘层；207b-第四绝缘层；208a-第三绝缘层；208b-第五绝缘层；300-连接触点；401-第一开口；402-第二开口；
BL-位线；DL-虚拟线；WL-字线；S/D-源/漏区；D1-第一方向；D2-第二方向；D3-第二方向；SP1-第一侧墙；SP2-第二侧墙；STI-沟槽隔离结构；
X1-第一绝缘层底部的横向宽度；
X2-第二绝缘层底部的横向宽度；
X3-第二子开口的底部的横向宽度；
X4-第二子开口的顶部的横向宽度。
X5-虚拟线的横向宽度；
h-虚拟线的深度。
具体实施方式
下面将结合示意图对本发明的具体实施方式进行更详细的描述。根据下列描述，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
实施例一
图2k为本实施例提供的半导体器件的俯视图，图2j为图2k沿aa方向和bb方向的剖视图。所述半导体器件例如是一随机动态处理存储器(Dynamic Random Access Memory，DRAM)元件等存储器装置，但不以此为限。
如图2k及图2j所示，所述半导体器件包括衬底100、形成在所述衬底100内的多条字线WL以及形成在所述衬底100上的多条位线BL和多条虚拟线DL。
所述衬底100例如为硅基底(silicon substrate)、含硅基底(siliconcontaining substrate)、外延硅基底(epitaxial silicon substrate)、硅覆绝缘基底(silicon-on-insulator substrate)等。
其中，所述衬底100定义有存储单元区100A(memory cell region)、外围电路区(periphery region，未示出)以及位于所述存储单元区100A及所述外围电路区之间的交界区100C。所述存储单元区100A中例如可以进一步形成有多个有源区AA，所述有源区AA可以用于构成存储单元；所述外围电路区位于所述存储单元区100A的一侧，用于形成所述半导体器件的外围电路；所述交界区100C位于所述存储单元区100A与所述外围电路区的交界处，所述交界区100C可以是缓冲形成于所述存储单元区100A中的结构和形成于所述外围电路区中的结构之间的差异的区域，同样，所述交界区100C也可以是用于将所述存储单元区100A的结构和所述外围电路区的结构彼此连接的区域。
如图2k及图2j所示，本实施例中，所述外围电路区位于所述存储单元区100A的右侧。然而，在其他实施例中，所述外围电路区也可以设置在其他区域。
进一步的，在所述衬底100中形成有沟槽隔离结构STI，所述存储单元区100A的沟槽隔离结构STI定义出多个所述有源区AA，每个所述有源区AA例如包括源/漏区S/D。而所述外围电路区及所述交界区100C中也相应具有所述沟槽隔离结构STI。
所述衬底100中还形成有字线沟槽，多条所述字线沟槽位于所述存储单元区100A中，所述字线沟槽用于容纳所述字线WL。具体的，所述字线沟槽沿着第一方向D1延伸，以穿过相应的有源区AA和沟槽隔离结构STI。多条所述字线WL位于所述字线沟槽中，且沿第二方向D2间隔排布，每条所述字线WL均沿第一方向D1延伸以与所述存储单元区100A中相应的有源区AA相交。所述源/漏区S/D包括第一源/漏区和第二源/漏区，所述第一源/漏区和所述第二源/漏区分别位于所述字线WL的两侧，以共同构成存储晶体管。
所述字线WL可以包括栅介质层、栅导电层及栅绝缘层，其中，所述栅介质层覆盖所述字线沟槽的内壁，所述栅导电层位于所述栅介质层上并填充部分深度的所述字线沟槽，所述栅绝缘层位于所述栅导电层上并填充所述字线沟槽的剩余深度。
请继续参考如图2k及图2j，多条所述位线BL形成在所述衬底100上并至少位于所述存储单元区100A中。具体的，本实施例中，多条所述位线BL沿着第一方向D1间隔排布，每条所述字线WL均从所述存储单元区100A中沿所述第一方向D1延伸至所述交界区100C中。如此，各个所述位线BL与所述存储单元区100A中相应的有源区AA也相交。
请继续参考如图2k及图2j，所述位线BL可以是多层结构，包括依次堆叠设置至少一个导电层、掩模层204a及第四绝缘层207b。本实施例中，所述导电层具有两个，分别为第一导电层202a和第二导电层203a，所述第二导电层203a覆盖所述第一导电层202a，所述掩模层204a及所述第四绝缘层207b作为所述位线BL的遮蔽层。其中，所述第一导电层202a的材质例如包括掺杂的多晶硅，所述第二导电层203a的材质例如包括金属(例如钨、钛、铝、铜、镍、钴或钽)，所述第四绝缘层207b的材质例如包括氧化硅、氮化硅或氮氧化硅。
至少部分所述位线BL还可以包括连接触点300，所述连接触点300设置在穿透所述第一导电层202a及部分所述衬底100的接触孔中，以与所述衬底100内的源/漏区S/D电性连接。也可以这么理解，一部分所述位线BL是位于所述衬底100上的，另一部分所述位线BL是延伸至所述衬底100内，与所述衬底100内的源/漏区S/D电性连接。
进一步的，所述位线BL的侧壁上覆盖有第二侧墙SP2，其中，所述第二侧墙SP2至少覆盖所述依次堆叠的所述第一导电层202a、第二导电层203a、掩模层204a及所述第四绝缘层207b的侧壁，从而与所述遮蔽层一起保护所述第一导电层202a及所述第二导电层203a不被外界侵扰。
继续参考图2k所示，相邻所述位线BL可进一步界定出节点接触窗(未示出)，所述节点接触窗用于容纳节点接触结构。具体的实施例中，所述衬底100上例如还形成有多条分隔线(图中未示出)，所述分隔线沿所述第一方向D1延伸，所述分隔线和所述位线BL相互垂直，以使所述分隔线和所述位线BL相交以围绕出所述节点接触窗。
进一步地，多条所述虚拟线DL形成在所述衬底100上并位于所述交界区100C中。具体的，本实施例中，多条所述虚拟线DL沿着所述第一方向D1间隔排布，每条所述虚拟线DL均沿所述第一方向D1延伸至一端与所述位线BL的一端搭接。如此，一条所述虚拟线DL与一条所述位线BL在所述第二方向D2上彼此对齐，且每条所述虚拟线DL的一端与对应的所述位线BL的一端搭接，以在所述第二方向D2构成一个连续的线状结构。
所述虚拟线DL与所述位线BL同层设置，在制备时可以同步制备而成，但是，与所述位线BL不同的是，所述虚拟线DL仅作为图案存在而不执行一些功能，例如传递电信号、存储电子等。
继续参考图2j所示，所述虚拟线DL可以是多层结构，包括依次堆叠设置至少第一绝缘层206a及所述第二绝缘层207a，所述第二绝缘层207a覆盖所述第一绝缘层206a。进一步地，所述第二绝缘层207a的侧壁是垂直的，也即，所述第二绝缘层206a的底部的横向宽度与顶部的横向宽度相等，如此，所述第二绝缘层207a在第三方向D3(垂直于厚度方向)上的截面为矩形；所述第一绝缘层206a底部的横向宽度X1大于顶部的横向宽度X2，如此，所述第一绝缘层206a呈现上窄下宽的形貌。本实施例中，所述第一绝缘层206a的横向宽度沿底部至顶部的方向逐渐减小，以使所述第一绝缘层206a在所述第三方向D3的截面为梯形，但不应以此为限。
由于所述第一绝缘层206a为上窄下宽的结构，相当于增加了所述虚拟线DL底部的宽度，进而增强了所述虚拟线DL的强度，防止所述虚拟线DL由于高度和宽度比较大发生倒伏，提高了器件的性能和稳定性；并且，由于只增加了所述虚拟线DL底部的宽度，不会影响器件的各项参数。
本实施例中，所述虚拟线DL由于高度和宽度比大于10，也即，所述虚拟线DL的横向宽度X5与深度h之比大于10。
本实施例中，所述第一绝缘层206a底部的横向宽度X1大于顶部的横向宽度X2的两倍，即X1＞2X2，如此可以增加所述虚拟线DL的抗倒伏效果。
进一步的，所述虚拟线DL的侧壁上覆盖有第一侧墙SP1，其中，所述第一侧墙SP1至少覆盖所述依次堆叠的所述第一绝缘层206a及所述第二绝缘层207a的侧壁。
本实施例中，所述第二绝缘层207a与所述第四绝缘层207b是同一个膜层的两个部分，可以同步制备而成；类似的，所述第一侧墙SP1与所述第二侧墙SP2也可以同步制备而成，这将在下文中进行描述。
所述第一绝缘层206a与所述第二绝缘层207a的材质均为绝缘材料，所述第一绝缘层206a与所述第二绝缘层207a的材质相同或不同均可。本实施例中，所述第一绝缘层206a的材质为氧化硅，所述第二绝缘层207a的材质为氮化硅。
基于此，本实施例还提供了一种半导体器件的制备方法。图1为本实施例提供的半导体器件的制备方法的流程图。如图1所示，所述半导体器件的制备方法包括：
步骤S100：提供衬底，所述衬底具有存储单元区、外围电路区以及位于所述存储单元区及所述外围电路区之间的交界区；
步骤S200：形成多条位线于所述衬底上，所述位线沿第一方向间隔排布，并从所述存储单元区沿第二方向延伸至所述交界区内；以及；
步骤S300：形成多条虚拟线于所述交界区的衬底上，一条所述虚拟线与一条所述位线的端部对接且沿所述第二方向对齐，每条所述虚拟线包括依次堆叠于所述衬底上的第一绝缘层和第二绝缘层，其中，所述第一绝缘层底部的横向宽度大于顶部的横向宽度。
下面结合附图2a～图2k对本实施例提供的半导体器件的制备方法进行详细说明。
请参阅图2a，执行步骤S100，提供衬底100，所述衬底100包括存储单元区100A、外围电路区以及位于所述存储单元区100A及所述外围电路区之间的交界区100C。
所述衬底100中形成有沟槽隔离结构STI，所述存储单元区100A中的沟槽隔离结构STI可以限定出多个位于所述存储单元区100A中的有源区AA，所述有源区AA呈阵列分布，且每个所述有源区AA包含两个源/漏区S/D。
所述沟槽隔离结构STI的制作工艺例如是先利用刻蚀方式而于所述衬底100中形成至少一隔离沟槽，再在该隔离沟槽中填入绝缘材料(如氧化硅或氮氧化硅等)而形成，但并不以此为限。
在所述存储单元区100A的衬底100内形成多个字线沟槽，多个所述字线沟槽沿第二方向D2间隔排布，每个所述字线沟槽沿所述第一方向D1延伸以穿过相应的所述有源区AA。每个所述有源区AA中的两个所述源/漏区S/D排布在相应的所述字线沟槽的两侧。具体而言，所述源/漏区S/D包括第一源/漏区和第二源/漏区，所述第一源/漏区和所述第二源/漏区分别位于所述字线沟槽的两侧。
填充字线(图中未示出)于所述字线沟槽中，以使多条所述字线也沿所述第二方向D2间隔排布，每个所述字线沿所述第一方向D1延伸。
需要说明的是，可以在形成所述字线之后，再制备所述源/漏区S/D，也可以优先形成所述源/漏区S/D，接着再制备所述字线，此处不做限制。
形成所述字线的步骤可以包括：形成栅介质层于所述字线沟槽的内壁上；形成栅导电层于所述栅介质层上，所述栅导电层填充部分深度的所述字线沟槽；形成栅绝缘层于所述栅导电层，所述栅绝缘层填充所述字线沟槽的剩余深度。
执行步骤S200及S300，同步形成多条位线BL及多条虚拟线DL。
具体而言，请参阅图2b，在所述衬底100上形成第一缓冲材料层201。第一缓冲材料层201可以由一个或多个绝缘层形成，例如，所述第一缓冲材料层201可以由氧化硅层、氮化硅层或氧氮化硅层中的至少一个膜层构成。
请参阅图2b，在所述第一缓冲材料层201上形成第一导电材料层202。所述第一导电材料层202可以为掺杂的多晶硅层。本实施例中，可以通过化学气相沉积工艺(CVD)或物理气相沉积工艺(PVD)形成所述第一缓冲材料层201和第一导电材料层202。应理解，所述第一缓冲材料层201和所述第一导电层202a是整面覆盖所述衬底100的，也即，所述第一缓冲材料层201和所述第一导电层202a依次堆叠后覆盖所述存储单元区100A、外围电路区以及交界区100C。
请参阅图2b，对所述第一导电层202a、所述第一缓冲材料层201及部分深度的所述衬底100进行蚀刻工艺，以形成接触孔。所述接触孔贯穿所述第一导电层202a及所述第一缓冲材料层201并延伸至所述衬底100内，并暴露出所述两个所述源/漏区S/D中的一个。
接着，形成连接触点300在所述接触孔中，所述连接触点300可以完全填充所述接触孔，以使所述连接触点300穿过所述第一导电层202a及所述第一缓冲材料层201并延伸至所述衬底100内电性连接一个所述源/漏区S/D。所述连接触点300可以包括掺杂N型或P型离子的多晶硅层。
请参阅图2c，形成第二导电材料层203于所述第一导电材料层202上。所述第二导电材料层203可以包括一个或多个导电材料层。例如，所述第二导电材料层203可以包括钨(W)层、铝(Al)层、铜(Cu)层、镍(Ni)层或钴(Co)层中的至少一种。
此外，在一些实施例中，在所述第二导电材料层203中的导电材料层之间还可以形成扩散阻挡层。所述扩散阻挡层例如可以是氮化钛(TiN)层、Ti/TiN层、氮化钛硅(TiSiN)层、钽层、氮化钽(TaN)层或氮化钨(WN)层。
请继续参阅图2c，形成掩模材料层204于所述第二导电材料层203上。所述掩模材料层204可以包括氮化硅层或氧氮化硅层中的至少一个。
应理解，所述第二导电材料层203及所述掩模材料层204是整面覆盖所述衬底100的，也即，所述第二导电材料层203及所述掩模材料层204依次堆叠后覆盖所述存储单元区100A、外围电路区以及交界区100C。
请继续参阅图2c，刻蚀以去除所述交界区100C的掩模材料层204，以使所述交界区100C暴露出。
请继续参阅图2d，以所述掩模材料层204为掩模，刻蚀以去除所述交界区100C的第二导电材料层203、第一导电材料层202和第一缓冲材料层201。此时，所述交界区100C的沟槽隔离结构STI露出。
请参阅图2e，在所述衬底100上形成第二缓冲材料层205，所述第二缓冲材料层205顺形地覆盖剩余的所述掩模材料层204以及所述交界区100C的衬底100的表面。所述第二缓冲材料层205可以包括氮化硅层、氮化硅层、氮氧化硅层中的至少一个。本实施例中，所述第二缓冲材料层205的材料与所述第一缓冲材料层201的材料相同，均为氧化硅。
请参阅图2f，在所述第二缓冲材料层205上形成第一绝缘材料层206，然后对所述第一绝缘材料层206执行平坦化工艺。如图2g所示，本实施例中，所述存储单元区100A上的第二缓冲材料层205可以作为停止层，平坦化工艺停止在所述掩模材料层204上。
接着，再次执行平坦化工艺，去除所述存储单元区100A上的第二缓冲材料层205(也会去除部分厚度的所述掩模材料层204)。如图2f所示，平坦化之后，所述存储单元区100A上的掩模材料层204的顶面和高度与所述交界区100C上的第一绝缘材料层206的顶面的高度齐平。
请参阅图2h，在所述衬底100上整面形成第二绝缘材料层207，也即是说，所述第二绝缘材料层207覆盖所述掩模材料层204及所述第一绝缘材料层206。
请参阅图2i，执行刻蚀工艺，依次刻蚀所述交界区100C的第二绝缘材料层207及第一绝缘材料层206，形成第一开口401；以及依次刻蚀所述存储单元区100A的第二绝缘材料层207、掩模材料层204、第二导电材料层203及第二导电材料层204，形成第二开口402。
应理解，所述第一开口401与所述第二开口402可以是同步形成的，也可以是先形成其中的一个，再形成另一个。
进一步地，所述第一开口401具有上下连通的两部分，上下两部分分别位于所述第二绝缘材料层207及所述第一绝缘材料层206中，为了便于描述，将所述第一开口401的上下两部分分为第一子开口和第二子开口，其中，所述第一子开口位于所述第二绝缘材料层207中，所述第二子开口位于所述第一绝缘材料层206中，所述第一子开口和所述第二子开口连通以构成所述第一开口401。
所述第一子开口的侧壁可以是垂直的，也即，所述第一子开口的顶部与底部在沿所述第一方向D1上的横向宽度相等，如此，所述第一子开口在所述第三方向D3上的截面为矩形。
所述第二子开口的侧壁是倾斜的，且所述第二子开口的顶部的横向宽度X4大于底部的横向宽度X3，如此，所述第二子开口呈现上宽下窄的结构。本实施例中，所述第二子开口在所述第一方向D1上的横向宽度沿顶部至底部的方向逐渐减小，以使所述第二子开口在所述第三方向D3上的截面为倒梯形，但不应以此为限。
本实施例中，所述第二子开口的顶部的横向宽度X4大于底部的横向宽度X3的两倍，也即X4＞2X3。
从图2i中可见，刻蚀完成后，所述交界区100C上剩余的所述第一绝缘材料层206构成第一绝缘层206a，所述交界区100C上剩余的所述第二绝缘材料层207构成第二绝缘层207a，所述第一绝缘层206a及所述第二绝缘层207a堆叠后构成一条条虚拟线DL，每条所述虚拟线DL通过所述第一开口401分隔开。
请继续参阅图2i，刻蚀完成之后，所述存储单元区100A上剩余的第二绝缘材料层207构成第四绝缘层207b，所述存储单元区100A上剩余的掩模材料层204构成掩模层204a，所述存储单元区100A上剩余的第二导电材料层203构成第二导电层203a，所述存储单元区100A上剩余的第一导电材料层202构成第一导电层202a。所述第一导电层202a、第二导电层203a、掩模层204a及第四绝缘层207b依次堆叠后构成一条条位线BL，每条所述位线BL通过所述第二开口402分隔开。
请参阅图2j，在所述虚拟线DL的侧壁上形成第一侧墙SP1以及在所述位线BL的侧壁上形成第二侧墙SP2。所述第一侧墙SP1覆盖所述虚拟线DL的侧壁，也即，所述第一侧墙SP1覆盖堆叠的第二绝缘层207a及第一绝缘层206a的侧壁。所述第二侧墙SP2覆盖堆叠的第四绝缘层207b、掩模层204a、第二导电层203a及第一导电层202a的侧壁。
本实施例中，所述第一侧墙SP1与所述第二侧墙SP2可以由至少一个膜层构成，例如所述第一侧墙SP1与所述第二侧墙SP2可以是氧化硅层或ONO结构。
实施例二
图3为本实施例提供的半导体器件沿aa方向及bb方向的剖视图。如图3所示，与实施例一的区别在于，本实施例中，所述虚拟线DL还包括第三绝缘层208a，所述第三绝缘层208a位于所述第一绝缘层206a及所述第二绝缘层207a之间。
本实施例中，所述第一绝缘层206a、第二绝缘层207a及第三绝缘层208a均至少包含两种及两种以上的绝缘材料，例如所述第一绝缘层206a、第二绝缘层207a及第三绝缘层208a均由氧化硅、氮化硅、氮氧化硅中的两种及两种以上的材料构成，所述第一绝缘层206a与所述第三绝缘层208a的材料可以相同或不同，优选的，所述第一绝缘层206a的材料与所述第二绝缘层207a的材料不同，所述第二绝缘层207a的材料与所述第三绝缘层208a的材料不同，以利用制备时的刻蚀剂选择。
本实施例中，所述第三绝缘层208a的顶部及底部的横向宽度也相等，以使所述第三绝缘层208a沿厚度方向的截面为矩形。
相应的，所述位线BL也还包括第五绝缘层208b，所述第五绝缘层208b位于所述第四绝缘层207b及所述掩模层204a之间。
基于此，本实施例中的半导体器件在制备时，在形成所述第二绝缘材料层207之前，还先形成一层第三绝缘材料层，在形成所述第一开口401和第二开口402时，还需要刻蚀所述第三绝缘材料层。刻蚀完成后，所述交界区100C剩余的第三绝缘材料层构成所述第三绝缘层208a，所述存储单元区100A剩余的第三绝缘材料层构成所述第五绝缘层208b，所述第一绝缘层206a、第二绝缘层207a及第三绝缘层208a依次堆叠后构成所述虚拟线DL，所述第一导电层202a、第二导电层203a、掩模层204a、第五绝缘层208b及第四绝缘层207b依次堆叠后构成所述位线BL。
应理解，本实施例由于在所述第一绝缘层206a及所述第二绝缘层207a之间增加了所述第三绝缘层208a，在制备所述虚拟线DL及位线BL时，所述第二绝缘材料层207可以制备的更薄一些，在刻蚀时，所述第二绝缘材料层207与所述第三绝缘材料层也可以分步刻蚀，减低了制备的难度。
实施例三
图5为本实施例提供的半导体器件沿aa方向及bb方向的剖视图。如图5所示，与实施例一及实施例二的区别在于，本实施例中，所述虚拟线DL的第一绝缘层206a的底部的部分厚度横向延伸至与相邻的虚拟线DL的第一绝缘层206a的底部连接，以覆盖所述交界区100C的衬底100的部分表面。
请继续参阅图5，本实施例中，所有所述虚拟线DL的第一绝缘层206a横向延伸至连成一片，构成一个膜层，如此一来，所述交界区100C的衬底100的至少部分表面也被所述第一绝缘层206a覆盖了。
本实施例中的半导体器件在制备时，与实施例一类似，首先，按照图2a～图2h的步骤制备出图2h中的半导体结构。接下来，如图2h及图4所示，首先，刻蚀所述第二绝缘材料层207，以在所述第二绝缘材料层207中形成贯穿的第一开口401和第二开口402，所述第一开口401和所述第二开口402分别位于所述交界区100C及所述存储单元区100A。然后，继续向下同步刻蚀所述第一绝缘材料层206及掩模材料层204、第二导电材料层203、第一导电材料层202及连接触点300，使得所述第一开口401及所述第二开口402均向下延伸。
本实施例中，刻蚀所述掩模材料层204、第二导电材料层203、第一导电材料层202及连接触点300的速率均大于刻蚀所述第一绝缘材料层206的速率，当所述第一绝缘材料层206刻蚀完毕后，所述第一绝缘材料层206还剩余部分厚度，也即是说，所述第一开口401贯穿所述第二绝缘材料层207并延伸至所述第一绝缘材料层206中，而所述第二开口402则贯穿所述第二绝缘材料层207、掩模材料层204、第二导电材料层203、第一导电材料层202及连接触点300，并露出所述存储单元区100A的衬底100。
如图4及图5所示，由于所述第一绝缘材料层206未被完全刻蚀开，形成所述虚拟线DL之后，所述虚拟线DL的第一绝缘层206a的底部的部分厚度横向延伸至与相邻的所述虚拟线DL的第一绝缘层206a的底部连接，并覆盖所述交界区100C的衬底100的部分表面。
应理解，本文所述的“横向宽度”均是指沿所述第一方向D1上的宽度。
综上，在本实施例提供的半导体器件中，衬底具有存储单元区、外围电路区以及位于所述存储单元区及所述外围电路区之间的交界区；多条位线位于所述衬底上且沿第一方向间隔排布，并从所述存储单元区沿第二方向延伸至所述交界区内；多条虚拟线位于所述交界区的衬底上，一条所述虚拟线与一条所述位线的端部对接且沿所述第二方向对齐，每条所述虚拟线包括依次堆叠于所述衬底上的第一绝缘层和第二绝缘层。本发明中，所述第一绝缘层底部的横向宽度大于顶部的横向宽度，通过增加所述虚拟线底部的宽度增强所述虚拟线的强度，防止所述虚拟线由于高度和宽度之比较大发生倒伏，提高了器件的性能和稳定性；并且，由于只增加了所述虚拟线底部的宽度，不会影响器件的各项参数。
需要说明的是，本说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。对于实施例公开的系统而言，由于与实施例公开的方法相对应，所以描述的比较简单，相关之处参见方法部分说明即可。
还需要说明的是，虽然本发明已以较佳实施例披露如上，然而上述实施例并非用以限定本发明。对于任何熟悉本领域的技术人员而言，在不脱离本发明技术方案范围情况下，都可利用上述揭示的技术内容对本发明技术方案作出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围。
还应当理解的是，除非特别说明或者指出，否则说明书中的术语“第一”、“第二”、“第三”等描述仅仅用于区分说明书中的各个组件、元素、步骤等，而不是用于表示各个组件、元素、步骤之间的逻辑关系或者顺序关系等。
此外还应该认识到，此处描述的术语仅仅用来描述特定实施例，而不是用来限制本发明的范围。必须注意的是，此处的以及所附权利要求中使用的单数形式“一个”和“一种”包括复数基准，除非上下文明确表示相反意思。例如，对“一个步骤”或“一个装置”的引述意味着对一个或多个步骤或装置的引述，并且可能包括次级步骤以及次级装置。应该以最广义的含义来理解使用的所有连词。以及，词语“或”应该被理解为具有逻辑“或”的定义，而不是逻辑“异或”的定义，除非上下文明确表示相反意思。此外，本发明实施例中的方法和/或设备的实现可包括手动、自动或组合地执行所选任务。
上述仅为本发明的优选实施例而已，并不对本发明起到任何限制作用。任何所属技术领域的技术人员，在不脱离本发明的技术方案的范围内，对本发明揭露的技术方案和技术内容做任何形式的等同替换或修改等变动，均属未脱离本发明的技术方案的内容，仍属于本发明的保护范围之内。
Claims (20)
1.一种半导体器件，其特征在于，包括：
衬底，具有存储单元区、外围电路区以及位于所述存储单元区及所述外围电路区之间的交界区，所述存储单元区包括有源区，所述有源区形成有沟槽隔离结构；
第一缓冲材料层，位于所述存储单元区的所述衬底上；
第二缓冲材料层，位于所述交界区及所述外围电路区的所述衬底上；
连接触点，穿过所述第一缓冲材料层连接至所述衬底；
多条位线，位于所述衬底上并沿第二方向延伸，且沿第一方向间隔排布；
所述位线包括两部分，第一部分包含一导电层与盖层，其中所述导电层通过所述连接触点与所述有源区相连接；第二部分包括依次堆叠于所述第二缓冲材料层上的第一绝缘层和第二绝缘层，其中，所述第一绝缘层和所述第二绝缘层的材料不同。
2.如权利要求1所述的半导体器件，其特征在于，所述第一绝缘层底部的横向宽度大于顶部的横向宽度的两倍。
3.如权利要求1或2所述的半导体器件，其特征在于，所述第一绝缘层自底部至顶部的横向宽度逐渐减小。
4.如权利要求1所述的半导体器件，其特征在于，还包括第一侧墙和第二侧墙，所述第一侧墙覆盖所述第二部分的侧壁，所述第二侧墙覆盖所述第一部分的侧壁。
5.如权利要求1所述的半导体器件，其特征在于，所述第二部分还包括第三绝缘层，所述第三绝缘层位于所述第一绝缘层及第二绝缘层之间。
6.如权利要求1所述的半导体器件，其特征在于，所述第二部分的第一绝缘层的底部的部分厚度横向延伸至与相邻的所述第二部分的第一绝缘层的底部连接，以覆盖所述交界区的衬底的部分表面。
7.如权利要求1所述的半导体器件，其特征在于，所述盖层包括由下至上依次堆叠的掩模层及第四绝缘层，所述第四绝缘层与所述第二绝缘层的材料相同。
8.如权利要求7所述的半导体器件，其特征在于，所述第四绝缘层与所述第二绝缘层的底部齐平。
9.如权利要求1所述的半导体器件，其特征在于，所述第一部分与所述第二部分的端部搭接。
10.如权利要求1所述的半导体器件，其特征在于，所述第二部分位于所述沟槽隔离结构之上。
11.一种半导体器件，其特征在于，包括：
衬底，具有存储单元区、外围电路区以及位于所述存储单元区及所述外围电路区之间的交界区，所述存储单元区包括有源区，所述有源区形成有沟槽隔离结构；
第一缓冲材料层，位于所述存储单元区的所述衬底上；
第二缓冲材料层，位于所述交界区及所述外围电路区的所述衬底上；
连接触点，穿过所述第一缓冲材料层连接至所述衬底；
多条位线，位于所述衬底上并沿第二方向延伸，且沿第一方向间隔排布；
所述位线包括两部分，第一部分包含一导电层与盖层，其中所述导电层通过所述连接触点与所述有源区相连接；所述第二部分包括依次堆叠于所述第二缓冲材料层上的第一绝缘层和第二绝缘层，其中，所述第一绝缘层底部的横向宽度大于顶部的横向宽度。
12.如权利要求11所述的半导体器件，其特征在于，所述第一绝缘层底部的横向宽度大于顶部的横向宽度的两倍。
13.如权利要求11或12所述的半导体器件，其特征在于，所述第一绝缘层自底部至顶部的横向宽度逐渐减小。
14.如权利要求11所述的半导体器件，其特征在于，所述第一部分与所述第二部分的端部搭接。
15.如权利要求11所述的半导体器件，其特征在于，所述第二部分位于所述沟槽隔离结构之上。
16.如权利要求11所述的半导体器件，其特征在于，还包括第一侧墙和第二侧墙，所述第一侧墙覆盖所述第二部分的侧壁，所述第二侧墙覆盖所述第一部分的侧壁。
17.如权利要求11所述的半导体器件，其特征在于，所述第二部分还包括第三绝缘层，所述第三绝缘层位于所述第一绝缘层及第二绝缘层之间。
18.如权利要求11所述的半导体器件，其特征在于，所述第二部分的第一绝缘层的底部的部分厚度横向延伸至与相邻的所述第二部分的第一绝缘层的底部连接，以覆盖所述交界区的衬底的部分表面。
19.如权利要求11所述的半导体器件，其特征在于，所述盖层包括由下至上依次堆叠的掩模层及第四绝缘层，所述第四绝缘层与所述第二绝缘层的材料相同。
20.如权利要求19所述的半导体器件，其特征在于，所述第四绝缘层与所述第二绝缘层的底部齐平。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202310776613.3A CN116709771A (zh) | 2021-04-26 | 2021-04-26 | 半导体器件 |
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202110455099.4A CN113192954B (zh) | 2021-04-26 | 2021-04-26 | 半导体器件及其制备方法 |
| CN202310776613.3A CN116709771A (zh) | 2021-04-26 | 2021-04-26 | 半导体器件 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202110455099.4A Division CN113192954B (zh) | 2021-04-26 | 2021-04-26 | 半导体器件及其制备方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN116709771A true CN116709771A (zh) | 2023-09-05 |
Family
ID=76979002
Family Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202110455099.4A Active CN113192954B (zh) | 2021-04-26 | 2021-04-26 | 半导体器件及其制备方法 |
| CN202310776613.3A Pending CN116709771A (zh) | 2021-04-26 | 2021-04-26 | 半导体器件 |
Family Applications Before (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202110455099.4A Active CN113192954B (zh) | 2021-04-26 | 2021-04-26 | 半导体器件及其制备方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (2) | CN113192954B (zh) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20230021197A (ko) * | 2021-08-04 | 2023-02-14 | 삼성전자주식회사 | 반도체 소자 |
| CN116053196A (zh) * | 2021-10-28 | 2023-05-02 | 长鑫存储技术有限公司 | 一种半导体器件的制备方法及半导体器件 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW493250B (en) * | 2000-06-30 | 2002-07-01 | Ibm | Merged capacitor and capacitor contact process for concave shaped stack capacitor drams |
| US7518179B2 (en) * | 2004-10-08 | 2009-04-14 | Freescale Semiconductor, Inc. | Virtual ground memory array and method therefor |
| US9236395B1 (en) * | 2014-06-25 | 2016-01-12 | Kabushiki Kaisha Toshiba | Semiconductor memory device and method for manufacturing same |
| CN108172577A (zh) * | 2017-12-22 | 2018-06-15 | 睿力集成电路有限公司 | 存储器及其制备方法、半导体器件 |
| JP2020145293A (ja) * | 2019-03-05 | 2020-09-10 | キオクシア株式会社 | 半導体装置 |
| CN111710679B (zh) * | 2020-06-24 | 2022-04-22 | 福建省晋华集成电路有限公司 | 存储器及其形成方法 |
| CN212136449U (zh) * | 2020-06-24 | 2020-12-11 | 福建省晋华集成电路有限公司 | 存储器 |
| CN214428634U (zh) * | 2021-04-26 | 2021-10-19 | 福建省晋华集成电路有限公司 | 半导体器件 |
-
2021
- 2021-04-26 CN CN202110455099.4A patent/CN113192954B/zh active Active
- 2021-04-26 CN CN202310776613.3A patent/CN116709771A/zh active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| CN113192954B (zh) | 2023-07-18 |
| CN113192954A (zh) | 2021-07-30 |
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|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination |