CN116683900A - 开关装置 - Google Patents

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Abstract

提供开关装置，能够防止电流急剧地流出，并且能够快速进行起动。开关装置具备第一P型MOS晶体管、第一控制电路以及第二控制电路。第一P型MOS晶体管的栅极以及第一控制电路、第二控制电路电连接于第一节点。第一控制电路构成为从第一P型MOS晶体管为截止状态的第一时刻到第二时刻降低第一节点的电压。第二控制电路构成为从第三时刻到第一P型MOS晶体管为导通状态的第四时刻降低第一节点的电压。第二时刻是比第一时刻延后的时刻。第四时刻是比第二时刻以及第三时刻延后的时刻。第一P型MOS晶体管在第一时间的期间内变为导通状态。第一控制电路的每单位时间降低的第一节点的电压比第二控制电路的每单位时间降低的第一节点的电压大。

Description

开关装置
相关申请
本申请以日本专利申请第2022-25841号(申请日：2022年2月22日)为基础申请而享受优先权。本申请通过参照该基础申请而包含基础申请的全部内容。
技术领域
实施方式总的来说涉及开关装置。
背景技术
在电力的控制等中使用开关装置。这样的开关装置要求能够防止电流急剧地流出、并且能够快速地进行起动。
发明内容
实施方式提供一种开关装置，能够防止电流急剧地流出，并且能够快速地进行起动。
实施方式的开关装置具备第一P型MOS晶体管、第一控制电路以及第二控制电路。第一P型MOS晶体管的栅极连接于第一节点。第一控制电路以及第二控制电路电连接于第一节点。第一控制电路构成为从第一P型MOS晶体管为截止状态的第一时刻到第二时刻降低第一节点的电压。第二控制电路构成为在从第三时刻到第一P型MOS晶体管为导通状态的第四时刻为止的第一时间内降低第一节点的电压。第二时刻是比第一时刻延后的时刻。第四时刻是比第二时刻以及第三时刻延后的时刻。第一P型MOS晶体管在第一时间的期间内变为导通状态。第一控制电路的每单位时间降低的第一节点的电压比第二控制电路的每单位时间降低的第一节点的电压大。第一控制电路包含第二P型MOS晶体管、第三P型MOS晶体管以及第一N型MOS晶体管。第二P型MOS晶体管的一端连接于电压源。第三P型MOS晶体管连接于第二P型MOS晶体管的另一端与第一节点之间，第三P型MOS晶体管的栅极连接于第一节点。第一N型MOS晶体管电连接于第一节点与电压比电压源的电压低的第一电源之间。
附图说明
图1是表示第一实施方式的系统的构成例的框图。
图2是表示第一实施方式的负载开关IC的构成例的框图。
图3是表示第一实施方式的负载开关IC的电路构成的一个例子的电路图。
图4是示出了第一实施方式的负载开关IC从截止切换为导通的时刻的信号的状态的时序图。
图5是表示从时刻t0到时刻t1这一期间的第一实施方式的负载开关IC的连接状态的一个例子的电路图。
图6是表示时刻t1与时刻t2之间的第一实施方式的负载开关IC的连接状态的一个例子的电路图。
图7是表示从时刻t3到时刻t6这一期间的第一实施方式的负载开关IC的连接状态的一个例子的电路图。
图8是表示第一实施方式的比较例的负载开关IC的电路构成的一个例子的电路图。
图9是示出了第一实施方式的比较例的负载开关IC从截止切换为导通的时刻的信号的状态的时序图。
图10是按照时间示出了第一实施方式的变形例的负载开关IC从截止切换为导通的时刻的信号的状态的时序图。
图11是表示第二实施方式的负载开关IC的电路构成的一个例子的电路图。
图12是示出了第二实施方式的负载开关IC从截止切换为导通的时刻的信号的状态的时序图。
具体实施方式
以下的实施方式是参照附图记述的。各实施方式例示了用于将发明的技术思想具体化的装置、方法。附图是示意性或者概念性的，各附图的尺寸以及比率等不一定与现实相同。只要不被明确地或者能明显地排除，对某实施方式的记述就全部适用于其他实施方式的记述。本发明的技术思想不被构成要素的形状、构造、配置等限定。
另外，在以下的记述中，对于具有大致相同的功能以及构成的构成要素，标注相同的附图标记。构成参照附图标记的文字之后的数字用于对利用包含相同文字的参照附图标记进行参照且具有相同构成的要素彼此作区分。在无需对包含相同文字的参照附图标记所示的要素相互进行区分的情况下，分别利用仅包含文字的参照附图标记来参照这些要素。
[1]第一实施方式
[1-1]构成(构造)
以下，对第一实施方式的负载开关IC104进行说明。
[1-1-1]系统300的构成
图1是表示第一实施方式的系统300的构成例的框图。系统300能够作为将各种电器与外部电源相连时的系统而实现。如图1所示，系统300包含外部电源200以及电器100。外部电源200从外部向电器100供给电力。
电器100包含例如智能手机、平板电脑等与外部的电源连接的各种电器。电器100包含AC-DC转换器101、DC-DC转换器102、微控制器103、负载开关IC104以及应用程序模组105。
AC-DC转换器101将从外部电源200供给的AC电压转换为DC电压。DC-DC转换器102将从AC-DC转换器101供给的DC电压转换为适于使应用程序模组105动作的DC电压。适于使应用程序模组105动作的DC电压例如是输入电压VDD。
微控制器103控制电器100。微控制器103基于保持于存储介质的代码(程序)而动作。微控制器103基于代码生成控制信号EN。微控制器103将所生成的控制信号EN向负载开关IC104(开关装置)输出。控制信号EN包含用于使电器100动作的信号。电器100例如基于控制信号EN进行导通与截止的切换。
负载开关IC104被从DC-DC转换器102供给输入电压VDD。负载开关IC104从微控制器103接收控制信号EN。负载开关IC104基于控制信号EN，控制对应用程序模组105的电源供给。即，负载开关IC104在系统300中配置于外部电源200与应用程序模组105之间，并控制应用程序模组105的电源。负载开关IC104的详细情况将后述。
[1-1-2]负载开关IC104的构成
图2是表示第一实施方式的负载开关IC104的构成例的框图。如图2所示，负载开关IC104包含开关PMOS晶体管P1、预放电电路1、压摆率(slew rate)控制电路2以及控制电路3。
开关PMOS晶体管P1是作为对是否向应用程序模组105施加电压进行切换的开关而发挥功能的晶体管。开关PMOS晶体管P1的一端连接于电源电压VDD的节点。电源电压VDD的节点例如被DC-DC转换器102施加某一定大小的VDD的电压。开关PMOS晶体管P1的另一端连接于应用程序模组105。开关PMOS晶体管P1的栅极连接于节点S1。
在开关PMOS晶体管P1截止时，应用程序模组105不被施加电压。在开关PMOS晶体管P1导通时，应用程序模组105被施加输出电压VOUT，输出电流IOUT流入应用程序模组105。
控制电路3基于从微控制器103接收到的控制信号EN，控制预放电电路1以及压摆率控制电路2。
预放电电路1对施加于开关PMOS晶体管P1的栅极即节点S1的电压进行控制。预放电电路1将节点S1的电位从输入电压VDD降低至起动电压Von。起动电压Von是比电源电压VDD小开关PMOS晶体管P1的阈值电压Vthp的量的电压。换言之，起动电压Von＝电源电压VDD－阈值电压Vthp。即，节点S1的电位被预放电电路1降低至开关PMOS晶体管P1导通的电位(＝起动电压Von)。在节点S1的电位达到起动电压Von的时间点，开关PMOS晶体管P1变为导通状态。关于预放电电路1的详细的说明，详见后述。
压摆率控制电路2控制流入应用程序模组105的电流。流入应用程序模组105的电流有时被称作输出电流IOUT。压摆率控制电路2将被预放电电路1下降至起动电压Von的节点S1的电位进一步降低。此时，压摆率控制电路2对节点S1施加逐渐变化的电压，对节点S1的电位逐渐降低电位。通过使节点S1的电位逐渐降低，流入应用程序模组105的电流逐渐增加。
在输出电流IOUT急剧地变大的情况下，可能会引起应用程序模组105的故障等。因此，压摆率控制电路2对节点S1施加逐渐变化的电压，以使电流不会急剧地流入应用程序模组105。
图3表示在图2的说明中所示出的第一实施方式的负载开关IC104的具体的电路构成。如图3所示，压摆率控制电路2包含电阻R1以及NMOS晶体管N1。电阻R1的一端连接于节点S1。电阻R1的另一端连接于NMOS晶体管N1的一端。NMOS晶体管N1的另一端连接于接地电压VSS(例如0V)的节点。NMOS晶体管N1的栅极连接于节点S0。
预放电电路1包含电阻R2、NMOS晶体管N2以及PMOS晶体管P2、P3。PMOS晶体管P2的一端连接于电源电压VDD的节点。PMOS晶体管P2的另一端连接于PMOS晶体管P3的一端。PMOS晶体管P2的栅极连接于节点S2。
PMOS晶体管P3的另一端连接于电阻R2的一端。PMOS晶体管P3的栅极连接于节点S1。PMOS晶体管P3的另一端连接于节点S1。即，PMOS晶体管P3被进行了二极管连接。PMOS晶体管P3与开关PMOS晶体管P1构成了电流镜。
PMOS晶体管P3的阈值电压例如是与开关PMOS晶体管P1的阈值电压相同的阈值电压Vthp。PMOS晶体管P3的阈值电压有时也被设定为比阈值电压Vthp低的值，对于该例将在变形例中示出。
电阻R2的另一端连接于NMOS晶体管N2的一端。NMOS晶体管N2的另一端连接于接地电压VSS的节点。NMOS晶体管N2的栅极连接于节点S3。
控制电路3包含PMOS晶体管P4、延迟电路31以及单触发脉冲(One Shot Pulse)电路32。关于各信号的详细情况，将参照图5后述。
节点S4从微控制器103接收控制信号EN。PMOS晶体管P4的一端连接于电源电压VDD的节点。PMOS晶体管P4的另一端连接于节点S1。PMOS晶体管P4的栅极从节点S4接收控制信号EN。PMOS晶体管P4在控制信号EN为低电平时变为导通状态，在控制信号EN为高电平时变为截止状态。
延迟电路31控制压摆率控制电路2。延迟电路31的输入端从节点S4接收控制信号EN。延迟电路31根据接收到的控制信号EN生成延迟信号ENa。延迟信号Ena是在控制信号EN从低电平切换为高电平时使切换时刻延迟某一定的时间即延迟时间Δt的信号。控制信号EN在从高电平切换为低电平时，以没有该延迟的方式输出。延迟电路31的输出端向节点S0发送延迟信号ENa。延迟电路31通过设定延迟时间Δt，来控制使压摆率控制电路2的NMOS晶体管N1导通的时间。NMOS晶体管N1在延迟信号ENa为高电平时变为导通状态，在延迟信号ENa为低电平时变为截止状态。
单触发脉冲电路32控制预放电电路1。单触发脉冲电路32的输入端从节点S4接收控制信号EN。单触发脉冲电路32基于接收到的控制信号EN生成脉冲信号ENP。脉冲信号ENP是在控制信号EN从低电平切换为高电平的时刻变为导通的单触发的脉冲信号。单触发的脉冲信号的脉冲宽度例如是延迟时间Δt。单触发脉冲电路32能够任意地设定脉冲信号ENP的脉冲宽度。
单触发脉冲电路32的第一输出端对节点S2输出脉冲信号ENP_n。单触发脉冲电路32的第二输出端对节点S3输出脉冲信号ENP。脉冲信号ENP_n是脉冲信号ENP的反相信号。
单触发脉冲电路32通过设定脉冲信号ENP及ENP_n的脉冲宽度，来控制使预放电电路1的NMOS晶体管N2以及PMOS晶体管P2导通的时间。NMOS晶体管N2以及PMOS晶体管P2仅在被输出脉冲的期间导通。
[1-2]动作
图4是按照时间示出了第一实施方式的负载开关IC104从截止切换为导通的时刻的几个信号的状态的时序图。图4示出了控制信号EN、延迟信号Ena、脉冲信号ENP、脉冲信号ENP_n、节点S1的电位以及输出电压VOUT的时序图。
在时刻t0，微控制器103开始使应用程序模组105导通的控制。在时刻t0，控制信号EN被设定为低电平。由于控制信号EN为低电平，因此延迟电路31在时刻t0将延迟信号Ena维持在低电平。由于控制信号EN为低电平，因此单触发脉冲电路32将脉冲信号ENP维持在低电平，将脉冲信号ENP_n维持在高电平。在时刻t0，节点S1的电位为电源电压VDD。在时刻t0，输出电压VOUT为接地电压VSS。
将此时的负载开关IC104的连接的一个例子表示为图5。图5是表示从时刻t0以后到时刻t1为止这一期间的第一实施方式的负载开关IC104的连接状态的一个例子的电路图。关于在时刻t1的动作，详见后述。如图5所示，在从时刻t0以后到时刻t1为止这一期间，由于控制信号EN为低电平，因此PMOS晶体管P4为导通状态。
在从时刻t0以后到时刻t1为止这一期间，由于延迟信号Ena为低电平，因此NMOS晶体管N1为截止状态。
在从时刻t0以后到时刻t1为止这一期间，由于脉冲信号ENP为低电平，因此NMOS晶体管N2为截止状态。同样，由于脉冲信号ENP_n为高电平，因此PMOS晶体管P2为截止状态。
基于上述那样的PMOS晶体管P2、P3、P4以及NMOS晶体管N1、N2的状态，在从时刻t0以后到时刻t1为止这一期间，节点S1的电位为电源电压VDD。由于节点S1的电位为电源电压VDD，因此在从时刻t0以后到时刻t1为止这一期间，开关PMOS晶体管P1以及PMOS晶体管P3为截止状态。
由于开关PMOS晶体管P1为截止状态，因此在从时刻t0以后到时刻t1为止这一期间中，应用程序模组105不被施加来自DC-DC转换器102的电压。此时，输出电压VOUT例如是接地电压VSS。
如图4所示，在时刻t1，微控制器103开始将控制信号EN移至高电平。如前所述，延迟信号Ena是使控制信号EN从低电平切换为高电平的时刻延迟延迟时间Δt的信号。在时刻t1，尚未从时刻t1经过延迟时间Δt，因此，在时刻t1，延迟信号Ena为低电平。
基于控制信号EN已经移至高电平这一情况，单触发脉冲电路32使脉冲信号ENP为高电平。单触发脉冲电路32在脉冲信号ENP变为高电平之后，在延迟时间Δt内将脉冲信号ENP维持在高电平。延迟时间Δt与从时刻t1到时刻t2这一期间相等。即，从时刻t1到延迟时间Δt后的时刻t2，脉冲信号ENP维持高电平。
另一方面，单触发脉冲电路32基于控制信号EN已经变为高电平这一情况，使脉冲信号ENP_n为低电平。单触发脉冲电路32在脉冲信号ENP_n变为低电平之后，在延迟时间Δt内将脉冲信号ENP_n维持在低电平。即，从时刻t1到时刻t2，脉冲信号ENP_n维持低电平。
在时刻t1，脉冲信号ENP开始移至高电平。基于脉冲信号ENP已经移至高电平这一情况，NMOS晶体管N2变为导通状态。因此，从时刻t1起，预放电电路1开始动作，节点S1的电位开始从电源电压VDD降低。换言之，节点S1的电位在时刻t1开始下降。此时，节点S1的电位例如每单位时间降低一定的大小。节点S1的电位的降低程度取决于电阻R2的大小以及NMOS晶体管N2的驱动能力。节点S1的电位直到时刻t2也不达到起动电压Von。
虽然节点S1的电位从时刻t1开始降低，但在从时刻t1到时刻t2这一期间，节点S1的电位不达到起动电压Von。因此，在从时刻t1到时刻t2这一期间，开关PMOS晶体管P1为截止状态，输出电压VOUT为接地电压VSS。
将此时的负载开关IC104的连接的一个例子表示为图6。图6是表示时刻t1与时刻t2之间的第一实施方式的负载开关IC104的连接状态的一个例子的电路图。如图6所示，在从时刻t1到时刻t2这一期间，由于控制信号EN为高电平，因此PMOS晶体管P4为截止状态。
在从时刻t1到时刻t2这一期间，由于延迟信号ENa为低电平，因此NMOS晶体管N1为截止状态。
在从时刻t1到时刻t2这一期间，由于脉冲信号ENP为高电平，因此NMOS晶体管N2为导通状态。同样，由于脉冲信号ENP_n为低电平，因此PMOS晶体管P2为导通状态。
具体而言，在时刻t1，NMOS晶体管N2开始移至导通状态。NMOS晶体管N2由于变为导通状态而开始累积于节点S1的电荷的释放。NMOS晶体管N2经由电阻R2来释放累积于节点S1的电荷。由于电荷被释放，因此节点S1的电位逐渐降低。但是，在到时刻t2为止的期间，节点S1的电位都不达到起动电压Von。
在从时刻t1到时刻t2这一期间，由于节点S1的电位不达到起动电压Von，因此开关PMOS晶体管P1以及PMOS晶体管P3为截止状态。由于开关PMOS晶体管P1为截止状态，因此在从时刻t1到时刻t2这一期间，输出电压VOUT为接地电压VSS。
如图4所示，在时刻t3，延迟电路31使延迟信号ENa为高电平。因此，NMOS晶体管N1导通，压摆率控制电路2开始动作。这里，时刻t3是比时刻t1延后Δt的时刻。时刻t3是比时刻t2稍微延后的时刻。
在时刻t3，单触发脉冲电路32使脉冲信号ENP为低电平。另一方面，单触发脉冲电路32使脉冲信号ENP_n为高电平。因此，NMOS晶体管N2截止，NMOS晶体管N2对节点S1的电位的控制停止。使NMOS晶体管N2截止的时刻有时也被设定为比时刻t3延后的时刻，对于该例将在变形例中示出。
在时刻t3，节点S1的电位达到起动电压Von。由此，开关PMOS晶体管P1导通。
从时刻t3开始，节点S1的电位在压摆率控制电路2的控制下持续降低。此时，节点S1的电位例如每单位时间降低一定的大小。节点S1的电位的降低程度取决于电阻R1的大小以及NMOS晶体管N1的驱动能力。例如，从时刻t3到时刻t5的期间内的节点S1的电位的每单位时间的降低量比从时刻t1到时刻t2的期间内的该降低量小。即，使预放电电路1驱动时的节点S1的电位的每单位时间的降低量比使压摆率控制电路2驱动时的该降低量大。这是为了防止对节点S1急剧施加起动电压Von以下的电压而向应用程序模组105急剧流入电流。关于详细情况将后述。
基于开关PMOS晶体管P1已经导通这一情况，从时刻t3开始，输出电压VOUT开始从接地电压VSS上升。
输出电压VOUT的上升从时刻t3持续到时刻t4。在时刻t4，输出电压VOUT上升到电压Vm。换言之，输出电压VOUT在时刻t3开始上升，在时刻t4达到电压Vm。电压Vm是取决于应用程序模组105所具有的负荷的值。此时，输出电压VOUT例如每单位时间上升一定的大小。输出电压VOUT在时刻t4达到电压Vm，之后维持电压Vm。
节点S1的电位的从时刻t3开始的降低持续进行，在时刻t5达到接地电压VSS。
将此时的负载开关IC104的连接的一个例子表示为图7。图7是表示从时刻t3到时刻t5之后的时刻t6这一期间的第一实施方式的负载开关IC104的连接状态的一个例子的电路图。如图7所示，在从时刻t3到时刻t6这一期间，由于控制信号EN为高电平，因此PMOS晶体管P4为截止状态。
在从时刻t3到时刻t6这一期间，由于延迟信号Ena为高电平，因此NMOS晶体管N1为导通状态。
在时刻t3，NMOS晶体管N1由于变为导通状态而开始累积于节点S1的电荷的释放。NMOS晶体管N1经由电阻R1释放累积于节点S1的电荷。由于电荷被释放，因此节点S1的电位逐渐降低，在时刻t5达到接地电压VSS。
如此，第一实施方式的负载开关IC104通过预放电电路1将节点S1的电位下降到起动电压Von，之后使压摆率控制电路2动作。
在从时刻t3到时刻t6这一期间，由于脉冲信号ENP为低电平，因此NMOS晶体管N2为截止状态。同样，由于脉冲信号ENP_n为高电平，因此PMOS晶体管P2为截止状态。假设在NMOS晶体管N2以及PMOS晶体管P2导通的状态下PMOS晶体管P3变成了导通状态，该情况下，有时会导致在节点VDD与节点VSS之间流过穿越电流。第一实施方式的负载开关IC104在从时刻t3到时刻t6这一期间，使NMOS晶体管N2以及PMOS晶体管P2为截止状态，从而能够抑制穿越电流。
在时刻t3，由于节点S1的电位变为起动电压Von，因此开关PMOS晶体管P1以及PMOS晶体管P3变为导通状态。之后，在从时刻t3到时刻t6这一期间，由于节点S1的电位持续下降，因此开关PMOS晶体管P1以及PMOS晶体管P3总是处于导通状态。
如图4所示，在时刻t6，微控制器103开始将控制信号EN移至低电平。基于控制信号EN已经移至低电平这一情况，PMOS晶体管P4变为导通状态。
如前所述，延迟信号Ena在控制信号EN从高电平切换为低电平时不从延迟信号En延迟。因此，基于控制信号EN已经移至低电平这一情况，延迟电路31使延迟信号ENa为低电平。基于延迟信号ENa已经变为低电平这一情况，NMOS晶体管N1变为截止状态。
若假设产生延迟时间，则NMOS晶体管N1的截止变得比PMOS晶体管P4的导通慢，节点VDD与节点VSS之间可能会产生穿越电流。第一实施方式的负载开关IC104在控制信号EN从高切换为低时不设置延迟时间，从而能够抑制穿越电流。
基于NMOS晶体管N1已经变为截止状态这一情况，节点S1的电位上升至电源电压VDD。
基于上升至电源电压VDD这一情况，开关PMOS晶体管P1截止，输出电压VOUT降低至接地电压VSS。
[1-3]第一实施方式的优点(效果)
根据以上说明的第一实施方式的负载开关IC104，在负载开关IC104变为导通状态时，能够防止电流急剧地流入应用程序模组105，并且能够快速地进行负载开关IC104的起动。以下，对第一实施方式的负载开关IC104的详细的效果进行说明。
到负载开关IC104起动为止耗费的时间有时被称作输出导通时间ton1。“负载开关IC104起动”是指开关PMOS晶体管P1导通。输出导通时间ton1是从控制信号EN变为导通到开关PMOS晶体管P1导通为止耗费的时间。即，负载开关IC104的输出导通时间ton1是从时刻t1到时刻t3的时间。电流急剧地流入应用程序模组105是指输出电流IOUT急剧地变大。
图8表示第一实施方式的比较例的负载开关IC111的电路构成的一个例子。比较例的负载开关IC111主要在不具有预放电电路1、延迟电路31以及单触发脉冲电路32这一点与第一实施方式的负载开关IC104(图3)不同。关于其他构造，负载开关IC111与负载开关IC104大致相同。以下，关于负载开关IC111的构造，主要对与负载开关IC104的不同点进行说明。关于各信号的详细情况，将参照图9后述。
如图8所示，开关PMOS晶体管P1的栅极连接于节点S1。在开关PMOS晶体管P1导通时，应用程序模组105被施加输出电压VOUT，并流入输出电流IOUT。
与负载开关IC104的压摆率控制电路2相同，比较例的负载开关IC111的压摆率控制电路2具有电阻R1以及NMOS晶体管N1。NMOS晶体管N1的栅极从节点S4接收控制信号EN。NMOS晶体管N1在控制信号EN为高电平时变为导通状态，在控制信号EN为低电平时变为截止状态。
图9是按照时间示出了第一实施方式的比较例的负载开关IC111从截止切换为导通的时刻的几个信号的状态的时序图。图9示出了负载开关IC111的控制信号EN、节点S1的电位以及输出电压VOUT的时序图。在图9中，为了比较，一并示出了图4所示的负载开关IC104的节点S1的电位以及输出电压VOUT的状态。以下，主要对与第一实施方式的负载开关IC104的波形的不同点进行说明。
在从时刻t0以后到时刻t1这一期间，由于控制信号EN为低电平，因此PMOS晶体管P4为导通状态。此外，NMOS晶体管N1为截止状态。因此，与第一实施方式相同，开关PMOS晶体管P1为截止状态，输出电压VOUT例如为接地电压VSS。
在时刻t1，微控制器103开始将控制信号EN移至高电平。基于控制信号EN已经移至高电平这一情况，NMOS晶体管N1变为导通状态。因此，从时刻t1开始，节点S1的电位在压摆率控制电路2的控制下开始从电源电压VDD降低。此时，节点S1的电位例如每单位时间降低一定的大小。节点S1的电位的降低程度取决于电阻R1的大小以及NMOS晶体管N2的驱动能力。
虽然节点S1的电位从时刻t1开始降低，但在从刻t1到时刻t2’这一期间，节点S1的电位不达到起动电压Von。因此，在从时刻t1到时刻t2’这一期间，开关PMOS晶体管P1为截止状态，输出电压VOUT为接地电压VSS。
在从时刻t1到时刻t2’这一期间，由于控制信号EN为高电平，因此NMOS晶体管N1为导通状态。具体而言，在时刻t1，NMOS晶体管N1开始移至导通状态。NMOS晶体管N1由于变为导通状态而开始累积于节点S1的电荷的释放。由于电荷被释放，因此节点S1的电位逐渐降低。但是，在到时刻t2’为止的期间，节点S1的电位都不达到起动电压Von。
在时刻t3’，节点S1的电位达到起动电压Von。由此，开关PMOS晶体管P1导通。这里，时刻t3’是比时刻t2’稍微延后的时刻。
如前所述，使预放电电路1驱动时的节点S1的电位的每单位时间的降低量比使压摆率控制电路2驱动时的该降低量大。负载开关IC111通过压摆率控制电路2使节点S1的电位降低。负载开关IC104通过预放电电路1使节点S1的电位降低到起动电压Von。因此，负载开关IC111的节点S1的电位达到起动电压Von的时刻t3’是比负载开关IC104的节点S1的电位达到起动电压Von的时刻t3延后的时刻。因此，时刻t2’是比t2延后的时刻。
在时刻t3’，由于控制信号EN为高电平，因此NMOS晶体管N1持续为导通状态。节点S1的电位在压摆率控制电路2的控制下持续降低。在从时刻t1到时刻t5’这一期间，节点S1的电位例如每单位时间降低一定的大小。节点S1的电位在时刻t5’达到接地电压VSS。由于时刻t3’是比时刻t3延后的时刻，因此时刻t5’是比时刻t5延后的时刻。
如此，第一实施方式的比较例的负载开关IC111通过压摆率控制电路2使节点S1的电位降低至起动电压Von，之后也是使压摆率控制电路2动作。
负载开关IC111在从时刻t1到时刻t5’这一期间被压摆率控制电路2控制，负载开关IC104在从时刻t3到时刻t5这一期间被压摆率控制电路2控制。因此，在负载开关IC111的从时刻t1到时刻t5’这一期间和负载开关IC104的从时刻t3到时刻t5这一期间内，节点S1的电位的每单位时间的降低量例如相同。
基于开关PMOS晶体管P1已经导通这一情况，从时刻t3’开始，输出电压VOUT开始从接地电压VSS上升。输出电压VOUT的上升从时刻t3’持续到时刻t4’。输出电压VOUT以与负载开关IC104的从时刻t3到时刻t4这一期间相同的每单位时间的上升量上升。
如此，负载开关IC111的节点S1的电位被压摆率控制电路2控制而从电源电压VDD降低至起动电压Von。因此，负载开关IC111的节点S1达到起动电压Von的时刻是时刻t3’这一比时刻t3延迟的时刻。时刻t3是第一实施方式的负载开关IC104的节点S1达到起动电压Von的时刻。即，负载开关IC111的节点S1的电位与负载开关IC104的节点S1的电位相比，达到起动电压Von的时间可能会变长。即，负载开关IC111与负载开关IC104相比，到负载开关IC导通为止耗费的时间可能会变长。换言之，负载开关IC111与负载开关IC104相比，输出导通时间ton1可能会变长。
如前所述，压摆率控制电路2具有向节点S1施加逐渐变化的电压以使输出电流IOUT不急剧地增加的作用。因此，在为了使输出导通时间ton1缩短而从负载开关IC除去压摆率控制电路2的情况下，输出电流IOUT会急剧地增加，可能会引起应用程序模组105的故障等。
与此相对，第一实施方式的负载开关IC104在负载开关IC内具有预放电电路1以及压摆率控制电路2。预放电电路1与压摆率控制电路2相比，使节点S1的电位降低的速度较快。因此，第一实施方式的负载开关IC104能够使用预放电电路1，与如比较例那样仅使用压摆率控制电路2的情况相比，能够相应地缩短输出导通时间ton1。
如前所述，第一实施方式的负载开关IC104通过预放电电路1使节点S1的电位降低至起动电压Von，之后使压摆率控制电路2动作。通过预放电电路1使节点S1的电位降低一直进行到节点S1的电位达到起动电压Von、即一直进行到开关PMOS晶体管P1导通。因此，即使通过预放电电路1迅速地降低节点S1的电位，输出电流IOUT也不会急剧地流入应用程序模组105。
负载开关IC104在节点S1的电位达到起动电压Von之后才通过压摆率控制电路2降低节点S1的电位。因此，能够缓慢地降低节点S1的电位，可以防止输出电流IOUT急剧地增加。
即，负载开关IC104与负载开关IC111相比，能够缩短输出导通时间ton1，并且可以防止输出电流IOUT急剧地增加。
这是由于，负载开关IC104具有预放电电路1与压摆率控制电路2，从而能够分别控制输出导通时间ton1与输出电流IOUT。具体而言，负载开关IC104通过预放电电路1主要是控制输出导通时间ton1，通过压摆率控制电路2主要是控制输出电流IOUT。如此一来，负载开关IC104可以不取决于输出导通时间ton1地控制输出电流IOUT。
此外，第一实施方式的负载开关IC104在从时刻t3到时刻t6这一期间，使NMOS晶体管N2以及PMOS晶体管P2为截止状态，从而能够抑制穿越电流。第一实施方式的负载开关IC104通过抑制穿越电流，能够节能地进行起动。
[2]第一实施方式的变形例
<第一例>
在上述的第一实施方式中，例示了NMOS晶体管N2以及PMOS晶体管P2变为截止的时刻与NMOS晶体管N1变为导通的时刻为相同时刻(时刻t3)的情况。然而，NMOS晶体管N2、PMOS晶体管P2以及NMOS晶体管N1的动作并不限定于此。例如，也可以是NMOS晶体管N2以及PMOS晶体管P2在NMOS晶体管N1变为导通并经过某一程度的时间之后变为截止状态。
图10是按照时间示出了第一实施方式的变形例的负载开关IC104从截止切换为导通的时刻的几个信号的状态的时序图。控制信号EN、延迟信号Ena、脉冲信号ENP、脉冲信号ENP_n、节点S1的电位以及输出电压VOUT与引用图4说明的相同，因此省略说明。
在上述的第一实施方式的负载开关IC104中，例示了在时刻t3脉冲信号ENP的脉冲被设为低电平并且脉冲信号ENP_n的脉冲被设为高电平的情况。在第一实施方式的变形例的负载开关IC104中，在时刻tx，脉冲信号ENP的脉冲被设为低电平，并且脉冲信号ENP_n的脉冲被设为高电平。时刻tx是比时刻t3晚且比时刻t4早的时刻。
换言之，在变形例的负载开关IC104中，脉冲信号ENP以及脉冲信号ENP_n的脉冲宽度是脉冲宽度Δtx。脉冲宽度Δtx比延迟时间Δt长。即，在第一实施方式的变形例的负载开关IC104中，脉冲信号ENP以及脉冲信号ENP_n的脉冲宽度比第一实施方式的负载开关IC104的脉冲信号ENP以及脉冲信号ENP_n的脉冲宽度长。
如前所述，单触发脉冲电路32通过设定脉冲信号ENP及ENP_n的脉冲宽度，来控制使预放电电路1的NMOS晶体管N2以及PMOS晶体管P2导通的时间。此外，如前所述，延迟电路31通过设定延迟时间Δt，来控制使压摆率控制电路2的NMOS晶体管N1导通的时间。
即，在第一实施方式的变形例中，NMOS晶体管N2以及PMOS晶体管P2变为截止的时刻(时刻tx)是比NMOS晶体管N1变为导通的时刻(时刻t3)延后的时刻。
在第一实施方式的负载开关IC104中，例如，在从NMOS晶体管N2以及PMOS晶体管P2于时刻t3变为截止到NMOS晶体管N1变为导通为止的期间，有时会产生不希望的延迟。不希望的理由例如是用于传输信号的时间导致的延迟、晶体管的性能的偏差等。在该情况下，开关PMOS晶体管P1有时会由于预放电电路1而不导通。
在变形例的负载开关IC104中，使NMOS晶体管N2以及PMOS晶体管P2截止的时刻从时刻t3延迟到时刻tx，从而能够对于不希望的延迟确保一定程度的余量。即，即使产生不希望的延迟，也能够通过预放电电路1使开关PMOS晶体管P1导通。
然而，在从时刻t3到时刻tx这一期间，预放电电路1与压摆率控制电路2双方降低节点S1的电位。此外，在从时刻t3到时刻tx这一期间，与NMOS晶体管N2以及PMOS晶体管P2为导通状态同时，PMOS晶体管P3也为导通状态。因此，节点VDD与节点VSS之间可能会产生穿越电流。与此相对，通过将时刻tx设为尽可能接近时刻t3的时刻，能够抑制穿越电流。
<第二例>
第一实施方式中，例示了PMOS晶体管P3的阈值电压是与开关PMOS晶体管P1的阈值电压相同的阈值电压Vthp的情况。然而，PMOS晶体管P3的阈值电压有时也被设定为比阈值电压Vthp低的值。
如前所述，PMOS晶体管P3与开关PMOS晶体管P1构成了电流镜。因此，若PMOS晶体管P3导通而流有电流，则开关PMOS晶体管P1中也流有电流。有时会为了使此时的电流不急剧地变大、即为了不因此而使得输出电流IOUT急剧地增加而进行控制。
在第一实施方式的变形例的负载开关IC104中，PMOS晶体管P3的阈值电压被设定为比阈值电压Vthp低的值。如此一来，变形例的负载开关IC104能够使开关PMOS晶体管P1先于PMOS晶体管P3导通。在开关PMOS晶体管P1导通后(时刻t3以后)，压摆率控制电路2工作，因此以输出电流IOUT不急剧增加的方式控制。即，变形例的负载开关IC104具有在压摆率控制电路2动作前PMOS晶体管P3不导通的构造。因此，变形例的负载开关IC104可减少输出电流IOUT急剧增加的风险。
此外，变形例的负载开关IC104通过调整PMOS晶体管P3以及(或者)开关PMOS晶体管P1的栅极长度以及(或者)栅极宽度，可以减少电流镜构造导致的输出电流IOUT急剧增加的风险。
[3]第二实施方式
以下，对第二实施方式的负载开关IC104进行说明。第二实施方式的负载开关IC104与第一实施方式的负载开关IC104不同。以下，第二实施方式的负载开关IC104有时为了与第一实施方式的负载开关IC104作区分而被称作负载开关IC104b。
[3-1]负载开关IC104b的构造
第二实施方式的负载开关IC104b主要在延迟电路31的构造上与第一实施方式的负载开关IC104不同。以下，第二实施方式的延迟电路31有时为了与第一实施方式的延迟电路31作区分而被称作延迟电路31b。负载开关IC104b的延迟电路31b与单触发脉冲电路32同步。关于其他构造，第二实施方式与第一实施方式大致相同。以下，关于第二实施方式的负载开关IC104b，主要对与第一实施方式的不同点进行说明。
使用图11对延迟电路31b的构造进行说明。图11是表示第二实施方式的负载开关IC104b的构成例的电路图。第一实施方式的延迟电路31与单触发脉冲电路32非同步地动作。因此，延迟电路31基于预先设定的延迟时间Δt而动作，生成延迟信号ENa。与此相对，第二实施方式的延迟电路31b以从单触发脉冲电路32发送的脉冲信号ENP_n为触发而动作。即，延迟电路31b与单触发脉冲电路32同步。
如图11所示，延迟电路31b包含触发器电路311以及与门312。关于各信号的详细情况，将参照图12后述。
触发器电路311从输出端Q输出基于被供给至数据输入端D的信号以及脉冲信号ENP_n等而生成的信号。以下，从输出端Q输出的信号有时被称作输出信号Q。触发器电路311的数据输入端D连接于电源电压VDD的节点。触发器电路311的时钟输入端CK连接于节点S2。触发器电路311的时钟输入端CK接收从单触发脉冲电路32发送的脉冲信号ENP_n。脉冲信号ENP_n在触发器电路311内被用作时钟信号。触发器电路311保持在脉冲信号ENP_n从低电平切换为高电平的时刻被供给至数据输入端D的电平，并将被保持电平从输出端Q输出，即，将输出信号Q切换为高电平。切换为高电平的输出信号Q维持高电平的状态，直到触发器电路311内保持的数据通过后述的条件被复位。
触发器电路311的复位信号输入端CLR从节点S4接收控制信号EN。若从复位信号输入端CLR接收到的控制信号EN变为低电平，则触发器电路311对触发器电路311内保持的数据进行复位，并持续输出低电平的信号。
与门312的第一输入端从节点S4接收控制信号EN。与门312的第二输入端从触发器电路311接收输出信号Q。与门312的输出端连接于节点S0。与门312将从第一输入端接收到的信号与从第二输入端接收到的信号的逻辑积即延迟信号ENb从输出端向节点S0发送。NMOS晶体管N1的栅极从节点S0接收延迟信号ENb
[3-2]动作
图12是按照时间示出了第二实施方式的负载开关IC104b从截止切换为导通的时刻的几个信号的状态的时序图。控制信号EN、脉冲信号ENP、脉冲信号ENP_n、节点S1的电位以及输出电压VOUT与引用图4说明的相同，因此省略说明。以下，主要对延迟信号ENb以及输出信号Q进行描述。
在时刻t0，触发器电路311处于被复位的状态，将输出信号Q维持在低电平。在时刻t0，控制信号EN为低电平，并且输出信号Q为低电平，因此与门312将延迟信号ENb维持在低电平。
在时刻t1，微控制器103开始将控制信号EN移至高电平。在时刻t1，触发器电路311处于被复位的状态，将输出信号Q维持在低电平。在时刻t1之后且时刻t2之前的期间，控制信号EN为高电平，且输出信号Q为低电平，因此与门312将延迟信号ENb维持在低电平。
在时刻t2，脉冲信号ENP_n为低电平。因此，输出信号Q为低电平。在时刻t2，控制信号EN为高电平，并且输出信号Q为低电平，因此与门312将延迟信号ENb维持在低电平。
在时刻t3，脉冲信号ENP_n从低电平切换为高电平。如前所述，触发器电路311在脉冲信号ENP_n从低电平切换为高电平时，将输出信号Q切换为高电平。因此，在时刻t3，输出信号Q从低电平移至高电平。
在时刻t3，控制信号EN为高电平，并且输出信号Q为高电平，因此与门312将延迟信号ENb移至高电平。
在时刻t6，微控制器103开始将控制信号EN移至低电平。如前所述，若接收到的控制信号EN移至低电平，则触发器电路311将输出信号Q维持在低电平。基于控制信号EN已经移至低电平这一情况，触发器电路311将输出信号Q从高电平移至低电平。此时，控制信号EN为低电平，并且输出信号Q为低电平，因此与门312将延迟信号ENb维持在低电平。
如上，延迟信号ENb的时序图与延迟信号ENa的时序图相同。因此，节点S1的电位以及输出电压VOUT的时序图、以及各晶体管的动作与引用图4说明的相同，省略说明。
[3-3]第二实施方式的优点(效果)
根据以上说明的第二实施方式的负载开关IC104b，与第一实施方式相同，能够缩短负载开关IC104b的输出导通时间ton1，并且可以防止输出电流IOUT急剧地增加。而且，根据第二实施方式的负载开关IC104b，能够使预放电电路1的动作与使压摆率控制电路2驱动的时刻同步。
首先，根据第二实施方式的负载开关IC104b，与第一实施方式相同，通过具有预放电电路1与压摆率控制电路2，可以不取决于输出导通时间ton1地控制输出电流IOUT。因此，与第一实施方式相同，与负载开关IC111相比，负载开关IC104b能够缩短输出导通时间ton1，并且可以防止输出电流IOUT急剧地增加。
此外，根据第二实施方式的负载开关IC104b，与第一实施方式相同，在从时刻t3到时刻t6这一期间使NMOS晶体管N2以及PMOS晶体管P2为截止状态，从而能够抑制穿越电流。第一实施方式的负载开关IC104通过抑制穿越电流，能够节能地进行起动。
此外，第一实施方式的延迟电路31与单触发脉冲电路32非同步地动作。因此，在延迟电路31如变形例那样考虑余量的情况下，存在压摆率控制电路2与预放电电路1双方降低节点S1的电位的情况。
与此相对，第二实施方式的负载开关IC104b能够使预放电电路1的动作与使压摆率控制电路2驱动的时刻同步。如前所述，第二实施方式的延迟电路31b以从单触发脉冲电路32发送的脉冲信号ENP_n为触发进行动作。通过以脉冲信号ENP_n作为触发进行动作，延迟电路31b能够将在时刻t3使NMOS晶体管N2以及PMOS晶体管P2截止这一动作与使NMOS晶体管N1导通这一动作同步。
因此，第二实施方式的负载开关IC104b无需如第一实施方式的变形例那样调整脉冲信号ENP_n的脉冲宽度Δtx和延迟信号Ena的延迟时间Δt。
其结果，第二实施方式的负载开关IC104b可以防止压摆率控制电路2与预放电电路1双方降低节点S1的电位的状况。即，根据负载开关IC104b，与第一实施方式的负载开关IC104相比，可以更加有效地防止输出电流IOUT急剧地增加。
此外，根据负载开关IC104b，不会有NMOS晶体管N2以及PMOS晶体管P2导通、同时PMOS晶体管P3也变为导通状态的情况。因此，可以防止节点VDD与节点VSS之间产生穿越电流。
[4]其他变形例等
在第一至第二实施方式中，负载开关IC104及104b的构造也可以是其他构造。
在本说明书中，“连接”表示电连接，并不排除例如中间隔着别的元件的情况。“电连接”也可以经由绝缘体，只要能够与电连接的部件同样地进行动作即可。
大致相同的时刻是指例如包含产生了用于传输信号的时间等不希望的延迟的情况下的误差的时刻。
本发明的第一至第二实施方式是作为例子而提出的，并不意图限定发明的范围。第一至第二实施方式能够以其他各种方式实施，能够在不脱离发明的主旨的范围内进行各种省略、置换以及变更。第一至第二实施方式及其变形包含于发明的范围及主旨中，并且包含于权利要求书所记载的发明及其等效的范围内。

Claims (11)

1.一种开关装置，其特征在于，具备：
第一P型MOS晶体管，其栅极连接于第一节点；
第一控制电路，其电连接于所述第一节点；以及
第二控制电路，其电连接于所述第一节点；
所述第一控制电路构成为从所述第一P型MOS晶体管为截止状态的第一时刻到第二时刻降低所述第一节点的电压，
所述第二控制电路构成为在从第三时刻到所述第一P型MOS晶体管为导通状态的第四时刻为止的第一时间内降低所述第一节点的电压，
所述第二时刻是比所述第一时刻延后的时刻，
所述第四时刻是比所述第二时刻以及所述第三时刻延后的时刻，
所述第一P型MOS晶体管在所述第一时间的期间内变为导通状态，
在所述第一控制电路中，与所述第二控制电路相比，每单位时间降低的所述第一节点的电压更大，
所述第一控制电路包含：
第二P型MOS晶体管，其一端连接于电压源；
第三P型MOS晶体管，其连接于所述第二P型MOS晶体管的另一端与所述第一节点之间，且栅极连接于所述第一节点；以及
第一N型MOS晶体管，其电连接于所述第一节点与电压比所述电压源的电压低的第一电源之间。
2.根据权利要求1所述的开关装置，其特征在于，还包含：
脉冲电路，其控制所述第一控制电路；以及
延迟电路，其控制所述第二控制电路；
所述第一P型MOS晶体管的一端连接于所述电压源，
所述第一控制电路还包含第一电阻，所述第一电阻电连接于所述第一节点与所述第一N型MOS晶体管的一端之间，
所述脉冲电路分别连接于所述第二P型MOS晶体管的栅极以及所述第一N型MOS晶体管的栅极。
3.根据权利要求2所述的开关装置，其特征在于，
所述延迟电路接收第一信号，并将第二信号向所述第二控制电路发送，
所述延迟电路在自所述第一信号从低电平移至高电平的时刻延后第二时间的时刻，将所述第二信号从低电平移至高电平，
所述脉冲电路接收所述第一信号，并将第三信号以及第四信号分别向所述第二P型MOS晶体管的栅极以及所述第一N型MOS晶体管的栅极发送，
所述第二控制电路基于所述第二信号从低电平移至高电平这一情况而开始降低所述第一节点的电压，
所述第一信号在所述第一P型MOS晶体管为截止状态的期间内从低电平移至高电平，
所述第三信号具有基于所述第一信号从低电平移至高电平这一情况而从高电平移至低电平的单触发的脉冲，
所述第四信号具有基于所述第一信号从低电平移至高电平这一情况而从低电平移至高电平的单触发的脉冲。
4.根据权利要求3所述的开关装置，其特征在于，
所述第一控制电路基于所述第四信号从低电平移至高电平这一情况而开始降低所述第一节点的电压。
5.根据权利要求3所述的开关装置，其特征在于，
所述延迟电路具有触发器电路，并且从所述脉冲电路接收所述第三信号，并基于所述第三信号的脉冲从低电平移至高电平这一情况而将所述第二信号从低电平移至高电平。
6.根据权利要求1所述的开关装置，其特征在于，
所述第三时刻与所述第二时刻为相同时刻。
7.根据权利要求1所述的开关装置，其特征在于，
所述第三时刻是比所述第二时刻延后的时刻。
8.根据权利要求3所述的开关装置，其特征在于，
所述脉冲电路将所述第三信号从高电平移至低电平，并将所述第四信号从低电平移至高电平。
9.根据权利要求8所述的开关装置，其特征在于，
所述第三信号以及所述第四信号的脉冲宽度是所述第二时间以上的时间。
10.一种开关装置，其特征在于，具备：
第一P型MOS晶体管，其栅极连接于第一节点；
第一控制电路，其电连接于所述第一节点；
第二控制电路，其电连接于所述第一节点；
脉冲电路，其控制所述第一控制电路；以及
延迟电路，其控制所述第二控制电路；
所述脉冲电路基于第一信号，输出遍及第一时间而具有第一电平的第二信号，
所述延迟电路输出使所述第一信号延迟一定时间而得的第三信号，
所述第一控制电路构成为在接收到所述第一电平的所述第二信号的期间内降低所述第一节点的电压，
所述第二控制电路构成为基于所述第三信号降低所述第一节点的电压，
在所述第一控制电路中，与所述第二控制电路相比，每单位时间降低的所述第一节点的电压更大。
11.根据权利要求10所述的开关装置，其特征在于，
所述第二控制电路基于所述第三信号从第二电平转变为第三电平这一情况而降低所述第一节点的电压。
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