CN116682735A - Mos结构自对准工艺的制备方法 - Google Patents

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CN116682735A CN202310977261.8A CN202310977261A CN116682735A CN 116682735 A CN116682735 A CN 116682735A CN 202310977261 A CN202310977261 A CN 202310977261A CN 116682735 A CN116682735 A CN 116682735A
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汪之涵
张良关
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Abstract

一种MOS结构自对准工艺的制备方法，包括：提供基底和外延片，通过离子注入使外延片中形成JFET区域；在外延片背离基底的表面制备掩膜层，掩膜层开设有贯穿孔以露出外延片，通过离子注入使外延片中形成P阱区域；保留掩膜层，在P阱区域背离基底的表面形成多晶硅材质侧墙，侧墙附着在贯穿孔的孔壁上且使P阱区域局部露出；以掩膜层和侧墙作为遮蔽，对露出的P阱区域进行离子注入，使P阱区域中形成N+区域，然后移除掩膜层和侧墙；对外延片进行离子注入中形成P+区域。本申请采用自对准的方法，一方面减少了一层N+掩模版的使用，另一方面突破了MOS器件沟道长度于光刻机套刻精度以及偏差的限制，能制备沟道长度极小的MOS器件。

Description

MOS结构自对准工艺的制备方法
技术领域
本申请涉及半导体技术领域，具体而言，涉及MOS结构自对准工艺的制备方法。
背景技术
碳化硅（SiC）作为第三代半导体中的典型代表，由于其具有禁带宽度大，热导率高、击穿场强高、载流子饱和迁移率高等优良的物理特性，使其能够替代硅（Si）材料制备高温、高耐压等功率器件，并在新能源汽车、汽车充电桩等方向具有广阔的应用前景。在SiC金属氧化物半导体场效应晶体管（Metal-Oxide-Semiconductor Field-EffectTransistor, MOSFET）器件应用中，通常在MOS器件封装时额外增加一个二极管如肖特基势垒二极管（SBD）来实现续流的功能，但是该方式一方面不利于集成化浪费成本，另外一方面，额外增加的二极管需要与MOS器件通过键合线连接，该方式极大的增加了器件的寄生电感，导致器件性能下降的影响。
发明内容
鉴于此，本申请提供一种性能优良的MOS结构自对准工艺的制备方法，包括：
提供层叠有外延片的基底，通过离子注入使所述外延片中形成结型场效应晶体管（JFET）区域；
在所述外延片背离所述基底的表面制备掩膜层，所述掩膜层开设有贯穿孔以露出所述外延片，然后通过离子注入使所述外延片中形成P阱区域，所述P阱区域围绕并连接所述JFET区域；
保留所述掩膜层，在所述P阱区域背离SiC基底的表面形成多晶硅材质的侧墙，所述侧墙附着在所述贯穿孔的孔壁上且使所述P阱区域局部露出；
以所述掩膜层和所述侧墙作为遮蔽，对露出的所述P阱区域进行离子注入，使所述P阱区域中形成N+区域，然后移除所述掩膜层和所述侧墙；
在所述外延片上重新制作新的掩膜层以局部覆盖所述外延片，以露出需要进行P+注入的区域；
对所述外延片进行离子注入中形成P+区域；
在所述外延片背离所述基底的一侧依次形成栅氧化层、栅电极层和层间介质层。
本申请提供的MOS结构的制备方法，通过离子注入SiC外延片形成JFET区域，再通过掩膜层并离子注入形成P阱区域，此后再沉积如多晶硅等材质并回刻形成侧墙，通过侧墙与掩膜层的结合对P阱区域进行遮蔽，并离子注入P阱区域，从而实现自对准的方法在P阱区域中形成N+区域和MOS器件的沟道，采用自对准的方法，一方面减少了一层N+掩模版的使用，另一方面突破了MOS器件沟道长度于光刻机套刻精度以及偏差的限制，能制备沟道长度极小的MOS器件。
该MOS结构集成有结势垒肖特基二极管（Junction Barrier ControlledSchottky Diode，JBS）结构，可有效提升MOS结构的性能。
一实施例中，所述制备方法还包括：在形成所述P阱区域之前，在所述JFET区域背离所述基底的表面形成半导体材料层以降低积累区电阻。
一实施例中，所述半导体材料层为石墨烯。
对于MOSFET器件而言，其导通电阻包括源极的接触电阻、沟道电阻、积累区电阻、JEFT 电阻、漂移区电阻、衬底电阻等，而在SiC基MOSFET器件中积累区电阻是器件导通电阻的主要贡献者，因此本申请通过刻蚀掉JFET区域15上方的积累区，然后再通过掩膜原位生长石墨烯等高导电材料，降低积累区电阻从而提高器件性能，降低导通损耗。
附图说明
图1为步骤S1的剖面示意图。
图2为步骤S2的剖面示意图。
图3为步骤S3的剖面示意图。
图4为步骤S4的剖面示意图。
图5为步骤S5的剖面示意图。
图6为步骤S6的剖面示意图。
图7为步骤S7的剖面示意图。
图8为步骤S8的剖面示意图。
图9为步骤S9的剖面示意图。
图10为步骤S10的剖面示意图。
图11为步骤S11的剖面示意图。
主要元件符号说明：
SiC基底11，SiC外延片13，JFET区域15，掩膜层12、32、62，半导体材料层 21，
贯穿孔34，P阱区域31，侧墙42，N+区域 51，P+区域 71，栅氧化层81，
栅电极层83，层间介质层85，金属镍层91，光刻胶掩膜84，金属钛层93，
接触孔 82，导电金属层92，钝化层94，绝缘层96，背电极98。
具体实施方式
结势垒肖特基二极管（Junction Barrier Controlled Schottky Diode，JBS）是一种基于肖特基势垒二极管（SchottkyBarrierDiode，SBD）的改进器件。JBS主要是利用通过离子注入的P型SiC与衬底和外延的N型SiC组成的PN结势垒来降低器件反向工作时的隧穿电流对反向击穿电压的限制，在器件正向工作的情况时，JBS的肖特基势垒部分成正向导电的主要贡献者，因此JBS器件能够获得较高正向电流，在相同的电流标准下正向压降（Vf）变小，导通功耗降低；并且在器件反向工作模式下，由于PN结的存在具有比SBD更低的反向漏电流。
本申请提供一种集成有JBS的金属氧化物半导体（Metal-Oxide-Semiconductor,MOS）结构的制备方法。该MOS结构的两器件元胞之间采用JBS结构。本申请实施例以碳化硅（SiC）基MOS结构作为示例。当然，本申请的MOS结构的制备方法，不限于应用在SiC基MOS结构的制备中。
本申请实施例的MOS结构的制备方法，包括步骤S1至S11。
请参阅图1，步骤S1：提供SiC基底11和层叠在SiC基底11上的SiC外延片13，通过离子注入SiC外延片13使SiC外延片13中形成结型场效应晶体管（Junction Field-EffectTransistor，JFET）区域15。
实际制备过程中，会在SiC外延片13形成为相互间隔的多个JFET区域15。图1仅示意出了2个JFET区域15。
可以理解的，本次以SiC基MOSFET器件作为示例，因此基底和外延片均为SiC材料，但不以此为限。
如图1所示，形成JFET区域15包括：在所述SiC外延片13上制备掩膜层12以局部覆盖SiC外延片13，然后通过离子注入未被掩膜层12覆盖的SiC外延片13的区域，以在SiC外延片13中形成JFET区域15。
一实施例中，所述SiC外延片13的外延浓度为1*1016cm-3，SiC外延片13的厚度为10μm。
一实施例中，掩膜层12为沉积在所述SiC外延片13上的SiO2层，通过蚀刻的方式去除部分的SiO2层以露出SiC外延片13中待形成JFET区域15的区域。
一实施例中，通过等离子体增强化学气相沉积(Plasma Enhanced ChemicalVapor Deposition，PECVD)的方法沉积厚度为2μm的SiO2层，并通过湿法腐蚀的方式刻蚀出JFET区域15上方的SiO2，得到硬掩膜层12。该湿法腐蚀步骤使用的湿法药液为缓冲氧化物刻蚀液（Buffered Oxide Etch,BOE），含有氢氟酸（HF）与氟化铵（NHF4）。随后通过箱式离子注入的方式分三次注入SiC外延片13，三次离子注入依次能量递减，剂量降低，以使形成的JFET区域15中注入的离子浓度能够均匀分布。
形成JFET区域15后，该步骤S1还包括通过干法刻蚀的方法去除厚度约为800~1200Å（例如1000Å）的JFET区域15的表层，如此，如图1所示，JFET区域15背离SiC基底11的表面与SiC外延片13背离SiC基底11的表面是不平齐的，JFET区域15背离SiC基底11的表面相对SiC外延片13背离SiC基底11的表面更低。完成该步骤后再去除掩膜层12。
请参阅图2，步骤S2：在JFET区域15背离SiC基底11的表面形成结构稳定、缺陷少、载流子迁移率高的半导体材料层21。本申请中，载流子迁移率高是指本征电子迁移率大于1*105cm2/VS。
该步骤形成载流子迁移率高的半导体材料层21后，如此，使JFET区域15背离SiC基底11的表面与SiC外延片13背离SiC基底11的表面达到平齐。
一实施例中，半导体材料层21为石墨烯，通过化学气相沉积(Chemical VaporDeposition，CVD)的方法原位生长厚度约为800~1200Å（例如1000Å）的石墨烯于JFET区域15上填充积累区，随后通过BOE刻蚀掉其余区域多余的掩膜层12（SiO2）和石墨烯。
对于MOSFET器件而言，其导通电阻包括源极的接触电阻、沟道电阻、积累区电阻、JEFT 电阻、漂移区电阻、衬底电阻等，而在SiC基MOSFET器件中积累区电阻是器件导通电阻的主要贡献者，因此本申请通过刻蚀掉JFET区域15上方的积累区，然后再通过掩膜原位生长石墨烯等高导电材料，降低积累区电阻从而提高器件性能，降低导通损耗。
请参阅图3，步骤S3：在SiC外延片13背离SiC基底11的表面上制备掩膜层32，掩膜层12局部覆盖SiC外延片13，掩膜层32中开设有贯穿孔34以露出SiC外延片13待离子注入形成P阱区域31的区域，然后通过离子注入使所述SiC外延片13中形成P阱区域31。
一实施例中，掩膜层32为SiO2层，可通过PECVD的方法在SiC外延片13上生长厚度约为2μm的SiO2层，然后通过干法刻蚀的方式刻蚀SiO2层形成贯穿孔34，贯穿孔34使SiC外延片13中待形成P阱区域31的区域露出，随后通过离子注入的方式形成P阱区域31，注入浓度约为1*1013cm-3。
形成的P阱区域31使得：每一个JFET区域15被P阱区域31围绕且直接连接所述P阱区域31。MOS结构通常包括设置有多个元胞的元胞区，每一个元胞包括一个JFET区域15以及围绕并连接该JFET区域15的P阱区域31。图中作为示意，仅示意出了1.5个元胞。
请参阅图4，步骤S4：保留步骤S3中的掩膜层32，在所述掩膜层32和P阱区域31的表面沉积不掺杂的多晶硅层，并蚀刻多晶硅层而保留P阱区域31上方的部分多晶硅作为侧墙42，侧墙42附着在步骤S3的掩膜层12的贯穿孔34的孔壁上。侧墙42为局部覆盖P阱区域31，大致覆盖P阱区域31两端部的上方位置，使P阱区域31的中央部分（待离子注入形成N+区域51）得以露出。每一个侧墙42的横向（垂直厚度方向）宽度可为0.1~0.5μm。侧墙42的横向（垂直厚度方向）宽度对应的是后续步骤形成的沟道长度。
一实施例中，通过LPCVD沉积厚度为5000Å的多晶硅并通过干法刻蚀的方法回刻至掩膜层12（SiO2）表面停止。
请参阅图5，步骤S5：以步骤S3中的掩膜层12和步骤S4中侧墙42作为遮蔽，对P阱区域31进行离子注入使P阱区域31中形成N+区域51，然后蚀刻移除掩膜层32和侧墙42。
一实施例中，通过离子注入的方式注入P，浓度约为1*1014cm-3，形成N+区域51。该步骤S5中形成N+区域51的方法即为自对准工艺方法。侧墙42区域正下方的P阱区域31形成了MOSFET器件的沟道区域。
本申请通过侧墙42的设置，通过侧墙42与掩膜层32的结合对P阱区域31进行遮蔽，并离子注入P阱区域31，从而实现自对准的方法在P阱区域31中形成N+区域51，该方法获得的极限沟道长度可小于0.5μm，低于Nikoni8光刻机所能制备的极限沟道长度。如此，采用自对准的方法，一方面减少了一层N+掩模版的使用，另一方面突破了MOS器件沟道长度于光刻机套刻精度以及偏差的限制，能制备沟道长度极小的MOS器件
请参阅图6，步骤S6：在SiC外延片13上重新制作掩膜层62以局部覆盖SiC外延片13，以露出需要进行P+注入的区域。
一实施例中，掩膜层62为SiO2层，可通过PECVD重新生长厚度为2μm的SiO2层，随后通过干法刻蚀SiO2层的方式露出需要进行P+注入的区域。
请参阅图7，步骤S7：对P阱区域31和SiC外延片13进行离子注入中形成多个P+区域71。P阱区域31中形成的P+区域71直接连接N+区域51。
一实施例中，通过离子注入的方法注入浓度约为1*1014cm-3的Al，随后再去除掩膜层62。
离子注入形成P阱区域31、N+区域51、和P+区域71步骤完成后，需进行高温退火激活处理，例如1750℃的高温退火激活，此时需要在产品的表面覆盖一层碳膜（厚度约为30nm）进行保护，以避免高温退火过程中SiC表面Si析出，或在高温下SiC表面发生原子迁移从而导致SiC表面恶化出现表面石墨化以及严重粗糙化的问题。而碳膜在高温退火激活处理的过程中会氧化牺牲。
请参阅图8，步骤S8：在SiC外延片13背离SiC基底11的一侧依次形成栅氧化层81、栅电极层83和层间介质层85。
一实施例中，通过LPCVD生长致密的厚度为500Å的SiO2层作为栅氧化层81，厚度为4000Å的多晶硅层作为栅电极层83；层间介质层85包括两层，一层为掺杂B和P的二氧化硅层（Boro-PhosphoSilicate Glass，BPSG），厚度为8000Å，另一层为本征二氧化硅层(UndopedSilicate Glass,USG)，厚度为2000Å，其中BPSG位于USG上方，即BPSG相对USG更远离所述SiC基底11。
虽图未示，栅氧化层81、栅电极层83、以及层间介质层85的生长后均有一层光刻版，通过涂胶曝光显影形成的。层间介质层85局部覆盖SiC外延片13背离SiC基底11的表面，即层间介质层85中开设有贯穿其厚度方向的接触孔82以使N+区域51和SiC外延片13均局部露出。
请参阅图9，步骤S9：在每一个N+区域51背离SiC基底11的表面形成金属镍（Ni）层91，金属镍层91与N+区域51连接形成欧姆接触。
一实施例中，在层间介质层85和SiC外延片13背离SiC基底11的表面上形成光刻胶掩膜84，通过光刻胶掩膜84暴露N+区域51，磁控溅射厚度约为1000Å的金属镍层91于N+区域51上，然后去除光刻胶以及位于光刻胶上的金属镍层91。
Ni层作为良好的欧姆接触金属，减小金属与半导体SiC之间的接触势垒，从而降低接触电阻。
请参阅图10，步骤S10：在形成SiC外延片13背离SiC基底11的表面形成金属钛层93，金属钛层93位于相邻的两个元胞之间，位于相邻的两个元胞的P阱区域31之间的正上方且连接相邻的两个元胞的金属镍层91。即金属钛层93位于连接相邻的JFET区域15的两个P阱区域31之间的正上方。金属钛层93与SiC外延片13形成肖特基接触。
一实施例中，通过设置光刻胶掩膜（图未示），磁控溅射Ti层置于肖特基接触区域，其中Ti 层的厚度为300nm。一实施例中，Ti层上还层叠沉积一TiN层，TiN层的厚度为50nm。然后去除光刻胶掩膜，如此沉积在光刻胶掩膜上的Ti层/TiN层也一并被去除。
请参阅图11，步骤S11：在层间介质层85背离SiC基底11的表面以及接触孔82中形成导电金属层92连接金属镍层91；形成局部覆盖导电金属层92的钝化层94和绝缘层96；在SiC基底11背离SiC外延片13的表面形成背电极98。
一实施例中，导电金属层92可为通过磁控溅射形成的厚度为4μm的Al或者AlCu。
一实施例中，钝化层94可为厚度为5000Å的SiN，绝缘层96可为固化后厚度为7μm的聚酰亚胺(PI)。
一实施例中，背电极98可包括通过依次蒸发形成的厚度为100nm的Ti 层、厚度为200nm的Ni 层、厚度为1000nm的Ag层。
本申请MOS结构的制备方法：首先通过硬掩模覆盖SiC外延片13，随后离子注入SiC外延片13形成JFET区域15，再通过刻蚀掉JFET区域15上方的积累区，然后再通过硬掩膜原位生长石墨烯等高导电材料。之后再通过掩膜层并离子注入形成P阱区域31，此后再沉积如多晶硅等材质并回刻保留侧墙42，再进行N+注入，形成MOS器件的沟道，即为自对准工艺。去除以上掩膜层并生长P+注入的所需的掩膜层（SiO2），随后通过离子注入P+的方式使JBS区域和场限环区域形成P+区域71，随后去除掩膜层（SiO2）。之后为栅极的制备工艺，由于石墨烯的存在，以及热氧化工艺形成SiO2会有氧化不充分，C或C团簇产生的问题，因此通过CVD生长的方法形成栅氧化层81，随后依次形成栅电极层83和层间介质层85。此外层间介质层85形成接触孔金属，由于需要保持接触孔低的接触电阻，以及P+注入区域需要形成肖特基接触，因此本申请将采用两次不同接触金属沉积，使得金属连接N+区域51为欧姆接触，金属连接P+区域71为肖特基接触。
以上实施方式仅用以说明本申请的技术方案而非限制，尽管参照以上较佳实施方式对本申请进行了详细说明，本领域的普通技术人员应当理解，可以对本申请的技术方案进行修改或等同替换都不应脱离本申请技术方案的精神和范围。

Claims (10)

1.一种MOS结构自对准工艺的制备方法，其特征在于，包括：
提供层叠有外延片的基底，通过离子注入使所述外延片中形成结型场效应晶体管（JFET）区域；
在所述外延片背离所述基底的表面制备掩膜层，所述掩膜层开设有贯穿孔以露出所述外延片，然后通过离子注入使所述外延片中形成P阱区域，所述P阱区域围绕并连接所述JFET区域；
保留所述掩膜层，在所述P阱区域背离基底的表面形成多晶硅材质的侧墙，所述侧墙附着在所述贯穿孔的孔壁上且使所述P阱区域局部露出；
以所述掩膜层和所述侧墙作为遮蔽，对露出的所述P阱区域进行离子注入，使所述P阱区域中形成N+区域，然后移除所述掩膜层和所述侧墙；
在所述外延片上重新制作新的掩膜层以局部覆盖所述外延片，以露出需要进行P+注入的区域；
对所述外延片进行离子注入中形成P+区域；
在所述外延片背离所述基底的一侧依次形成栅氧化层、栅电极层和层间介质层。
2.根据权利要求1所述的MOS结构自对准工艺的制备方法，其特征在于，形成所述侧墙包括：在所述掩膜层和所述P阱区域的表面沉积多晶硅，并干法蚀刻所述多晶硅，保留所述P阱区域上方的部分多晶硅作为所述侧墙。
3.根据权利要求1所述的MOS结构自对准工艺的制备方法，其特征在于，每一个侧墙垂直所述基底的厚度方向的横向宽度为 0.1~0.5μm。
4.根据权利要求1所述的MOS结构自对准工艺的制备方法，其特征在于，所述制备方法还包括：在形成所述P阱区域之前，在所述JFET区域背离所述基底的表面形成半导体材料层以降低积累区电阻。
5.根据权利要求4所述的MOS结构自对准工艺的制备方法，其特征在于，所述半导体材料层为石墨烯。
6.根据权利要求4所述的MOS结构自对准工艺的制备方法，其特征在于，在形成半导体材料层之前，还包括通过干法刻蚀的方法蚀刻所述JFET区域的表层，使所述JFET区域背离所述基底的表面与所述外延片背离所述基底的表面不平齐；后续形成所述半导体材料层背离所述基底的表面与所述外延片背离所述基底的表面达到平齐。
7.根据权利要求1所述的MOS结构自对准工艺的制备方法，其特征在于，所述制备方法还包括：形成所述P+区域之后且在形成所述栅氧化层之前，在每一个N+区域背离所述基底的表面形成金属镍层，所述金属镍层与所述N+区域连接形成欧姆接触。
8.根据权利要求7所述的MOS结构自对准工艺的制备方法，其特征在于，所述制备方法还包括：形成所述金属镍层后，在所述外延片背离所述基底的表面形成金属钛层，所述金属钛层位于相邻的两个JFET区域的两个P阱区域之间的正上方，且连接所述金属镍层。
9.根据权利要求7所述的MOS结构自对准工艺的制备方法，其特征在于，所述层间介质层中开设有贯穿其厚度方向的接触孔以使所述N+区域和所述外延片均局部露出，所述制备方法还包括：在所述层间介质层背离所述基底的表面；以及在所述接触孔中形成连接所述金属镍层的导电金属层。
10.根据权利要求9所述的MOS结构自对准工艺的制备方法，其特征在于，所述制备方法还包括：形成局部覆盖所述导电金属层的钝化层和绝缘层；以及在所述基底背离所述外延片的表面形成背电极。
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