CN116662247B - 异步检测方法及其电路、接口和芯片 - Google Patents

异步检测方法及其电路、接口和芯片 Download PDF

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Abstract

本发明公开了一种异步检测方法及其电路、接口和芯片。为解决现有如何基于商用EDA工具开发低功耗、低成本、易实施且鲁棒的信跳变顺序检测电路的难题，本发明的异步检测方法，包括配置模式和检测模式，在配置模式下，将满足预设条件的多个预设输入划分为时间上连续的多个阶段；在检测模式下，检测多个待测输入信号的跳变顺序是否满足预设条件，若满足，则所述异步检测电路输出一个事件。本发明功耗低、易实施，能够基于EDA工具设计并发挥异步电路的优势，实现稳定有效、鲁棒的信号跳变顺序检测。本发明适用于异步电路或神经形态领域。

Description

异步检测方法及其电路、接口和芯片
技术领域
本发明涉及一种异步检测方法及其电路、接口和芯片，并具体涉及信号先后跳变顺序检测的异步检测方法及其电路、接口和芯片。
背景技术
当前，大多数芯片都基于同步电路设计与制造。但是，随着人工智能技术的发展，大规模神经网络的处理速度、功耗和成本面临严峻考验，异步电路（AsynchronousCircuit）也获得越来越多的关注。一方面异步电路的设计原理更加贴合生物反应机理，例如，作为感知代表的神经形态视觉传感器，基于视野内光强的变化，快速感受动态信息，异步地输出稀疏事件流，如事件相机；作为处理或决策代表的类脑计算，打破了传统冯诺依曼架构，基于异步、事件驱动机制实现神经元动力学，在高效处理复杂、稀疏和嘈杂的时空信息方面取得了卓越的性能。另一方面，随着半导体工艺陷入瓶颈，同步电路的性能已接近极限，同时，异步电路具有快速、低功耗、低成本、低噪声、抗干扰等优点，在超大规模芯片实现时，具有显著的功耗、延迟、成本和鲁棒性优势。
然而，异步电路无时钟、设计复杂，且现有的EDA工具不能直接支持异步电路设计，如何基于传统商用EDA工具开发，可发挥异步电路优势的模块化异步电路，是本领域面临的巨大挑战。
I2C(Inter－Integrated Circuit)是常见的通讯协议，用于各类芯片中，目前都是基于同步电路技术开发，如现有技术1：CN101208681B。I2C总线，包括时钟线SCL和数据线SDA，通过主机-从机通信协议实现数据传输，检测时钟线SCL和数据线SDA的高低电平转换顺序，对于数据的稳定传输是非常重要的，如现有技术2： US20150081936A1，以及现有技术3：CN112395143A，基于同步电路技术检测起始条件（Start）和终止条件（Stop）。
如何异步地检测时钟线SCL和数据线SDA先后跳变顺序，是异步电路设计亟待解决的问题。现有技术4：US20140312929A1，公开了一种异步顺序逻辑检测电路，然而，该电路包括多个触发器、锁存器，面积、功耗大，难以发挥异步电路设计的优势，同时，该电路在检测时，无法抵御时钟线SCL或/和数据线SDA存在非预期尖峰、毛刺等情形，抗干扰能力有待提升。
如何基于商用EDA工具开发一种异步电路，异步地检测时钟线SCL和数据线SDA先后跳变顺序，功耗低、成本低、易实施，能够发挥异步电路的优势，实现稳定有效、鲁棒的信号先后跳变顺序检测，是异步接口电路设计亟待解决的问题。
发明内容
为了解决或缓解上述部分或全部技术问题，本发明是通过如下技术方案实现的：
一种异步检测方法，在配置模式下，将满足预设条件的多个预设输入划分为时间上连续的多个阶段，每个阶段对应一级模块电路；
在检测模式下，检测多个待测输入信号的跳变顺序是否满足预设条件，若满足，则所述异步检测电路输出一个事件。
在某类实施例中，每个阶段对应一级模块电路，所述模块电路用于将所有待测输入进行逻辑与，并输出所述多个待测输入在对应阶段内是否满足预设状态的指示。
在某类实施例中，当所述多个待测输入在所有阶段内均满足预设状态，则判定所述多个待测输入信号的跳变顺序满足预设条件。
在某类实施例中，至少将满足预设条件的所有预设信号的跳变时刻作为阶段划分的临界点。
在某类实施例中，所述模块电路包括：
与门，每个与门的输入和所有待测输入信号相耦接；当所述多个待测输入在对应阶段内满足预设状态时，所述与门在对应阶段内输出高电平；
逻辑部，其第一输入端与对应与门的输出耦接，其第二输入端与前一级模块电路中逻辑部的输出耦接，用于保持或指示所述多个待测输入在对应阶段内是否满足预设状态。
在某类实施例中，最后一级模块电路中逻辑部的输出取反后与第一级模块电路中逻辑部的第二输入端耦接；
或者，最后一级模块电路中逻辑部的输出为所述异步检测电路的输出，作为发送给后级的请求信号，后级电路返回的应答信号取反后与第一级模块电路中逻辑部的第二输入端耦接。
在某类实施例中，所述逻辑部包括C单元和第一多路复用器；
所述C单元，用于保持或指示所述逻辑部两输入端的信号状态；
所述第一多路复用器，其第二输入端与所述C单元的输出端耦接，其第一输入端与逻辑0耦接，其输出端为逻辑部的输出。
在某类实施例中，所述异步检测电路包括控制电路，用于对各级模块电路进行复位。
在某类实施例中，当所述异步检测电路检测到非预期的跳变，利用所述控制电路对各级模块电路进行复位。
在某类实施例中，第一级模块电路和最后一级模块电路包括第二多路复用器；
所述第二多路复用器耦接于对应的与门和逻辑部之间，所述第二多路复用器的第一输入端耦接于对应与门的输出端，所述第二多路复用器的第二输入端与逻辑0耦接；
所述检测电路包括第三多路复用器，其第一输入端与检测电路的输出端耦接，其第二输入端与逻辑0耦接，其输出端与第一级模块电路中逻辑部的第二输入端耦接。
一种异步检测电路，用于检测多个待测输入信号的跳变顺序是否满足预设条件；
该异步检测电路包括多级模块电路，每级模块电路包括与门和逻辑部；
每个与门的输入和所有待测输入信号相耦接；当所述多个待测输入在对应阶段内满足预设状态时，所述与门在对应阶段内输出高电平；
逻辑部，其第一输入端与对应与门的输出耦接，其第二输入端与前一级模块电路中逻辑部的输出耦接，用于保持或指示所述多个待测输入在对应阶段内是否满足预设状态；
其中，最后一级模块电路中逻辑部的输出取反后与第一级模块电路中逻辑部的第二输入端耦接。
在某类实施例中，基于预设条件配置各待测输入信号和对应与门输入端的耦接方式；所述耦接方式包括直接耦接或取反后耦接。
在某类实施例中，在配置模式下，将满足预设条件的多个预设输入划分为时间上连续的多个阶段，每个阶段对应一级模块电路；
根据各级与门输出高电平时所述多个预设输入信号和对应阶段与门输入端的耦接方式，配置各待测输入信号和对应与门输入端的耦接方式。
在某类实施例中，所述逻辑部包括C单元和多路复用器；
所述C单元，用于保持或指示所述逻辑部两输入端的信号状态；
所述多路复用器，其第二输入端与所述C单元的输出端耦接，其第一输入端与逻辑0耦接，其输出端为逻辑部的输出。
在某类实施例中，至少依据预设条件下所有预设信号的跳变时刻进行阶段划分。
在某类实施例中，所述多个预设输入信号的数量大于或等于所述待测输入信号的数量。
在某类实施例中，所述多个待测输入信号指大于或等于两个输入；
所述阶段的数量至少比所述预设输入的数量多1。
在某类实施例中，在检测模式下，检测多个待测输入信号的跳变顺序是否满足预设条件，若满足，则所述异步检测电路输出一个事件。
一种异步检测电路，用于检测多个待测输入信号的跳变顺序是否满足预设条件；
所述异步检测电路包括多级模块电路和控制电路；
所述模块电路用于将所有待测输入进行逻辑与，并输出所述多个待测输入在对应阶段内是否满足预设状态的指示；
所述控制电路，用于对各级模块电路进行复位；
其中，在配置模式下，将满足预设条件的多个预设输入划分为时间上连续的多个阶段，每个阶段对应一级模块电路。
在某类实施例中，当所述多个待测输入在所有阶段内均满足预设状态，则判定所述多个待测输入信号的跳变顺序满足预设条件。
在某类实施例中，每级模块电路包括与门和逻辑部；
与门，每个与门的输入和所有待测输入信号相耦接；当所述多个待测输入在对应阶段内满足预设状态时，所述与门在对应阶段内输出高电平；
逻辑部，其第一输入端与对应与门的输出耦接，其第二输入端与前一级模块电路中逻辑部的输出耦接，用于保持或指示所述多个待测输入在对应阶段内是否满足预设状态。
在某类实施例中，最后一级模块电路中逻辑部的输出取反后与第一级模块电路中逻辑部的第二输入端耦接；
或者，最后一级模块电路中逻辑部的输出为所述异步检测电路的输出，作为发送给后级的请求信号，后级电路返回的应答信号取反后与第一级模块电路中逻辑部的第二输入端耦接。
在某类实施例中，所述逻辑部包括C单元和第一多路复用器；
所述C单元，用于保持或指示所述逻辑部两输入端的信号状态；
所述第一多路复用器，其输入端与所述C单元的输出端耦接，其输出端为逻辑部的输出。
在某类实施例中，其中，第一级模块电路和最后一级模块电路包括第二多路复用器；
所述第二多路复用器耦接于对应的与门和逻辑部之间，所述第二多路复用器的第一输入端耦接于对应与门的输出端，所述第二多路复用器的第二输入端与逻辑0耦接；
所述检测电路包括第三多路复用器，其第一输入端与检测电路的输出端耦接，其第二输入端与逻辑0耦接，其输出端与第一级模块电路中逻辑部的第二输入端耦接。
在某类实施例中，当所述异步检测电路检测到非预期的跳变，利用所述控制电路对各级模块电路进行复位。
在某类实施例中，至少依据预设条件下所有预设信号的跳变时刻进行阶段划分。
在某类实施例中，所述预设输入信号的数量大于或等于所述待测输入信号的数量。
在某类实施例中，所述阶段的数量至少比所述预设输入的数量多1。
在某类实施例中，在检测模式下，检测多个待测输入信号的跳变顺序是否满足预设条件，若满足，则所述异步检测电路输出一个事件。
一种接口，包括如前所述的异步检测电路，或者使用如前所述的异步检测方法检测多个待测输入信号的跳变顺序是否满足预设条件。
在某类实施例中，所述接口为I2C总线接口；
利用所述异步检测电路检测起始条件或终止条件。
一种芯片，包括如前所述的异步检测电路，或者包括如前所述的接口。
发明的部分或全部实施例，具有如下有益技术效果：
1）本发明的信号变化顺序检测电路，基于C单元和简单的门电路（与门、或门和非门）实现，功耗低、易实施，能够发挥异步电路的优势。
2）本发明的信号变化顺序检测电路，不需要严格、复杂的时序约束，设计、测试及验证难度低，且对制造中变化的温度、电压及工艺具有较强的适应性。
3）本发明的信号变化顺序检测电路，模块化突出，能够基于EDA工具进行商业化设计，实现稳定有效、鲁棒的信号先后跳变顺序检测。
更多的有益效果将在优选实施例中作进一步的介绍。
以上披露的技术方案/特征，旨在对具体实施方式部分中所描述的技术方案、技术特征进行概括，因而记载的范围可能不完全相同。但是该部分披露的这些新的技术方案同样属于本发明文件所公开的众多技术方案的一部分，该部分披露的技术特征与后续具体实施方式部分公开的技术特征、未在说明书中明确描述的附图中的部分内容，以相互合理组合的方式披露更多的技术方案。
本发明任意位置所披露的所有技术特征所组合出的技术方案，用于支撑对技术方案的概括、专利文件的修改、技术方案的披露。
附图说明
图1为C单元（Muller C）输入与输出的逻辑关系示意图；
图2是本发明第一实施例的信号变化顺序检测电路示意图；
图3展示了多种情形下两输入与检测电路在各阶段S1至S3的耦接方式；
图4是本发明第一实施例检测信号变化顺序是否满足第一情形的示意图；
图5是本发明第一实施例信号变化顺序满足第一情形的示意图；
图6是本发明第一实施例信号变化顺序满足第二情形的示意图；
图7是本发明第二实施例的信号变化顺序检测电路示意图；
图8是本发明第二实施例的信号变化顺序检测电路的控制逻辑示意图；
图9是本发明第二实施例在第二情形下检测电路输入与输出的波形图；
图10是本发明第二实施例在第五情形下检测电路输入与输出的波形图；
图11是本发明第三实施例的信号变化顺序检测电路示意图；
图12是本发明第三实施例检测到信号变化顺序满足某情形的波形图；
图13是本发明第四实施例的信号变化顺序检测电路示意图；
图14是本发明第四实施例的信号变化顺序检测电路的控制逻辑示意图；
图15是本发明第四实施例的信号变化顺序检测电路示意图；
图16是本发明第四实施例信号变化顺序满足某情形的示意图。
具体实施方式
由于不能穷尽描述各种替代方案，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案中的要点内容进行清楚、完整地描述。对于下文未详细披露的其它的技术方案和细节，一般均属于本领域通过常规手段即可实现的技术目标或技术特征，限于篇幅，本发明不对其详细介绍。
除非是除法的含义，本发明中任意位置的“/”均表示逻辑“或”。本发明任意位置中的“第一”、“第二”等序号仅仅用于描述上的区分标记，并不暗示时间或空间上的绝对顺序，也不暗示冠以这种序号的术语与冠以其它定语的相同术语必然是不同的指代。
本发明会对各种用于组合成各种不同具体实施例的要点进行描述，这些要点将被组合至各种方法、产品中。在本发明中，即便仅在介绍方法/产品方案时所描述的要点，意味着对应的产品/方法方案也明确地包括该技术特征。
本发明中任意位置处描述存在或包括某步骤、模块、特征时，并不暗示这种存在是排它性地唯一存在，本领域技术人员完全可以根据本发明所披露的技术方案而辅以其它技术手段而获得其它实施例。本发明所公开的实施例，一般是出于披露优选实施例的目的，但这并不暗示该优选实施例的相反实施例，为本发明所排斥/排除，只要这种相反实施例至少解决了本发明的某个技术问题，都是本发明所希望涵盖的。基于本发明中具体实施例描述的要点，本领域技术人员完全可以对某些技术特征施加替换、删减、增加、组合、调换顺序等手段，获得一个仍遵循本发明构思的技术方案。这些未脱离本发明技术构思的方案也在本发明保护范围之内。
I2C(Inter－Integrated Circuit)总线是模块/芯片间常见的通信协议，通过时钟线SCL和数据线SDA在主机与从机间进行通信。主机是启动数据传送并产生允许该传送的时钟信号的设备，从机是被主机寻址的任何设备。具体地，通过检测主机时钟线SCL和数据线SDA的高低电平转换顺序，获得起始条件（Start）和终止条件（Stop），从而在其间实现稳定的数据传输。
本发明涉及基于C单元设计异步电路，以实现信号变化顺序检测。
图1为C单元（Muller C）输入与输出的逻辑关系示意图，其中，图1的（a）为C单元符号示意图，图1的（b）为C单元的状态图，C单元的输出y在其两个输入a、b不相同时状态保持不变。C单元是异步电路中的一种状态保持元件/电路，其输出的变化能够指示或确认其他信号的变化情况。异步电路中使用C单元的优势在于，即使输入变化的很快，也能将其记录下来，并进行及时的跟踪与响应。
图2是本发明第一实施例的信号变化顺序检测电路示意图，其中，第一信号A在时间上连续的三个阶段S1至S3的状态分别用A1、A2和A3表示，第一信号A包括第一状态（低电平或逻辑0）、第二状态（高电平或逻辑1）。类似地，B1、B2和B3表示第二信号B在时间上连续的三个阶段S1至S3的状态。
本发明第一实施例的信号变化顺序检测电路，包括第一至第三与门（101、102和103），用于对各阶段的信号A与信号B进行逻辑与。
示例地，第一阶段，信号A与信号B经第一与门101得到A1•B1＝Y1；第二阶段，信号A、B经第二与门102得到A2•B2＝Y2；第三阶段，信号A与信号B经第三与门103得到A3•B3＝Y3。
所述信号变化顺序检测电路还包括第一至第三逻辑部，其中，第一至第三逻辑部分别与第一至第三与门对应，用于记忆各与门的输出状态，进行状态保持。
当所述多个待测输入在对应阶段内满足预设状态时，所述与门在对应阶段内输出高电平。同时，对应的第一至第三逻辑部，保持或指示所述多个待测输入在对应的第一至第三阶段内是否满足预设状态。
第一逻辑部I包括第一C单元104和第一多路复用器105。其中，第一C单元104的第一端耦接信号A与信号B在第一阶段相与的结果A1•B1，其第二端耦接信号变化顺序检测电路输出的反，其输出端耦接第一多路复用器105的第二选择端，第一多路复用器MUX 105的第一输入端耦接逻辑0，第一多路复用器MUX 105的输出为第一逻辑部I的输出。
第二逻辑部II包括第二C单元106和第二多路复用器107。其中，第二C单元106的第一端耦接第一逻辑部I的输出，其第二端耦接信号A与信号B在第二阶段相与的结果A2•B2，其输出端耦接第二多路复用器107的第一输入端（即选择端），第二多路复用器MUX 107的第二输入端耦接逻辑0，第二多路复用器MUX 107的输出为第二逻辑部II的输出。
第三逻辑部III包括第三C单元108和第三多路复用器109。其中，第三C单元108的第一端耦接第二逻辑部II的输出，其第二端耦接信号A与信号B在第三阶段相与的结果A3•B3，其输出端耦接第三多路复用器109的第二选择端，第三多路复用器MUX 109的第一输入端耦接逻辑0，第三多路复用器MUX 109的输出为第三逻辑部III的输出，也即信号变化顺序检测电路的输出。
信号变化顺序检测电路初始化后，检测电路输出为低。S1阶段，当Y1为高电平，此时，第一C单元的两个输入端均为高电平，第一逻辑部I输出高电平。直至S2阶段，若Y2为高，此时，第二C单元的两个输入端均为高电平，第二逻辑部II输出高电平。随后，若第三阶段中Y3为高，则第三C单元的两个输入端均为高电平，第三逻辑部III输出高电平，检测电路的输出被拉高。此外，检测电路的输出被拉高一小段时间后复位，并利用复位信号rst_n复位MUX105至MUX109，将逻辑部中记忆的状态清除，以便进行下一次检测。
可选地，至少将满足预设条件的所有预设信号的跳变时刻作为阶段划分的临界点。例如，信号A与信号B无跳变时为第一阶段，当任意一个存在跳变/翻转时为第二阶段，当另一个跳变时为第三阶段。
可选地，对检测电路复位时，所有MUX输出为0。
可选地，当前检测的第三阶段，可作为下一次检测的第一阶段。
图3展示了多种情形下两输入与检测电路在各阶段S1至S3的耦接方式。示例地列举了八种情形，例如，情形1中，当检测信号A先出现上升沿、信号B后出现上升沿的情形时，A1、B1分别耦接信号A的反（!A）、信号B的反（!B），A2、B2分别耦接信号A、信号B的反（!B），A3、B3分别耦接信号A、信号B。
图4是本发明第一实施例检测信号变化顺序是否满足第一情形的示意图。由检测电路的工作原理可知，在第一阶段S1，当A和B均为低电平时，Y1为高电平，第一逻辑部I输出高电平。在第二阶段S2，当A为高电平、B为低电平，Y2为高电平，第二逻辑部II输出高电平。在第三阶段S3，当A为高电平、B为高电平，Y3为高电平, 第三逻辑部III输出高电平，并产生一个指示或确认出现情形1的事件event。
图5是本发明第一实施例信号变化顺序满足第一情形的示意图，其中，图5的（a）为第一情形下检测电路输入与输出的波形图，图5的（b）为第一情形下检测电路的输入状态变化示意图。
第一阶段S1时，A1和B1均为低电平，状态均为逻辑0；第二阶段S2时，A2为高电平、状态跳转为逻辑1，B2为低电平、状态仍为逻辑0；第三阶段S3时，A3和B3均为高电平，状态均为逻辑1。
类似地，图6是本发明第一实施例信号变化顺序满足第二情形的示意图，其中，图6的（a）为第二情形下检测电路输入与输出的波形图，图6的（b）为第二情形下检测电路的输入状态变化示意图。
依次类推，上述示意图仅是部分举例，本发明并不以此为限制。
由上可知，本发明通过信号A与信号B在连续的多个阶段的变化情况，判定信号变化的先后顺序。
可选地，多个阶段为三个及以上的阶段，每个阶段信号A、信号B具有唯一的状态。此外，本领域技术人员可根据实际情况进行划分，本发明对此不作限制。
可选地，与门的数量或/和逻辑部的数量和阶段数量成正比。
图7是本发明第二实施例的信号变化顺序检测电路示意图，图8是本发明第二实施例的信号变化顺序检测电路的控制逻辑示意图。该实施例可在检测到各种非预期情形时，在恰当的时机对检测电路进行复位。
本发明第二实施例的信号变化顺序检测电路，包括第一至第三与门（201、202和203），用于对各阶段的信号A与信号B进行逻辑与，第一与门201至第三与门203的输出分别为Y1、Y2和Y3。
同样地，该信号变化顺序检测电路还包括第一至第三逻辑部，其中，第一至第三逻辑部分别与第一至第三与门对应，用于记忆各与门的输出状态，进行状态保持。类似地，第一逻辑部I包括第一C单元204和第一多路复用器205，第二逻辑部II包括第二C单元206和第二多路复用器207，第三逻辑部III包括第三C单元208和第三多路复用器209。
与第一实施例的信号变化顺序检测电路的区别在于，第二实施例的信号变化顺序检测电路还包括第四多路复用器MUX210、第五多路复用器MUX211和第六多路复用器MUX212。其中，第四多路复用器MUX210耦接于第一与门与第一逻辑部之间，第五多路复用器MUX211耦接于第三与门与第三逻辑部之间，第六多路复用器MUX212耦接于检测电路的输出与第一逻辑部之间。
具体地，第四多路复用器MUX210的第一输入端与第一与门201的输出耦接，其第二输入端与逻辑0耦接，其输出与第一C单元的第一输入端耦接；第五多路复用器MUX211的第一输入端与第三与门203的输出耦接，其第二输入端与逻辑0耦接，其输出与第三C单元的第二输入端耦接；第六多路复用器MUX212的第一输入端与检测电路输出的反相耦接，其第二输入端与逻辑0耦接，其输出与接第一C单元的第二输入端耦接。
可选地，利用外部复位信号rst_n复位第一至第三多路复用器（MUX205、MUX207和MUX209）。
可选地，通过控制电路产生的反馈控制信号ctrl_1、ctrl_2分别复位第四多路复用器MUX210、第五多路复用器MUX211。
基于第一至第三与门的输出Y1至Y3，以及第二逻辑部的输出Y0得到反馈控制信号ctrl_1、ctrl_2。
反馈控制逻辑包括第三与门301、第四与门302、第五与门303，以及或门304。第三与门301将Y1与Y0进行逻辑与，第三与门301的输出为第一反馈控制信号ctrl_1。
第四与门302将Y3与Y0的反进行逻辑与，第五与门303将Y3的反、Y2的反、Y1的反进行逻辑与，或门304对第三与门301、第四与门302、第五与门303的输出进行逻辑或，或门304的输出为第二反馈控制信号ctrl_2。
图9是本发明第二实施例在第二情形下检测电路输入与输出的波形图。在信号B跳变后且信号A跳变前的第二阶段，存在非预期的毛刺或干扰，通过控制电路产生的反馈控制信号ctrl_1、ctrl_2复位第四多路复用器MUX210、第五多路复用器MUX211，以将第一至第三逻辑部复位。随后，在接下来若检测到信号A与信号B的变化顺序满足第二情形时，产生一个事件。
图10是本发明第二实施例在第五情形下检测电路输入与输出的波形图。信号A跳变前的第一阶段，存在非预期的毛刺或干扰，通过反馈控制电路将第一至第三逻辑部复位，避免在信号不稳定时产生事件，从而提升检测电路的抗干扰性和稳定性。
图11是本发明第三实施例的信号变化顺序检测电路示意图，其与图2第一实施例检测电路的区别在于，该检测电路与后级交互。发送端包括该检测电路，与后级电路通过握手信号进行交互，该检测电路的输出作为发送给后级的请求信号req。
当检测到多个输入信号的变化顺序满足要求时，检测电路的输出req被拉高，同时，基于后级电路回复的应答信号ack清除C单元中记忆/保持的状态。
图12是本发明第三实施例检测到信号变化顺序满足某情形的波形图。设握手信号req和ack均高电平有效，当第一阶段至第三阶段的信号A和B符合待检测的情形，如图3中的情形5，则检测电路的输出上拉，req被翻转为高电平。接收端响应检测电路输出的req信号，当接收端操作完成，返回有效的应答信号，将应答ack置为高电平，检测电路响应有效的ack信号并将检测电路输出的req信号拉低，完成一次握手。
图13是本发明第四实施例的信号变化顺序检测电路示意图，图14是本发明第四实施例的信号变化顺序检测电路的控制逻辑示意图，可在检测到各种非预期情形时，在恰当的时机对检测电路进行复位。该第四实施例与图7、图8所示的第二实施例的检测电路的区别在于，该检测电路与后级电路通过握手信号实现交互，该检测电路的输出作为发送给后级的请求信号req。当其检测到信号A和B的翻转顺序符合待检测的情形，检测电路的输出req被翻转为高电平，接收端响应检测电路输出的req信号，随后返回有效的应答信号（应答ack置为高电平），检测电路响应后级电路返回的有效ack信号并将检测电路输出的req信号拉低，完成一次握手。
在某些实施例中，基于本发明前述实施例中所述的信号变化顺序检测电路可检测3个及以上输入信号跳变顺序是否满足预设条件，例如通过至少2组前述实施例的检测电路以实现3个输入信号（A、B和C）的跳变顺序识别。
图15是本发明第四实施例的信号变化顺序检测电路示意图，可检测3个待测输入信号跳变顺序是否满足预设条件。
包括4级模块电路，每级模块电路包括与门和逻辑部。每个与门的输入和所有待测输入信号相耦接；当所述多个待测输入在对应阶段内满足预设状态时，所述与门在对应阶段内输出高电平；逻辑部，其第一输入端与对应与门的输出耦接，其第二输入端与前一级模块电路中逻辑部的输出耦接，用于指示所述多个待测输入在对应阶段内是否满足预设状态；其中，最后一级模块电路中逻辑部的输出取反后与第一级模块电路中逻辑部的第二输入端耦接。
逻辑部包括C单元和多路复用器；所述C单元，用于指示所述逻辑部两输入端的信号状态；所述多路复用器，其第二输入端与所述C单元的输出端耦接，其第一输入端与逻辑0耦接，其输出端为逻辑部的输出。
至少依据预设条件下所有预设信号的跳变时刻进行阶段划分。
所述多个预设输入信号的数量大于或等于所述待测输入信号的数量。
在检测模式下，检测多个待测输入信号的跳变顺序是否满足预设条件，若满足，则所述异步检测电路输出一个事件。
图16是本发明第四实施例信号变化顺序满足某情形的示意图。其中，图16的（a）为该情形下检测电路输入与输出的波形图，图16的（b）为该情形下检测电路的输入状态变化示意图。
本发明涉及异步检测方法，在配置模式下，将满足预设条件的多个预设输入划分为时间上连续的多个阶段，每个阶段对应一级模块电路；在检测模式下，检测多个待测输入信号的跳变顺序是否满足预设条件，若满足，则所述异步检测电路输出一个事件。
示例地，每个阶段对应一级模块电路，所述模块电路用于将所有待测输入进行逻辑与，并输出所述多个待测输入在对应阶段内是否满足预设状态的指示。
示例地，当所述多个待测输入在所有阶段内均满足预设状态，则判定所述多个待测输入信号的跳变顺序满足预设条件。
示例地，至少将满足预设条件的所有预设信号的跳变时刻作为阶段划分的临界点。
示例地，所述模块电路包括：与门，每个与门的输入和所有待测输入信号相耦接；当所述多个待测输入在对应阶段内满足预设状态时，所述与门在对应阶段内输出高电平；逻辑部，其第一输入端与对应与门的输出耦接，其第二输入端与前一级模块电路中逻辑部的输出耦接，用于保持或指示所述多个待测输入在对应阶段内是否满足预设状态。
在某些实施例中，将本发明前述实施例中所述的信号变化顺序检测电路应用于接口中。优选地，所述接口基于I2C总线进行通信，以检测起始条件或/和结束条件。
在某些实施例中，将本发明前述实施例中所述的接口应用于芯片中。优选地，所述芯片为基于异步电路实现的芯片。
尽管已经参考本发明的具体特征和实施例描述了本发明，但是在不脱离本发明的情况下仍可以对其进行各种修改、组合、替换。本发明的保护范围旨在不限于说明书中描述的过程、机器、制造、物质组成、装置、方法和步骤的特定实施例，并且这些方法、模块可能还被实施在相关联、相互依赖、相互配合、前/后级的一个或多个产品、方法当中。
因此，说明书和附图应简单地视为由所附权利要求限定的技术方案的部分实施例的介绍，因而应根据最大合理解释原则对所附权利要求解读，并旨在尽可能涵盖本发明公开范围内的所有修改、变化、组合或等同物，同时还应避免不合常理的解读方式。
为了实现更好的技术效果或出于某些应用的需求，本领域技术人员可能在本发明的基础之上，对技术方案做出进一步的改进。然而，即便该部分改进/设计具有创造性或/和进步性，只要依赖本发明的技术构思，覆盖了权利要求所限定的技术特征，该技术方案同样应落入本发明的保护范围之内。
所附的权利要求中所提及的若干技术特征可能存在替代的技术特征，或者对某些技术流程的顺序、物质组织顺序可以重组。本领域普通技术人员知晓本发明后，容易想到该些替换手段，或者改变技术流程的顺序、物质组织顺序，然后采用了基本相同的手段，解决基本相同的技术问题，达到基本相同的技术效果，因此即便权利要求中明确限定了上述手段或/和顺序，然而该些修饰、改变、替换，均应依据等同原则而落入权利要求的保护范围。
结合本文中所公开的实施例中描述的各方法步骤或模块，能够以硬件、软件或者二者的结合来实现，为了清楚地说明硬件和软件的可互换性，在上述说明中已经按照功能一般性地描述了各实施例的步骤及组成。这些功能究竟以硬件还是软件方式来执行，取决于技术方案的特定应用或设计约束条件。本领域普通技术人员可以对每个特定的应用来使用不同方法来实现所描述的功能，但是这种实现不应认为在本发明所要求保护的范围之外。

Claims (28)

1.一种异步检测方法，用于检测多个待测输入信号的跳变顺序是否满足预设条件，其特征在于：
在配置模式下，将满足预设条件的多个预设输入信号划分为时间上连续的多个阶段，每个阶段对应一级模块电路；
所述模块电路用于将所有待测输入信号进行逻辑与，并输出所述多个待测输入信号在对应阶段内是否满足预设状态的指示；
当所述多个待测输入信号在所有阶段内均满足预设状态，则判定所述多个待测输入信号的跳变顺序满足预设条件；
在检测模式下，检测多个待测输入信号的跳变顺序是否满足预设条件，若满足，则异步检测电路输出一个事件。
2.根据权利要求1所述的异步检测方法，其特征在于：
至少将满足预设条件的所有预设输入信号的跳变时刻作为阶段划分的临界点。
3.根据权利要求2所述的异步检测方法，其特征在于，所述模块电路包括：
与门，每个与门的输入和所有待测输入信号相耦接；
当所述多个待测输入信号在对应阶段内满足预设状态时，所述与门在对应阶段内输出高电平；
逻辑部，其第一输入端与对应的与门的输出耦接，其第二输入端与前一级模块电路中逻辑部的输出耦接，用于指示所述多个待测输入信号在对应阶段内是否满足预设状态。
4.根据权利要求3所述的异步检测方法，其特征在于：
最后一级模块电路中逻辑部的输出取反后与第一级模块电路中逻辑部的第二输入端耦接；或者，
最后一级模块电路中逻辑部的输出为所述异步检测电路的输出，作为发送给后级电路的请求信号，后级电路返回的应答信号取反后与第一级模块电路中逻辑部的第二输入端耦接。
5.根据权利要求4所述的异步检测方法，其特征在于：
所述逻辑部包括C单元和第一多路复用器；
所述C单元，用于指示所述逻辑部两输入端的信号状态；
所述第一多路复用器，其第二输入端与所述C单元的输出端耦接，其第一输入端与逻辑0耦接，其输出端为逻辑部的输出。
6.根据权利要求1至5任一项所述的异步检测方法，其特征在于：
所述异步检测电路包括控制电路，用于对各级模块电路进行复位。
7.根据权利要求6所述的异步检测方法，其特征在于：
当所述异步检测电路检测到非预期的跳变，利用所述控制电路对各级模块电路进行复位。
8.根据权利要求7所述的异步检测方法，其特征在于：
第一级模块电路和最后一级模块电路包括第二多路复用器；
所述第二多路复用器耦接于对应的与门和逻辑部之间，所述第二多路复用器的第一输入端耦接于对应的与门的输出端，所述第二多路复用器的第二输入端与逻辑0耦接；
所述异步检测电路包括第三多路复用器，其第一输入端与异步检测电路的输出端耦接，其第二输入端与逻辑0耦接，其输出端与第一级模块电路中逻辑部的第二输入端耦接。
9.一种异步检测电路，用于检测多个待测输入信号的跳变顺序是否满足预设条件，其特征在于：
包括多级模块电路，每级模块电路包括与门和逻辑部；
在配置模式下，将满足预设条件的多个预设输入信号划分为时间上连续的多个阶段，每个阶段对应一级模块电路，每个与门的输入和所有待测输入信号相耦接；
当所述多个待测输入信号在对应阶段内满足预设状态时，所述与门在对应阶段内输出高电平；
所述逻辑部，其第一输入端与对应的与门的输出耦接，其第二输入端与前一级模块电路中逻辑部的输出耦接，用于指示所述多个待测输入信号在对应阶段内是否满足预设状态；并且，
最后一级模块电路中逻辑部的输出取反后与第一级模块电路中逻辑部的第二输入端耦接；
在检测模式下，检测多个待测输入信号的跳变顺序是否满足预设条件，若满足，则所述异步检测电路输出一个事件。
10.根据权利要求9所述的异步检测电路，其特征在于：
基于预设条件配置各待测输入信号和对应的与门输入端的耦接方式；
所述耦接方式包括直接耦接或取反后耦接。
11.根据权利要求10所述的异步检测电路，其特征在于：
根据各级与门输出高电平时所述多个预设输入信号和对应阶段与门输入端的耦接方式，配置各待测输入信号和对应的与门输入端的耦接方式。
12.根据权利要求11所述的异步检测电路，其特征在于：
所述逻辑部包括C单元和多路复用器；
所述C单元，用于指示所述逻辑部两输入端的信号状态；
所述多路复用器，其第二输入端与所述C单元的输出端耦接，其第一输入端与逻辑0耦接，其输出端为逻辑部的输出。
13.根据权利要求12所述的异步检测电路，其特征在于：
至少依据预设条件下所有预设输入信号的跳变时刻进行阶段划分。
14.根据权利要求13所述的异步检测电路，其特征在于：
所述多个预设输入信号的数量大于或等于所述待测输入信号的数量。
15.根据权利要求13所述的异步检测电路，其特征在于：
所述多个待测输入信号指大于或等于两个输入。
16.根据权利要求15所述的异步检测电路，其特征在于：
所述阶段的数量至少比所述预设输入信号的数量多1。
17.一种异步检测电路，用于检测多个待测输入信号的跳变顺序是否满足预设条件，其特征在于：
包括多级模块电路和控制电路，所述控制电路用于对各级模块电路进行复位；
在配置模式下，将满足预设条件的多个预设输入信号划分为时间上连续的多个阶段，每个阶段对应一级模块电路；
所述模块电路用于将所有待测输入信号进行逻辑与，并输出所述多个待测输入信号在对应阶段内是否满足预设状态的指示；
当所述多个待测输入信号在所有阶段内均满足预设状态，则判定所述多个待测输入信号的跳变顺序满足预设条件；
在检测模式下，检测多个待测输入信号的跳变顺序是否满足预设条件，若满足，则所述异步检测电路输出一个事件。
18.根据权利要求17所述的异步检测电路，其特征在于：
每级模块电路包括与门和逻辑部；
与门，每个与门的输入和所有待测输入信号相耦接；当所述多个待测输入信号在对应阶段内满足预设状态时，所述与门在对应阶段内输出高电平；
逻辑部，其第一输入端与对应的与门的输出耦接，其第二输入端与前一级模块电路中逻辑部的输出耦接，用于指示所述多个待测输入信号在对应阶段内是否满足预设状态。
19.根据权利要求18所述的异步检测电路，其特征在于：
最后一级模块电路中逻辑部的输出取反后与第一级模块电路中逻辑部的第二输入端耦接；或者，
最后一级模块电路中逻辑部的输出为所述异步检测电路的输出，作为发送给后级电路的请求信号，后级电路返回的应答信号取反后与第一级模块电路中逻辑部的第二输入端耦接。
20.根据权利要求18所述的异步检测电路，其特征在于：
所述逻辑部包括C单元和第一多路复用器；
所述C单元，用于指示所述逻辑部两输入端的信号状态；
所述第一多路复用器，其输入端与所述C单元的输出端耦接，其输出端为逻辑部的输出。
21.根据权利要求20所述的异步检测电路，其特征在于：
第一级模块电路和最后一级模块电路包括第二多路复用器；
所述第二多路复用器耦接于对应的与门和逻辑部之间，所述第二多路复用器的第一输入端耦接于对应的与门的输出端，所述第二多路复用器的第二输入端与逻辑0耦接；
所述异步检测电路包括第三多路复用器，其第一输入端与异步检测电路的输出端耦接，其第二输入端与逻辑0耦接，其输出端与第一级模块电路中逻辑部的第二输入端耦接。
22.根据权利要求17至21任一项所述的异步检测电路，其特征在于：
当所述异步检测电路检测到非预期的跳变，利用所述控制电路对各级模块电路进行复位。
23.根据权利要求17至21任一项所述的异步检测电路，其特征在于：
至少依据预设条件下所有预设输入信号的跳变时刻进行阶段划分。
24.根据权利要求23所述的异步检测电路，其特征在于：
所述预设输入信号的数量大于或等于所述待测输入信号的数量。
25.根据权利要求24所述的异步检测电路，其特征在于：
所述阶段的数量至少比所述预设输入信号的数量多1。
26.一种接口，其特征在于：
包括如权利要求9至25任一项所述的异步检测电路。
27.根据权利要求26所述的接口，其特征在于：
所述接口为I2C总线接口；
利用所述异步检测电路检测起始条件或终止条件。
28.一种芯片，其特征在于：
包括如权利要求9至25任一项所述的异步检测电路，或者包括如权利要求26或27所述的接口。
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