CN116565006A - 一种GaAs基P沟道增强型CMOS器件及其制备方法 - Google Patents

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Abstract

本发明公开了一种GaAs基P沟道增强型CMOS器件，包括：GaAs缓冲层叠加在衬底上；未掺杂GaAs层叠加在GaAs缓冲层上；未掺杂GaN层叠加在未掺杂GaAs层上位于隔离区的一侧；AlGaN势垒层叠加在未掺杂GaN层上；p‑GaN层叠加在AlGaN势垒层的中间；第一源电极和第一漏电极分别位于p‑GaN层的两侧；第一栅电极叠加在p‑GaN层上；n‑GaAs层位于隔离区的另一侧；n‑GaAs层有两个P掺杂区；第二源电极和第二漏电极分别叠加在两个P掺杂区上；栅介质层位于两个P掺杂区之间且叠加在n‑GaAs层上；第二栅电极，叠加在栅介质层之上。本发明极大地提升了载流子浓度，改善了器件性能。

Description

一种GaAs基P沟道增强型CMOS器件及其制备方法
技术领域
本发明属于半导体技术领域，具体涉及一种GaAs(砷化镓)基P沟道增强型CMOS(Complementary Metal Oxide Semiconductor，互补金属氧化物半导体)器件及其制备方法。
背景技术
在一些研发和应用中，传统硅器件在能量转换方面，已经达到了它的物理极限。氮化镓相比传统硅基半导体，有着更加出色的击穿能力，更高的电子密度和电子迁移率，还有更高的工作温度，能够带来低损耗和高开关频率。其中，低损耗可降低导阻带来的发热，高开关频率可减小变压器和电容的体积，有助于减小充电器的体积和重量。GaN(氮化镓)具有更小的Qg(门极电荷)，可以很容易的提升频率，降低驱动损耗。GaN将充电效率、开关速度、产品尺寸和耐热性的优势有机统一，不仅性能优异，应用范围广泛，而且还能有效减少能量损耗和空间的占用。
目前的GaN基CMOS器件的工作频率和输出功率都很低，不能满足功率集成的要求。图1示出了常规采用GaN-AlGaN(铝镓氮)-GaN异质结的CMOS器件结构，其自下而上包括：衬底、缓冲层、未掺杂的GaN层、AlGaN势垒层、以及p-GaN(p型掺杂GaN)层，通过在器件中间进行刻蚀进行器件分离，分离后左侧结构为p沟道场效应管(p-FET)，源、漏电极在p-GaN上形成欧姆接触，采用Al2O3(氧化铝)作为栅介质形成栅电极。右侧结构为n沟道场效应管(n-FET)，源、漏电极在AlGaN势垒层形成欧姆接触，栅电极在p-GaN上形成欧姆接触。
然而，图1所示CMOS器件结构存在以下缺点：
缺点一：P沟道的二维空穴气浓度和迁移率都比较低，影响器件输出特性；
缺点二：GaN-AlGaN异质结界面由极化效应产生的二维空穴气浓度和迁移率都不够高，限制了器件响应速度；
缺点三：AlGaN材料和GaN材料间存在晶格失配，导致了张应变的产生，进而导致晶体质量的恶化，降低器件性能。
发明内容
为了解决现有技术中所存在的上述问题，本发明提供了一种GaAs基P沟道增强型CMOS器件及其制备方法。
本发明要解决的技术问题通过以下技术方案实现：
一种GaAs基P沟道增强型CMOS器件，包括：
衬底；
GaAs缓冲层，叠加在所述衬底之上；
未掺杂GaAs层，叠加在所述GaAs缓冲层之上；
p-FET和n-FET的隔离区，是以所述未掺杂GaAs层为底面的、用于隔离CMOS器件的p-FET和n-FET的空间隔离；
未掺杂GaN层，叠加在所述未掺杂GaAs层之上，且位于所述隔离区的一侧；
AlGaN势垒层，叠加在所述未掺杂GaN层之上；
p-GaN层，叠加在所述AlGaN势垒层的表面中间区域；
第一源电极和第一漏电极，分别位于所述p-GaN层的两侧，且均叠加在所述AlGaN势垒层之上；
第一栅电极，叠加在所述p-GaN层之上；
n-GaAs层，位于所述隔离区的另一侧，通过对所述未掺杂GaAs层进行n型离子注入形成；
两个P掺杂区，通过对所述n-GaAs层进行p型离子注入形成；
第二源电极和第二漏电极，分别叠加在所述两个P掺杂区之上；其中，所述第二漏电极和所述第一漏电极通过金属互联；
栅介质层，位于所述两个P掺杂区之间，且叠加在所述n-GaAs层之上；
第二栅电极，叠加在所述栅介质层之上。
可选地，所述衬底包括：GaAs衬底或硅衬底。
可选地，所述GaAs缓冲层的厚度为3μm～4μm。
可选地，所述未掺杂GaAs层的厚度为400nm～500nm。
可选地，所述n-GaAs层的厚度为200nm～250nm。
可选地，所述未掺杂GaN层的厚度为100nm～200nm。
可选地，所述AlGaN势垒层由Al组分为20％～30％的AlGaN材料构成，所述AlGaN势垒层的厚度为20nm～30nm。
可选地，所述p-GaN层的厚度为60nm～80nm。
可选地，所述栅介质层为Si2O3栅介质层，所述Si2O3栅介质层的厚度为5nm～15nm。
本发明还提供了一种GaAs基P沟道增强型CMOS器件的制备方法，包括：
步骤一、在衬底上由下至上依次生长GaAs缓冲层、未掺杂GaAs层、未掺杂GaN层、AlGaN势垒层以及p-GaN层；
步骤二、刻蚀掉当前样品的一侧的p-GaN层、AlGaN势垒层以及未掺杂GaN层；
步骤三、对剩余的p-GaN层进行区域选择性刻蚀，仅保留AlGaN势垒层的表面中间区域的p-GaN层；
步骤四、从执行步骤二后暴露出的未掺杂GaAs层上选定隔离区域向下刻蚀，刻蚀深度小于所述未掺杂GaAs层的厚度，形成p-FET和n-FET的隔离区；
步骤五、在执行步骤二后暴露出的、且未经刻蚀过的未掺杂GaAs层上进行n型离子注入，形成n-GaAs层；
步骤六、在所述n-GaAs层上进行p型离子注入，形成两个P掺杂区；
步骤七、在执行步骤三后暴露出的AlGaN势垒层上分别制备第一源电极和第一漏电极；
步骤八、在执行步骤三后剩余的p-GaN层上制备第一栅电极；
步骤九、在所述两个P掺杂区上分别制备第二源电极和第二漏电极；
步骤十、在所述两个P掺杂区之间的n-GaAs层上淀积栅介质层；
步骤十一、在所述栅介质层上制备第二栅电极；
步骤十二、使用金属将所述第二漏电极和所述第一漏电极互联在一起。
可选地，所述第二漏电极和所述第一漏电极均和所述隔离区相邻；
所述步骤十二，包括：
在所述第二漏电极、所述隔离区以及所述第一漏电极的表面蒸镀金属。
本发明提供的GaAs基P沟道增强型CMOS器件中，在衬底上叠加GaAs缓冲层，在GaAs缓冲层上叠加未掺杂GaAs层，对未掺杂GaAs层进行n型离子注入形成n-GaAs层，基于n-GaAs层制备CMOS器件的p-FET；由此，本发明采用GaAs作为CMOS器件的p沟道，由于GaAs材料的空穴迁移率很高，可以极大提升载流子浓度，因此可有效提高器件的工作频率和功率特性，改善器件性能。并且，本发明中p-FET没有因异质结而导致的晶格不匹配和缺陷，因此p-FET的速度较高，器件的开关特性较好。
此外，由于整个器件采用了GaAs作为缓冲层和未掺杂层，因此为了同时提高CMOS器件中的n-FET的性能，本发明在未掺杂GaAs层上首先叠加未掺杂GaN层，然后在未掺杂GaN层之上叠加AlGaN层作为n-FET的势垒层，从而改善了n-FET的晶体质量，优化了界面状态，极大地增强了极化强度，提升载流子浓度，改善了器件性能。
以下将结合附图及对本发明做进一步详细说明。
附图说明
图1中示出了常规采用GaN/AlGaN/GaN异质结的CMOS器件结构；
图2是本发明实施例提供的一种GaAs基P沟道增强型CMOS器件的结构示意图；
图3是本发明实施例提供的一种GaAs基P沟道增强型CMOS器件的制备方法的流程图；
图4是图3所示方法中的步骤一的图形化流程图；
图5是图3所示方法中的步骤二至步骤四的图形化流程图；
图6是图3所示方法中的步骤五至步骤六的图形化流程图；
图7是图3所示方法中的步骤七至步骤八的图形化流程图；
图8是图3所示方法中的步骤九至步骤十一的图形化流程图；
图9是图3所示方法中的步骤十二制备出的GaAs基P沟道增强型CMOS器件的结构示意图。
具体实施方式
下面结合具体实施例对本发明做进一步详细的描述，但本发明的实施方式不限于此。
为了解决现有CMOS器件的载流子浓度和迁移率低的问题，提升CMOS器件的性能，本发明实施例提供了一种GaAs基P沟道增强型CMOS器件，如图1所示，该器件包括：
衬底；该衬底可以是GaAs衬底或硅衬底。
GaAs缓冲层，叠加在衬底之上。优选地，该GaAs缓冲层的厚度可以为3μm～4μm。
未掺杂GaAs层，叠加在GaAs缓冲层之上。优选地，该未掺杂GaAs层的厚度可以为400nm～500nm。
p-FET和n-FET的隔离区，是以未掺杂GaAs层为底面的、用于隔离CMOS器件的p-FET和n-FET的空间隔离。
未掺杂GaN层，叠加在未掺杂GaAs层之上，且位于隔离区的一侧。优选地，该未掺杂GaN层的厚度可以为100nm～200nm。
AlGaN势垒层，叠加在未掺杂GaN层之上。该AlGaN势垒层由Al组分为20％～30％的AlGaN材料构成。优选地，该AlGaN势垒层的厚度为20nm～30nm。
p-GaN层，叠加在AlGaN势垒层的表面中间区域。优选地，该p-GaN层的厚度可以为60nm～80nm。
第一源电极和第一漏电极，分别位于p-GaN层的两侧，且均叠加在AlGaN势垒层之上。
第一栅电极，叠加在p-GaN层之上。
n-GaAs层，位于隔离区的另一侧，通过对未掺杂GaAs层进行n型离子注入形成。优选地，该n-GaAs层的厚度可以为200nm～250nm。
两个P掺杂区，通过对n-GaAs层进行p型离子注入形成。
第二源电极和第二漏电极，分别叠加在两个P掺杂区之上。其中，第二漏电极和第一漏电极通过金属互联。
栅介质层，位于两个P掺杂区之间，且叠加在n-GaAs层之上。可选地，该栅介质层可以为Si2O3栅介质层，它可以减小栅极漏电，提高器件可靠性。
优选地，当栅介质层为Si2O3栅介质层时，该Si2O3栅介质层的厚度可以为5nm～15nm。
第二栅电极，叠加在栅介质层之上。
基于图2可以理解的是，以隔离区为界，左侧的第二源电极、第二漏电极、第二栅电极、栅介质层、n-GaAs层以及下方的未掺杂GaAs层和GaAs缓冲层构成了CMOS器件的p-FET，右侧的第一源电极、第一漏电极、第一栅电极、p-GaN层、AlGaN势垒层、未掺杂GaN层以及下方的未掺杂GaAs层和GaAs缓冲层构成了CMOS器件的n-FET。其中，在实际使用中互联的第一漏电极和第二漏电极外接漏压Vout，第一栅电极和第二栅电极则共同连接外部栅压Vin。
图1所示现有CMOS器件采用GaN材料作为p型层和导电沟道，其空穴迁移率极低，严重限制器件的运行速度，导致器件输出功率下降；由于其p沟道MOSFET的沟道迁移率低，因此导通电阻大，载流子浓度低，严重限制了电路性能。与图1所示器件相比较而言，本发明实施例提出了一种p沟道用GaAs、n沟道用AlGaN和GaN异质结的CMOS结构，解决了现有GaN基CMOS器件的载流子浓度和迁移率低，特别是现有GaN基p沟道MOSFET的沟道迁移率低，导通电阻高等性能过差的问题，有效提升了载流子浓度和迁移率，改善了p沟道性能，增加了器件导电效率，提高了器件工作频率和输出功率及可靠性。
本发明实施例提供的GaAs基P沟道增强型CMOS器件中，在衬底上叠加GaAs缓冲层，在GaAs缓冲层上叠加未掺杂GaAs层，对未掺杂GaAs层进行n型离子注入形成n-GaAs层，基于n-GaAs层制备CMOS器件的p-FET；由此，本发明采用GaAs作为CMOS器件的p沟道，由于GaAs材料的空穴迁移率很高，可以极大提升载流子浓度，因此可有效提高器件的工作频率和功率特性，改善器件性能。并且，本发明实施例中p-FET没有因异质结而导致的晶格不匹配和缺陷，因此p-FET的速度较高，器件的开关特性较好。
此外，由于本发明实施例中整个器件采用了GaAs作为缓冲层和未掺杂层，因此为了同时提高CMOS器件中的n-FET的性能，本发明实施例在未掺杂GaAs层上首先叠加未掺杂GaN层，然后在未掺杂GaN层之上叠加AlGaN层作为n-FET的势垒层，从而改善了n-FET的晶体质量，优化了界面状态，极大地增强了极化强度，提升载流子浓度，改善了器件性能。
相应于上述的GaAs基P沟道增强型CMOS器件，本发明实施例还提供了该器件的制备方法。如图3所示，该方法包括以下步骤：
步骤一、在衬底上由下至上依次生长GaAs缓冲层、未掺杂GaAs层、未掺杂GaN层、AlGaN势垒层以及p-GaN层。
具体的，该步骤一包括以下多个子步骤：
(1)利用MOCVD(metal-organic chemical vapor deposition，金属有机化学气相沉积)工艺或MBE(分子束外延)工艺，在衬底上生长GaAs缓冲层。
其中，GaAs缓冲层的厚度可以为3μm～4μm。
示例性的，以MOCVD工艺为例，在衬底上生长GaAs缓冲层的过程可以包括：保持反应室的温度为100℃，在压力为100mbar的条件下，通入流量为2000sccm的三甲基镓(Ga(CH3)3)，然后把系统抽真空，充入氢气(H2)，然后升温到300℃，通入流量为100sccm的砷化氢(AsH3)，从而利用MOCVD工艺在衬底上生长厚度为3μm的GaAs缓冲层，如图4中的子图(a)所示。
(2)利用MOCVD工艺或MBE工艺，在GaAs缓冲层上生长未掺杂GaAs层。
其中，未掺杂GaAs层的厚度可以为400nm～500nm。
示例性的，以MOCVD工艺为例，在GaAs缓冲层上生长未掺杂GaAs层的过程可以包括：保持反应室的温度为100℃，在压力为100mbar的条件下，通入流量为2000sccm的Ga(CH3)3，然后把系统抽真空，充入H2，然后升温到300℃，通入流量为100sccm的AsH3，从而利用MOCVD工艺在GaAs缓冲层上生长厚度为300nm的未掺杂GaAs层，如图4中的子图(b)所示。
(3)利用MOCVD工艺或MBE工艺，在未掺杂GaAs层上生长未掺杂GaN层。
其中，未掺杂GaN层的厚度可以为100nm～200nm。
示例性的，以MOCVD工艺为例，在未掺杂GaAs层上生长未掺杂GaN层的过程可以包括：保持反应室温度为950℃，在保持压力为20Torr的条件下，同时通入流量为2000sccm的氮源、流量为20sccm的镓源，从而利用MOCVD工艺在未掺杂GaN层上生长厚度为100nm的未掺杂GaN层，如图4中的子图(c)所示。
(4)利用MOCVD工艺或MBE工艺，在未掺杂GaN层上生长AlGaN势垒层。
其中，AlGaN势垒层的厚度可以为20nm～30nm，其中的Al组分可以为20％～30％。
示例性的，以MOCVD工艺为例，在未掺杂GaN层上生长AlGaN势垒层的过程可以包括：调节反应室温度为1000℃，同时通入流量为2000sccm的氨气、流量为200sccm的镓源和流量为100sccm的铝源，在保持压力为20Torr的条件下，在未掺杂GaN层上生长厚度为20nm、Al组分为20％的AlGaN势垒层，如图4中的子图(d)所示。
(5)利用MOCVD工艺或MBE工艺，在AlGaN势垒层上生长p-GaN层。
其中，p-GaN层的厚度可以为60nm～80nm。
示例性的，以MOCVD工艺为例，在AlGaN势垒层上生长p-GaN层的过程可以包括：保持反应室温度为950℃，保持反应室压力为20Torr，同时通入流量为2000sccm的氮源、流量为20sccm的镓源，用镁(Mg)做掺杂剂，掺杂浓度为2×1019cm-3，从而利用MOCVD工艺在AlGaN势垒层上生长厚度为60nm的p-GaN层，如图4中的子图(e)所示。
步骤二、刻蚀掉当前样品的一侧的p-GaN层、AlGaN势垒层以及未掺杂GaN层。
具体的，利用Cl2/BCl3等离子的干法蚀刻工艺对当前样品的一侧进行刻蚀，通过控制反应时长，使得刻蚀进度在未掺杂GaN层和未掺杂GaAs层的界面处停止，如图5中的子图(b)所示；图5中的子图(a)和图4中的子图(e)相同。
步骤三、对剩余的p-GaN层进行区域选择性刻蚀，仅保留中心的p-GaN层。
具体的，利用Cl2/BCl3等离子的干法蚀刻工艺对当前样品中剩余的p-GaN层进行区域选择性刻蚀，即刻蚀所选择的区域中的p-GaN层，使得最终仅保留中心的p-GaN层；在刻蚀所选择的区域时，通过控制反应时长，使得刻蚀进度在p-GaN层和AlGaN势垒层的界面处停止，如图5中的子图(c)所示。
步骤四、从执行步骤二后暴露出的未掺杂GaAs层上选定隔离区域向下刻蚀，刻蚀深度小于未掺杂GaAs层的厚度，形成p-FET和n-FET的隔离区。
具体的，CMOS器件的结构包括n-FET和p-FET，步骤二中刻蚀过的一侧用于制备p-FET，未刻蚀的另一侧用于制备n-FET，p-FET和n-FET之间为p-FET和n-FET的隔离区，该隔离区在未掺杂GaAs层上的投影区域即为上述的隔离区域；因此，按照此目的从执行步骤二后暴露出的未掺杂GaAs层上选定隔离区域，然后利用用基于Cl2/BCl3的电感耦合等离子反应离子蚀刻工艺对隔离区域内的未掺杂GaAs层进行刻蚀，形成图5中的子图(d)所示的台阶，注意刻蚀深度小于未掺杂GaAs层的厚度。示例性的，在未掺杂GaAs层的厚度为400nm～500nm的前提下，该步骤四中的刻蚀深度可以为300nm。
步骤五、在执行步骤二后暴露出的、且未经刻蚀过的未掺杂GaAs层上进行n型离子注入，形成n-GaAs层。
具体的，保持反应室温度为200℃，用Si做掺杂剂，掺杂浓度为2×1018cm-3。采用离子注入工艺在未掺杂GaAs层上进行离子注入，然后在氮气(N2)环境中、800℃下退火热处理15min～30min，形成n-GaAs层，如图6中的子图(b)所示。图6中的子图(b)和图5中的子图(d)相同。
步骤六、在n-GaAs层上进行p型离子注入，形成两个P掺杂区。
具体的，用Mg做掺杂剂，掺杂浓度为2×1018cm-3，之后采用离子注入工艺在n-GaAs层上进行两个区域的离子注入，然后在N2环境中、650℃下退火热处理15min～30min，形成两个P掺杂区，如图6中的子图(c)所示。
步骤七、在执行步骤三后暴露出的AlGaN势垒层上分别制备第一源电极和第一漏电极。
具体的，采用电子束蒸发工艺，在执行步骤三后暴露出的AlGaN势垒层上依次淀积金属Ti、Al、Ni、Au，形成金属叠层，然后在N2环境中750℃下快速热退火30s，形成n-FET中的源(S)、漏(D)欧姆接触，即第一源电极和第一漏电极，如图7中子图的(b)的所示；图7中子图的(a)和图6中子图的(c)相同。
示例性的，金属Ti、Al、Ni、Au的厚度可以依次为20nm、100nm、40nm、50nm。
步骤八、在执行步骤三后剩余的p-GaN层上制备第一栅电极。
具体的，利用电子束蒸发工艺，在执行步骤三后剩余的p-GaN层上依次淀积金属Ni、Au，形成金属叠层，然后在O2环境中、580℃下退火5分钟，形成n-FET中的欧姆接触，即第一栅电极，如图7中子图的(c)所示，其中G表示栅极。
示例性的，金属Ni、Au的厚度可以为依次15nm、20nm。
步骤九、在两个P掺杂区上分别制备第二源电极和第二漏电极。
具体的，采用电子束蒸发工艺，在两个P掺杂区上均依次淀积金属Ti、Pt、Au，形成金属叠层，然后在N2环境中、750℃下退火30s，形成源、漏欧姆接触，即第二源电极和第二漏电极，如图8中子图的(b)所示；图8中子图的(a)和图7中子图的(c)相同。
示例性的，金属Ti、Pt、Au的厚度可以依次为20nm、120nm、50nm。
步骤十、在两个P掺杂区之间的n-GaAs层上淀积栅介质层；
具体的，利用原子层淀积工艺，在两个P掺杂区之间的n-GaAs层上淀积栅介质层，如图8中子图的(c)所示。
示例性的，栅介质层可以为Si2O3栅介质层，该Si2O3栅介质层的厚度为5nm～15nm，当然并不局限于此。
步骤十一、在栅介质层上制备第二栅电极。
具体的，利用电子束蒸发工艺，在栅介质层上依次淀积金属Ti、Pt、Au，形成p-FET的栅金属，作为第二栅电极，如图8中子图的(d)所示。
示例性的，金属Ti、Pt、Au的厚度可以依次为20nm、40nm、50nm。
步骤十二、使用金属将第二漏电极和第一漏电极互联在一起。
这里，使用金属将第二漏电极和第一漏电极互联在一起的具体实现方式存在多种。示例性的，在一种实现方式中，第二漏电极和第一漏电极靠近p-FET和n-FET的隔离区，因此可以利用电子束蒸发工艺，在第二漏电极、隔离区以及第一漏电极的表面依次蒸镀金属Ti、Au，实现-FET和p-FET的漏极互联，如图9中的子图(b)所示。在另一种实现方式中，也可以使用金属导线将第二漏电极和第一漏电极互联在一起。
以上是对本发明实施例提供的GaAs基P沟道增强型CMOS器件的制备方法的说明内容，利用该制备方法所制备的GaAs基P沟道增强型CMOS器件，具有高空穴迁移率、高载流子浓度的特点，开关特性较好，具有较好的器件性能。
本发明实施例有望实现高性能的GaN电力电子器件与逻辑驱动电路的单片集成；发挥GaN材料耐高温，抗辐射，耐恶劣环境的优点，在高温、强辐照等恶劣环境中发挥作用，适用于宇航等一些面临恶劣环境的特殊领域。同时，发展互补型逻辑集成电路技术，有望开辟新技术路线以打破现有方案技术瓶颈、为新兴应用和宇航等关键任务提供更具吸引力的电子设备部署新方案。
需要说明的是，术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的本公开实施例能够以除了在这里图示或描述的那些以外的顺序实施。以下示例性实施例中所描述的实施方式并不代表与本公开相一致的所有实施方式。相反，它们仅是与本公开的一些方面相一致的装置和方法的例子。
在本说明书的描述中，参考术语“一个实施例”、“一些实施例”、“示例”、“具体示例”、或“一些示例”等的描述意指结合该实施例或示例描述的具体特征或者特点包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不必须针对的是相同的实施例或示例。而且，描述的具体特征或者特点可以在任何的一个或多个实施例或示例中以合适的方式结合。此外，本领域的技术人员可以将本说明书中描述的不同实施例或示例进行接合和组合。
尽管在此结合各实施例对本申请进行了描述，然而，在实施所要求保护的本申请过程中，本领域技术人员通过查看所述附图以及公开内容，可理解并实现所述公开实施例的其他变化。在本发明的描述中，“包括”一词不排除其他组成部分或步骤，“一”或“一个”不排除多个的情况，“多个”的含义是两个或两个以上，除非另有明确具体的限定。此外,相互不同的实施例中记载了某些措施，但这并不表示这些措施不能组合起来产生良好的效果。
在本发明的描述中，需要理解的是，术语“中心”、“纵向”、“横向”、“长度”、“宽度”、“厚度”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”、“顺时针”、“逆时针”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。
在本发明中，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”、“固定”等术语应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或成一体；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本发明中的具体含义。
在本发明中，除非另有明确的规定和限定，第一特征在第二特征之“上”或之“下”可以包括第一和第二特征直接接触，也可以包括第一和第二特征不是直接接触而是通过它们之间的另外的特征接触。而且，第一特征在第二特征“之上”、“上方”和“上面”包括第一特征在第二特征正上方和斜上方，或仅仅表示第一特征水平高度高于第二特征。第一特征在第二特征“之下”、“下方”和“下面”包括第一特征在第二特征正下方和斜下方，或仅仅表示第一特征水平高度小于第二特征。
以上内容是结合具体的优选实施方式对本发明所作的进一步详细说明，不能认定本发明的具体实施只局限于这些说明。对于本发明所属技术领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干简单推演或替换，都应当视为属于本发明的保护范围。

Claims (10)

1.一种GaAs基P沟道增强型CMOS器件，其特征在于，包括：
衬底；
GaAs缓冲层，叠加在所述衬底之上；
未掺杂GaAs层，叠加在所述GaAs缓冲层之上；
p-FET和n-FET的隔离区，是以所述未掺杂GaAs层为底面的、用于隔离CMOS器件的p-FET和n-FET的空间隔离；
未掺杂GaN层，叠加在所述未掺杂GaAs层之上，且位于所述隔离区的一侧；
AlGaN势垒层，叠加在所述未掺杂GaN层之上；
p-GaN层，叠加在所述AlGaN势垒层的表面中间区域；
第一源电极和第一漏电极，分别位于所述p-GaN层的两侧，且均叠加在所述AlGaN势垒层之上；
第一栅电极，叠加在所述p-GaN层之上；
n-GaAs层，位于所述隔离区的另一侧，通过对所述未掺杂GaAs层进行n型离子注入形成；
两个P掺杂区，通过对所述n-GaAs层进行p型离子注入形成；
第二源电极和第二漏电极，分别叠加在所述两个P掺杂区之上；其中，所述第二漏电极和所述第一漏电极通过金属互联；
栅介质层，位于所述两个P掺杂区之间，且叠加在所述n-GaAs层之上；
第二栅电极，叠加在所述栅介质层之上。
2.根据权利要求1所述的GaAs基P沟道增强型CMOS器件，其特征在于，所述衬底包括：GaAs衬底或硅衬底。
3.根据权利要求1所述的GaAs基P沟道增强型CMOS器件，其特征在于，所述GaAs缓冲层的厚度为3μm～4μm。
4.根据权利要求1所述的GaAs基P沟道增强型CMOS器件，其特征在于，所述未掺杂GaAs层的厚度为400nm～500nm。
5.根据权利要求1所述的GaAs基P沟道增强型CMOS器件，其特征在于，所述n-GaAs层的厚度为200nm～250nm。
6.根据权利要求1所述的GaAs基P沟道增强型CMOS器件，其特征在于，所述未掺杂GaN层的厚度为100nm～200nm。
7.根据权利要求1所述的GaAs基P沟道增强型CMOS器件，其特征在于，所述AlGaN势垒层由Al组分为20％～30％的AlGaN材料构成，所述AlGaN势垒层的厚度为20nm～30nm。
8.根据权利要求1所述的GaAs基P沟道增强型CMOS器件，其特征在于，所述p-GaN层的厚度为60nm～80nm。
9.一种GaAs基P沟道增强型CMOS器件的制备方法，其特征在于，包括：
步骤一、在衬底上由下至上依次生长GaAs缓冲层、未掺杂GaAs层、未掺杂GaN层、AlGaN势垒层以及p-GaN层；
步骤二、刻蚀掉当前样品的一侧的p-GaN层、AlGaN势垒层以及未掺杂GaN层；
步骤三、对剩余的p-GaN层进行区域选择性刻蚀，仅保留AlGaN势垒层的表面中间区域的p-GaN层；
步骤四、从执行步骤二后暴露出的未掺杂GaAs层上选定隔离区域向下刻蚀，刻蚀深度小于所述未掺杂GaAs层的厚度，形成p-FET和n-FET的隔离区；
步骤五、在执行步骤二后暴露出的、且未经刻蚀过的未掺杂GaAs层上进行n型离子注入，形成n-GaAs层；
步骤六、在所述n-GaAs层上进行p型离子注入，形成两个P掺杂区；
步骤七、在执行步骤三后暴露出的AlGaN势垒层上分别制备第一源电极和第一漏电极；
步骤八、在执行步骤三后剩余的p-GaN层上制备第一栅电极；
步骤九、在所述两个P掺杂区上分别制备第二源电极和第二漏电极；
步骤十、在所述两个P掺杂区之间的n-GaAs层上淀积栅介质层；
步骤十一、在所述栅介质层上制备第二栅电极；
步骤十二、使用金属将所述第二漏电极和所述第一漏电极互联在一起。
10.根据权利要求9所述的制备方法，其特征在于，所述第二漏电极和所述第一漏电极均和所述隔离区相邻；
所述步骤十二，包括：
在所述第二漏电极、所述隔离区以及所述第一漏电极的表面蒸镀金属。
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