CN116547787A - 封装结构及封装结构的制备方法 - Google Patents
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Abstract
本申请提供了一种封装结构和封装结构的制作方法。该封装结构包括：第一电子元件、导电通道、第一导电结构、第二导电结构；导电通道贯穿第一电子元件；第一导电结构设于导电通道的底部；第二导电结构通过第一导电结构与导电通道电连接；在预设温度下第一导电结构的材料扩散能力低于第二导电结构的材料扩散能力。通过将退火温度等预设温度下扩散能力较弱的第一导电结构设置在导电通道的底部，使得在形成导电通道过程中采用的过刻蚀工艺导致引起的反溅射对第一电子元件电学性能的影响减小。
Description
本申请涉及半导体器件领域，具体涉及一种封装结构及封装结构的制作方法。
随着微电子技术的不断进步，集成电路的特征尺寸不断缩小，互连密度不断提高，同时用户对高性能低耗电的要求不断提高。在这种情况下，依靠进一步缩小互连线的线宽来提高性能的方式受到材料物理特性和设备工艺的限制，且二维互连线的电阻电容(resistance–capacitance，RC)延迟逐渐成为限制半导体芯片性能提高的瓶颈。
硅通孔(through silicon via，TSV)工艺可以应用在封装结构中，通过形成贯穿裸芯片的导电通道，可以实现晶圆(芯片)之间或芯片与基底间直接的三维互连，这样可以弥补传统半导体芯片二维布线的局限性。TSV技术能提高集成电路的集成度，能大大缩短集成电路之间连线，进而使RC延迟和功耗都得到显著的减小，这种互连方式可以使集成电路的性能从多个方面得到很大的提升，同时，TSV技术还能把不同工艺材料和不同的功能模块集成到一起，对封装结构的性能进行优化。
在形成TSV的过程中，可以在半导体元器件制造完成且封装之前的裸芯片上刻蚀通孔，通孔的底部与另一裸芯片的导电盘(pad)电连接，导电盘的材料一般为铜(Cu)。应当理解，两个裸芯片之间可以利用介质层进行键合。为了实现两个裸芯片的电连接，TSV穿过该介质层。在通孔内壁中淀积绝缘层(liner)，避免通孔中的导电材料与晶圆中的衬底材料接触。刻蚀通孔底部的绝缘层，以使得后续在通孔中形成的导电材料与通孔底部的pad连接。
为了保证通孔中的导电材料与通孔底部的导电盘的良好接触一般采用过刻蚀工艺，将铜导电盘作为刻蚀停止层，以使铜导电盘充分露出。过刻蚀工艺会导致铜导电盘中的铜反溅射并附着在通孔侧壁，造成通孔侧壁的铜污染，影响封装结构的电学性能和可靠性。
发明内容
本申请提供一种封装结构和封装结构的制作方法，能够提高封装结构的电学性能。
第一方面，提供一种封装结构，包括第一电子元件、导电通道、第一导电结构、第二导电结构；所述导电通道贯穿所述第一电子元件；所述第一导电结构设于所述导电通道的底部，所述第二导电结构通过所述第一导电结构与所述导电通道电连接；在预设温度下所述第一导电结构的材料扩散能力低于所述第二导电结构的材料扩散能力。
通过将扩散能力较弱的第一导电结构的设置，使得扩散能力较强的第二导电结构通过第一导电结构与所述导电通道电连接，从而在形成贯穿第一电子元件的导电通道时，将第一导电结构作为导电通道的底部的接触部，使得在形成导电通道过程中采用的过刻蚀工艺引起的反溅射的导电材料对封装结构电学性能的影响减小。
应当理解，预设温度可以根据封装结构制备工艺确定。
结合第一方面，在一些可能的实现方式中，所述封装结构还包括第二电子元件和介质层，所述介质层位于所述第一电子元件和所述第二电子元件之间；所述导电通道贯穿所述第一电子元件和所述介质层；所述第二电子元件包括位于朝向所述第一电子元件的表面的所述第二导电结构，所述第一导电结构是在所述第二电子元件的所述表面形成的。
通过在第二电子元件的表面形成第一导电结构，并使得形成的层叠结构中该表面朝向第一电子元件，无需改变第二电子元件的制备工艺，能够降低封装结构的制备难度和成本。
结合第一方面，在一些可能的实现方式中，所述第一导电结构是通过选择性沉积的方式形成的。
通过选择性沉积的方式第一导电结构，能够简化第一导电结构的制造工艺，降低封装结构的制备工艺的复杂度和成本。
结合第一方面，在一些可能的实现方式中，所述第一导电结构的厚度大于等于10纳米且小于等于1000纳米。
通过将第一导电结构的厚度限制在10至1000纳米，一方面，避免由于第一导电结构的厚度过薄使得过刻蚀工艺过程中第一导电结构无法完全覆盖第二导电结构，扩散能力较强的第二导电结构反溅射对第一电子元件的电学性能产生较大的影响。另一方面，较薄的第一导电结构，对互连电阻的影响较小，提高封装结构的电学性能，并且，通过设置较薄的第一导电结构，降低对第一电子元件和第二电子元件进行键合之前对介质层进行平坦化工艺的难度。
结合第一方面，在一些可能的实现方式中，所述第一电子元件为裸芯片。
结合第一方面，在一些可能的实现方式中，所述预设温度包括退火温度。。
在封装结构制备过程中，形成导电通道的第一电子元件经过退火等高温处理，刻蚀工艺反溅射的导电材料在导电通道周围的材料中扩散。由于在退火温度下所述第一导电结构的材料扩散能力低于所述第二导电结构的材料扩散能力，溅射的材料为第一导电材料，扩散能力较弱，减小了反溅射的导电材料对封装结构性能的影响。
在一些情况下，不同温度下，材料的扩散能力的大小关系不同。通过选择在退火温度等温度下低于第二导电结构的材料扩散能力的材料形成第一导电结构，使得在退火等工艺过程中反溅射的导电材料扩散能力较弱，减小了反溅射的导电材料对封装结构性能的影响。
第二方面，提供一种封装结构的制备方法，该方法包括：形成导电通道，所述导电通道贯穿第一电子元件，所述导电通道的底部为第一导电结构，第二导电结构通过所述第一导电结构与所述导电通道电连接；在预设温度下所述第一导电结构的材料扩散能力低于所述第二导电结构的材料扩散能力。
结合第二方面，在一些可能的实现方式中，所述方法还包括：在第二电子元件表面形成所述第一导电结构，所述第二电子元件包括位于所述表面的所述第二导电结构；形成层叠结构，所述层叠结构包括第一电子元件、第二电子元件以及位于所述第一电子元件与所述第二电子元件之间的介质层；所述导电通道贯穿所述第一电子元件和所述介质层，所述表面朝向所述第一电子元件。
结合第二方面，在一些可能的实现方式中，所述在所述第二电子元件表面形成所述第 一导电结构，包括：通过选择性沉积形成所述第一导电结构。
结合第二方面，在一些可能的实现方式中，所述第一导电结构的厚度大于等于10纳米且小于等于1000纳米。
结合第二方面，在一些可能的实现方式中，所述第一电子元件为裸芯片。
结合第二方面，在一些可能的实现方式中，所述方法还包括：对形成所述导电通道的所述第一电子元件以退火温度进行退火处理，所述预设温度包括退火温度。
第三方面，提供一种电子设备，包括第一方面所述的封装结构和印制电路板，所述封装结构和所述印制电路板电连接。
图1是一种封装结构的示意性结构图。
图2是本申请实施例提供的一种封装结构的示意性结构图。
图3是本申请实施例提供的一种电子元件的示意性结构图。
图4是本申请实施例提供的另一种电子元件的示意性结构图。
图5是本申请实施例提供的另一种封装结构的示意性结构图。
图6是本申请实施例提供的一种封装结构制备方法的示意性流程图。
图7至图10是本申请实施例提供的封装结构的制备过程中封装结构的示意性结构图。
图11是本申请实施例提供的另一种封装结构制作方法的示意性流程图。
下面将结合附图，对本申请中的技术方案进行描述。
随着手机和穿戴终端的大量普及，小型化和轻薄化诉求越发强烈，系统级封装(system in package，SIP)出现。SIP是一种对多裸芯片或部件进行封装的方案，从而实现一个或者多个完整功能的封装形式。SIP可以满足对裸芯片(die)和/或部件(例如无源器件(passive device)等)较高密度集成的要求。SIP已在手表、手机、耳机等领域大量应用。
SIP封装可以将裸芯片和无源器件平铺在基板表面，即进行平面式二维(2 dimension，2D)堆叠，这种方案占用大量单板面积，不利于减少封装尺寸(package size)，也不符合当前SIP小型化和轻薄化的应用趋势。
因此，三维(three dimensional，3D)SIP初步发展起来，3D SIP利用空间高度，将裸芯片和无源器件分在不同高度平面上，以增加高度为代价，减少封装尺寸。
硅通孔(through silicon via，TSV)工艺可以应用在3D SIP技术中。TSV工艺通过贯穿晶圆的导电通道，可以实现晶圆(芯片)之间或芯片与基底间直接的三维互连，这样可以弥补传统半导体芯片二维布线的局限性。TSV技术能提高集成电路的集成度，能大大缩短集成电路之间连线，进而使RC延迟、功耗显著的减小。TSV技术还能够对不同工艺材料和不同的功能模块进行集成，给芯片整体性能优化带来很大方便。
晶圆是指制作硅半导体集成电路所使用的硅晶片。
在半导体元器件制造完成，封装之前的芯片可以称为裸芯片(die)。也就是说，包括衬底以及衬底表面形成的器件、互连层等。裸芯片可以指整个晶圆(即大圆片形式(wafer form))，也可以指对晶圆切割后得到的单个芯片(单颗芯片的形式(die form))。在 本申请实施例中，裸芯片的正面也称为主动面或有源面，是指裸芯片中用于生长有源器件的面。裸芯片的背面是指衬底方向的面。
芯片(chip)可以指封装前的芯片，也可以指封装后的芯片。在本申请实施例中，芯片的定义涵盖了裸芯片(die)。
硅片键合技术是指通过化学和物理作用将硅片与硅片、硅片与玻璃或其它材料紧密地结合起来的方法。
多个裸芯片可以通过键合的方式进行堆叠。通过在两个裸芯片之间设置介质层，可以使得该两个裸芯片键合紧密连接成为一体。
采用TSV工艺，通过设置贯穿一个裸芯片和用于键合的介质层的TSV导电通道，实现两个键合在一起的裸芯片之间的三维互连。
图1是一种封装结构的示意性结构图。
封装结构100包括第一电子元件111、第二电子元件121、以及位于第一电子元件111和第二电子元件121之间的介质层130。可以在第一电子元件111的表面设置互连层，从而，通过设置在第一电子元件111中的TSV 140，可以实现第一电子元件111、第二电子元件121之间的电连接。
介质层130可以是沉积于第二电子元件121表面的薄膜。第一电子元件111与第二电子元件121通过介质层130形成键合。
在形成TSV 140的过程中，刻蚀贯穿第一电子元件111和介质层130的通孔，通孔的底部与位于第二电子元件121上表面的电连接层122中的导电盘(pad)123接触。
在通孔中淀积绝缘层(liner)141，并去除通孔底部的绝缘层。之后，在通孔中淀积导电材料以形成阻挡层(barrier)142，之后生长导电芯143。
TSV 140包括贯穿第一电子元件111和介质层130的通孔中填充的liner 141、barrier142和导电芯143。
为了保证pad 123与barrier 142之间良好的电连接，在刻蚀通孔以及刻蚀通孔底部的绝缘层时，均可以采用过刻蚀工艺。但是，过刻蚀工艺会导致pad中的铜等导电材料溅射在通孔侧壁上。
在生长导电芯143之后，可以通过退火工艺增加电芯143中的晶粒大小，从而降低导电芯143的电阻率，提高导电芯143的导电性能。
在退火工艺进行的过程中，导电材料可能向周围的材料中扩散。
第一电子元件111、第二电子元件121可以是裸芯片、封装后的芯片或者无源器件等。如果第一电子元件111、第二电子元件121为芯片，一般情况下，第一电子元件111、第二电子元件121的衬底材料可以是硅(Si)，绝缘层141的材料为氧化硅(SiO
2)，pad 123的材料为铜(Cu)，barrier 142的材料为钛(Ti)、钽(Ta)、氮化钛(TiN)、氮化钽(TaN)、钴(Co)等退火等高温工艺过程中不容易扩散进入Si、SiO
2的导体材料。Cu在退火等高温工艺过程中容易扩散进入Si、SiO
2，反溅射在通孔侧壁上的Cu会对第一电子元件111的电学性能和可靠性产生影响。
刻蚀通孔过程中，反溅射在通孔侧壁的Cu容易扩散至第一电子元件111中，影响第一电子元件的正常工作。刻蚀通孔底部的绝缘层过程中，反溅射在通孔侧壁的绝缘层上的Cu容易扩散至绝缘层中，扩散至绝缘层中的Cu形成新的电极，由于该电极与通孔中由 barrier 142、导电芯143构成的导电通道之间的距离较近，导致该电极与导电通道之间的击穿电压较小。一般情况下，第一电子元件衬底连接的电压为0，该电极与导电通道之间较低的击穿电压使得导电通道的耐受电压较低，影响了封装结构的电学性能。
为了封装结构型的TSV形成过程中过刻蚀工艺对封装结构的性能影响，本申请实施例提供了一种封装结构。
图2是本申请实施例提供的一种封装结构的示意性结构图。
封装结构200包括第一电子元件210、导电通道240、第一导电结构244、第二导电结构223。
导电通道240贯穿第一电子元件210。也就是说，导电通道是设置在第一电子元件210上的通孔结构。
第一导电结构244设于导电通道240的底部。也就是说，第一导电结构244与导电通道240接触。
第二导电结构223通过第一导电结构244与导电通道240电连接。
在预设温度下第一导电结构244的材料扩散能力低于第二导电结构223的材料扩散能力。
也就是说，材料扩散能力较强的第二导电结构223不与导电通道240接触。
材料的扩散能力可以理解为材料的分子扩散能力。若固体、液体或气体内部存在某一材料的浓度梯度，该材料会发生扩散。材料扩散能力可以通过扩散系数表示。扩散系数是指在单位时间内、单位浓度梯度作用下、经单位面积沿扩散方向传递的物质量。
第一导电结构244的材料扩散能力是指第一导电结构的材料在环绕第一导电结构244的结构中的扩散能力。环绕第一导电结构244的结构，可以是第一电子元件210，也可以是第一电子元件210与第一导电结构244之间的绝缘材料。
也就是说，可以在第一电子元件210上刻蚀通孔，在通孔中形成第一导电结构244，使得第一导电结构244与第一电子元件210接触。或者，可以在通孔的侧壁上形成绝缘层243，第一导电结构244与该绝缘层接触。绝缘层243的设置可以降低第一导电结构244对第一电子元件210电学性能的影响。
随着温度上升，分子运动速度加快，材料扩散能力增强。在封装结构制备过程中，可能经过退火等高温工艺。预设温度可以根据形成导电通道244之后的工艺确定。预设温度可以包括一个或多个温度值。
具体地，预设温度可以包括退火温度。
也就是说，在退火温度下，第一导电结构244的材料扩散能力低于第二导电结构223的材料扩散能力。
退火是一种材料的热处理工艺。采用退火工艺，将材料缓慢加热到一定温度，保持足够时间，然后以适宜速度冷却。通过退火工艺，可以改善材料性能。
退火温度是一种退火工艺参数，用于表示退火工艺过程中保持的温度。
对于封装结构200，退火工艺可以用于导电通道240的重结晶。通过退火工艺，使得导电通道240中的晶粒大小增加，从而降低导电通道240的电阻率，提高导电通道240的导电性能。
因此，退火温度可以根据导电通道240的材料确定。封装结构200采用的退火温度也 可以理解为导电通道240的材料对应的退火温度。
通过第一导电结构244的设置，使得过刻蚀工艺引起的反溅射的材料为第一导电结构244的材料。而第一导电结构244的材料在退火温度下扩散能力较弱，减小了对封装结构电学性能的影响。
一般情况下，两种材料在不同的温度下扩散能力的大小关系不发生变化。也就是说，如果在较低温度下材料1的扩散系数小于材料2的扩散系数，在较高温度下材料1的扩散系数仍然小于材料2的扩散系数。
如果存在不同温度下材料的扩散能力的大小关系变化的情况，通过选择在退火温度等温度下低于第二导电结构的材料扩散能力的材料形成第一导电结构，使得在退火等工艺过程中反溅射的导电材料扩散能力较弱，减小了反溅射的导电材料对封装结构性能的影响。
第一电子元件210可以是单个的裸芯片、多裸芯片层叠结构、封装后的芯片或者无源器件等。多裸芯片层叠结构可以是对多个裸芯片进行键合得到的。封装后的芯片可以是对单个的裸芯片或多裸芯片层叠结构进行封装得到的。
裸芯片之间的键合方式可以是面到背(face to back，F2B)、面到面(face to face，F2F)或背到背(back to back，B2B)。F2B键合是指将第一个裸芯片的背面与连接到第二个裸芯片的正面连接在一起。F2F键合是指将第一个裸芯片的正面与第二个裸芯片的正面连接在一起。B2B键合是指将第一个裸芯片的背面与第二个裸芯片的背面连接在一起。
裸芯片的正面也可以称为裸芯片的上表面，裸芯片的背面也可以称为裸芯片的下表面。
例如，第一电子元件210可以是两个裸芯片通过B2B键合得到的层叠结构。第一导电结构244和第二导电结构223可以设置于一个裸芯片的表面。通过导电通道240，第一导电结构244和第二导电结构223可以与另一个裸芯片电连接。
第一电子元件210可以包括第一导电结构244和第二导电结构223。或者，第一导电结构244和第二导电结构223可以是在第一电子元件210的表面形成的，第一导电结构244和第二导电结构223与第一电子元件中的互连线电连接。
如图5所示，封装结构200还可以包括介质层230和第二电子元件。
介质层230位于第一电子元件210与第二电子元件220之间。
介质层230可以用于第一电子元件210与第二电子元件220之间的键合。
所述第二电子元件220包括位于朝向第一电子元件210的表面的第二导电结构223。
所述第二电子元件220朝向第一电子元件210的表面形成有第一导电结构244。所述导电通道240穿过所述第一电子元件210与介质层230，导通至所述第一导电结构244。
也就是说，第二导电结构223在第一电子元件210的表面露出。可以在第二电子元件220的该表面上形成第一导电结构244。之后，通过介质层230将第二电子元件220的该表面与第一电子元件210键合。
第二电子元件220可以是单个的裸芯片、多裸芯片层叠结构、封装后的芯片或者无源器件等。
一般情况下，第一电子元件210、第二电子元件220可以均为裸芯片。本申请实施例中，以第一电子元件210与第二电子元件220之间采用F2B的方式进行键合为例进行说明。
第二电子元件220朝向第一电子元件210的表面可以是裸芯片的正面。
第二电子元件220包括第二导电结构223，第一导电结构244与第二导电结构223接触，第一导电结构244的材料扩散能力低于第二导电结构223的材料扩散能力。
第一电子元件210、第二电子元件220可以是裸芯片或器件，例如电容器、电感器等无源器件，或者微机电系统(micro-electro-mechanical system，MEMS)、传感器等。
第一电子元件可以是在硅(silicone，Si)或其他半导体衬底上形成的。这情况下，导电通道240可以是TSV中的导电结构。
封装结构200通过在导电通道240的底部设置扩散能力较差的第一导电结构244，在通孔刻蚀等过刻蚀工艺进行时，反溅射的第一导电结构244材料不容易扩散，从而提高了封装结构200整体的电学性能。
并且，过刻蚀工艺能够完全去除通孔底部的绝缘材料，使得导电通道240与第一导电结构244的接触面积增加，接触更加稳定。也就是说，过刻蚀工艺形成的通孔使得封装结构200导电通道240与第一导电结构244之间的电学连接具有较好的可靠性。
为了解决刻蚀和过刻蚀工艺中导电材料溅射对封装结构电学性能产生较大影响的问题，导电通道240的底部需要被第一导电结构244封闭，也就是说，第一导电结构244的最小尺寸应该大于导电通道240底部的面积。
第一导电结构244可以位于第二电子元件220中。也就是说，第二电子元件220可以包括第一导电结构244。在制作第二电子元件220的过程中，可以生成第一导电结构244。
如图3所示，第一导电结构244可以是位于第二电子元件220表面，第一导电结构244与第二导电结构223共同构成第二电子元件220的导电盘，第二导电结构223在第二电子元件220表面未露出，被第一导电结构244完全覆盖。
或者，如图4所示，第二电子元件220表面的导电盘包括露出第二电子元件220表面的第一导电结构244，以及被第一导电结构覆盖的第二导电结构223。第二导电结构223是第二电子元件220中的互连线。
第二电子元件220中的互连线用于信号传输，可以包括多个导线层，不同的导线层之间可以通过通孔中的导体连接。各个导体层的导电材料可以相同或不同。
在另一实施例中，如图2和图5所示，第一导电结构244是独立于第二电子元件220之外的结构。在本发明实施例中，第二导电结构223包括形成于第二电子元件上的导电盘。在封装过程中，在第二电子元件220的表面，于第二电子元件220的导电盘上形成所述第一导电结构244。。
通过在第二电子元件220的表面生长第一导电结构244的方式，无需对第二电阻元件的制造工艺进行调整，封装结构的制备工艺较为简单，节约封装成本。
在第二电子元件220的表面生长第一导电结构244，第一导电结构244可以称为缓冲层(buffer)或TSV接触缓冲层(TSV landing buffer layer)等。
在第二电子元件220的表面生长第一导电结构244，第一导电结构244与第二导电结构223在第二电子元件220的上表面的投影面积可以相等或不相等。
可以通过化学镀的方式，在第二电子元件220的表面第二导电结构223露出的位置生长第一导电结构244。化学镀是一种新型的金属表面处理技术。通过化学镀，可以在金属导电材料的表面生长新的导电材料。
采用化学镀的方式，无须进行光刻等复杂的工艺，实现较为容易。
也可以在第二电子元件220的表面形成介质层，通过光刻去除第二导电结构223露出的位置的介质层，以形成图形化的介质层。采用物理汽相淀积(physical vapor deposition，PVD)、化学气相淀积(chemical vapor deposition，CVD)、单原子层沉积(atomic layer deposition，ALD)等淀积的方式，在图形化介质层的表面形成导电材料。去除第一导电结构244之外其他位置的导电材料，仅保留第一导电结构244。
采用光刻工艺和淀积工艺在第二电子元件220的表面形成第一导电结构244，第一导电结构244的形状和大小更加灵活，适用范围更加广泛。
一般情况下，第二导电结构223的材料为Cu。
第一导电结构244的材料可以包括钽(Ta)、氮化钽(TaN)、钛(Ti)、氮化钛(TiN)、钨化钛(TiW)、铝(Al)、钴(Co)、磷化钴钨(CoWP)、磷化镍钼(NiMoP)、铬(Cr)、钨(W)、锰(Mn)、镁(Mg)中的一种或多种。
第一导电结构244的厚度在10至1000纳米。
第一导电结构244的厚度大于或等于10纳米，避免由于第一导电结构的厚度过薄使得过刻蚀工艺过程中第一导电结构无法完全覆盖第二导电结构，扩散能力较强的第二导电结构反溅射对第一电子元件的电学性能产生较大的影响。
第一导电结构的厚度小于或等于1000纳米，较薄的第一导电结构，对互连电阻的影响较小，提高封装结构的电学性能。另外，通过设置较薄的第一导电结构，降低对第一电子元件和第二电子元件进行键合之前对介质层进行平坦化工艺的难度。
如图5所示，封装结构200还可以包括绝缘层243，绝缘层243位于导电通道240的侧壁，也就是说，绝缘层243位于导电通道240和第一电子元件210之间。
绝缘层243可以避免导电通道240中电压对第一电子元件210的电学性能产生影响。
导电通道240可以包括导电芯241和阻挡层242，阻挡层242位于导电芯241和第一电子元件210之间。
在形成导电通道240之后，可以以导电芯241对应的退火温度进行退火处理。通过退火工艺，可以降低导电芯241的电阻率，提高导电芯241的导电性能。
随着温度上升，分子运动速度加快，材料扩散能力增强。
当第一电子元件的衬底为Si时，绝缘层243的材料可以是氧化硅(SiO
2)、氮氧化硅(SiON)、氮碳化硅(SiCN)等。
以绝缘层243为SiO
2，第二导电结构223为Cu为例，在退火过程中，不同退火温度T(单位：摄氏度(℃))下Cu在SiO
2中的扩散系数D(单位：平方厘米每秒(cm
2·s
-1))如表1所示。
表1
| T/℃ | 350 | 450 | 500 | 650 | 700 |
| D/cm 2·s -1 | 1.296×10 -16 | 1.162×10 -15 | 6.330×10 -15 | 1.709×10 -14 | 1.202×10 -13 |
可以根据所需的退火温度，选择在该所需的退火温度下在SiO
2中比Cu的扩散系数小的材料作为第一导电结构244的材料。
一般情况下，两种材料在不同的温度下扩散能力的大小关系不发生变化。也就是说，如果在较低温度下材料1的扩散系数小于材料2的扩散系数，在较高温度下材料1的扩散系数仍然小于材料2的扩散系数。
一方面，阻挡层242可以采用扩散能力较弱的材料。阻挡层242的材料扩散能力可以小于导电芯241的材料扩散能力，从而，可以阻挡导电芯241材料的扩散。
如果导电芯241中的导电材料扩散至第一电子元件210，将会影响第一电子元件210的电学性能。如果导电芯241中的导电材料扩散至绝缘层243，在绝缘层243中形成新的电极，导电通道240的击穿电压下降，从而使得导电通道240的耐受电压下降。
可以根据所需的退火温度，选择在该所需的退火温度下比Cu的扩散系数小的材料作为阻挡层242的材料。
另一方面，阻挡层242可以采用粘附性较好的材料。
通过设置粘附性较好的阻挡层242，可以使得导电芯243与导电通道240所在通孔的侧壁良好接触。
阻挡层242还位于导电芯241与第一导电结构244之间。阻挡层242的设置使得导电芯241与第一导电结构244良好接触，具有较好的电学性能。
图6是本申请实施例提供的一种封装结构的制备方法的示意性流程图。
在S601，在第二电子元件220的表面上形成第一导电结构244。
第一导电结构244的材料可以包括钽(Ta)、氮化钽(TaN)、钛(Ti)、氮化钛(TiN)、钨化钛(TiW)、铝(Al)、钴(Co)、磷化钴钨(CoWP)、磷化镍钼(NiMoP)、铬(Cr)、钨(W)、锰(Mn)、镁(Mg)中的一种或多种。
第二电子元件220可以是在Si等半导体材料的衬底上形成的。
第二电子元件220包括第二导电结构223，第二导电结构223露出第二电子元件的上表面，第一导电结构244与第二导电结构接触。
可以通过化学镀等选择性沉积(selective deposition)的方式，在第二电子元件220的表面第二导电结构223露出的位置形成第一导电结构244。
选择性沉积是选择性的淀积方式，仅在特定材料的区域进行淀积。
通过选择性沉积的方式，形成的第一导电结构244如图7中的(A)所示。
采用化学镀等选择性沉积的方式，第一导电结构244的材料可以是TiN、Co等。
采用化学镀的方式，无须进行光刻等复杂的工艺，实现较为容易。
也可以在第二电子元件220的表面形成介质层245，通过光刻去除第二导电结构223露出的位置的介质层，以形成图形化的介质层245。采用淀积的方式，在图形化介质层245的表面形成导电材料。去除图形化的介质层245所在位置的导电材料，未去除的导电材料即为第一导电结构244。图7中的(B)示出了位于第二电子元件220表面的图形化介质层245和第一导电结构244。
采用光刻工艺和淀积工艺在第二电子元件220的表面形成第一导电结构244，第一导电结构244的形状和大小更加灵活，适用范围更加广泛。
在S602，形成层叠结构，所述层叠结构包括第一电子元件210、第二电子元件220以及位于所述第一电子元件与所述第二电子元件之间的介质层230。
第一电子元件210可以是在Si等半导体材料的衬底上形成的。
第二电子元件220的上表面与介质层230接触。或者说，第一导电结构244与介质层230接触。
可以将第一电子元件210与第二电子元件220的上表面键合，以形成该层叠结构。
可以在第二电子元件220的上表面淀积介质层230。介质层230覆盖第一导电结构244表面，并采用化学机械抛光工艺进行平坦化。介质层230用于第二电子元件220与第一电子元件210的键合。
一般情况下，第一电子元件210包括在衬底与上表面之间设置的一个或多个互连层。第二电子元件220在衬底与上表面之间设置的一个或多个互连层。互连层也可以称为金属布线层。第一电子元件210的下表面与第二电子元件220的上表面键合。
在S603，刻蚀通孔，该通孔贯穿第一电子元件210和介质层230。通孔的底部为第一导电结构244。
可以采用过刻蚀的工艺形成通孔。
由于过刻蚀工艺的需求，第一导电结构244的最小尺寸应该大于通孔底部的面积。
刻蚀通孔之后的结构如图8所示。
在S604，在通孔的侧壁形成绝缘层243，材料可为氧化硅(SiO
2)、氮氧化硅(SiON)、氮碳化硅(SiCN)等。
形成绝缘层243之后的结构如图9所示。
可以在通孔中淀积绝缘层，之后，去除通孔底部的绝缘层，从而形成位于通孔侧壁的绝缘层243。
绝缘层243用于使得第一电子元件210与通孔中的导电通道绝缘，避免通孔中的导电通道传输的信号对第一电子元件210的正常工作产生影响。
在S605，在通孔中形成导电通道。
形成导电通道之后的结构如图5所示。
导电通道可以包括导电芯241和阻挡层242。可以在形成绝缘层243之后的通孔中淀积阻挡层242。
之后，在通孔中阻挡层242的表面生长导电材料，以形成导电芯241。例如，可以在阻挡层242表面淀积种子层，并进行电镀，从而使得导电材料沿种子层生长，在通孔中形成导电芯241。导电芯241的材料可以是Cu，也可以是其他导电材料。
在S606，退火处理。
退火处理是指将材料曝露于高温一段时间后，然后再进行冷却的热处理制程。通过退火工艺，可以增加导电芯241中的晶粒大小，从而降低导电芯241的电阻率，提高导电芯241的导电性能。
在退火处理的过程中，与导电芯241相比，阻挡层242的材料可以具有较小的扩散能力。
在S607，形成通孔顶部的导电结构251。
导电结构251可以连接导电通道与第一电子元件210中的互连结构，从而实现第一电子元件210与第二电子元件220之间的电连接。
可以在第一电子元件210的表面形成介质层252，通过光刻部分区域的介质层，以形成图形化的介质层252。采用淀积的方式，在图形化介质层252的表面形成导电材料。去除图形化的介质层252所在位置的导电材料，未去除的导电材料即为导电结构251。
经过S601至S607，可以形成图10所示的封装结构。
通过在导电通道240的底部设置扩散能力较差的第一导电结构244，在通孔刻蚀等过 刻蚀工艺进行时，反溅射的第一导电结构244材料不容易扩散，从而提高了封装结构整体的电学性能。
图11是本申请实施例提供的一种封装结构制备方法的示意性流程图。
在S1101，刻蚀通孔。
在S1102，在所述通孔中形成导电通道，所述导电通道贯穿第一电子元件，所述导电通道的底部为第一导电结构，第二导电结构通过所述第一导电结构与所述导电通道电连接，在预设温度下所述第一导电结构的材料扩散能力低于所述第二导电结构的材料扩散能力。
通过将扩散能力较弱的第一导电结构的设置，使得扩散能力较强的第二导电结构通过第一导电结构与所述导电通道电连接，从而在形成贯穿第一电子元件的导电通道时，将第一导电结构作为导电通道的底部的接触部，使得在形成导电通道过程中采用的过刻蚀工艺引起的反溅射的导电材料对封装结构电学性能的影响减小。
在S1102之后，还可以对形成所述导电通道的所述第一电子元件以退火温度进行退火处理。所述预设温度包括退火温度。
也就是说，在所述退火温度下，所述第一导电结构的材料扩散能力低于所述第二导电结构的材料扩散能力。
在S1101之前，可以在第二电子元件表面形成所述第一导电结构，所述第二电子元件包括位于所述表面的所述第二导电结构。
可以形成层叠结构，所述层叠结构包括第一电子元件、第二电子元件以及位于所述第一电子元件与所述第二电子元件之间的介质层，所述导电通道贯穿所述第一电子元件和所述介质层，所述表面朝向所述第一电子元件。
通过在第二电子元件的表面形成第一导电结构，并使得形成的层叠结构中该表面朝向第一电子元件，无需改变第二电子元件的制备工艺，能够降低封装结构的制备难度和成本。
可以通过选择性沉积形成所述第一导电结构。
通过选择性沉积的方式形成第一导电结构，能够简化第一导电结构的制造工艺，降低封装结构的制备工艺的复杂度和成本。
一般情况下，第一导电结构的厚度大于等于10纳米且小于等于1000纳米。
通过将第一导电结构的厚度限制在10至1000纳米，一方面，避免由于第一导电结构的厚度过薄使得过刻蚀工艺过程中第一导电结构无法完全覆盖第二导电结构，扩散能力较强的第二导电结构反溅射对第一电子元件的电学性能产生较大的影响。另一方面，较薄的第一导电结构，对互连电阻的影响较小，提高封装结构的电学性能，并且，通过设置较薄的第一导电结构，降低对第一电子元件和第二电子元件进行键合之前对介质层进行平坦化工艺的难度。
第一电子元件可以是裸芯片。
本申请实施例还提供一种电子设备，该电子设备包括上文所述的封装结构。
电子设备还可以包括印制电路板，所述封装结构和所述印制电路板电连接。
本领域普通技术人员可以意识到，结合本文中所公开的实施例描述的各示例的单元及算法步骤，能够以电子硬件、或者计算机软件和电子硬件的结合来实现。这些功能究竟以硬件还是软件方式来执行，取决于技术方案的特定应用和设计约束条件。专业技术人员可 以对每个特定的应用来使用不同方法来实现所描述的功能，但是这种实现不应认为超出本申请的范围。
本申请实施例中，“至少一个”是指一个或者多个，“多个”是指两个或两个以上。“和/或”，描述关联对象的关联关系，表示可以存在三种关系，例如，A和/或B，可以表示单独存在A、同时存在A和B、单独存在B的情况。其中A，B可以是单数或者复数。字符“/”一般表示前后关联对象是一种“或”的关系。“以下至少一项”及其类似表达，是指的这些项中的任意组合，包括单项或复数项的任意组合。例如，a，b和c中的至少一项可以表示：a,b,c,a-b,a-c,b-c,或a-b-c，其中a,b,c可以是单个，也可以是多个。所属领域的技术人员可以清楚地了解到，为描述的方便和简洁，上述描述的系统、装置和单元的具体工作过程，可以参考前述方法实施例中的对应过程，在此不再赘述。
本文所使用的术语“在……之上”、“在……上方”、“至”、“在……之间”、和“在……上”等可指一层相对于其他层的相对位置。一层在另一层“之上”、“上方”或“上”，或者，连接或键合“至”另一层或者与另一层“接触”可为直接与其他层接触或可具有一个或多个居问层。一层在多层“之间”可为直接与该多层接触或可具有一个或多个居间层。
以上所述，仅为本申请的具体实施方式，但本申请的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本申请揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本申请的保护范围之内。因此，本申请的保护范围应以所述权利要求的保护范围为准。
Claims (13)
- 一种封装结构，其特征在于，包括第一电子元件、导电通道、第一导电结构、第二导电结构；所述导电通道贯穿所述第一电子元件；所述第一导电结构设于所述导电通道的底部；所述第二导电结构通过所述第一导电结构与所述导电通道电连接；在预设温度下所述第一导电结构的材料扩散能力低于所述第二导电结构的材料扩散能力。
- 根据权利要求1所述的封装结构，其特征在于，所述封装结构还包括第二电子元件和介质层，所述介质层位于所述第一电子元件和所述第二电子元件之间；所述导电通道贯穿所述第一电子元件和所述介质层；所述第二电子元件包括位于朝向所述第一电子元件的表面的所述第二导电结构，所述第一导电结构是在所述第二电子元件的所述表面形成的。
- 根据权利要求2所述的封装结构，其特征在于，所述第一导电结构是通过选择性沉积的方式形成的。
- 根据权利要求1-3中任一项所述的封装结构，其特征在于，所述第一导电结构的厚度大于等于10纳米且小于等于1000纳米。
- 根据权利要求1-4中任一项所述的封装结构，其特征在于，所述第一电子元件为裸芯片。
- 根据权利要求1-5中任一项所述的封装结构，其特征在于，所述预设温度包括退火温度。
- 一种封装结构的制作方法，其特征在于，所述方法包括：刻蚀通孔；在所述通孔中形成导电通道，所述导电通道贯穿第一电子元件，所述导电通道的底部为第一导电结构，第二导电结构通过所述第一导电结构与所述导电通道电连接，在预设温度下所述第一导电结构的材料扩散能力低于所述第二导电结构的材料扩散能力。
- 根据权利要求7所述的方法，其特征在于，所述方法还包括：在第二电子元件的表面形成所述第一导电结构，所述第二电子元件包括位于所述表面的所述第二导电结构；形成层叠结构，所述层叠结构包括第一电子元件、第二电子元件以及位于所述第一电子元件与所述第二电子元件之间的介质层，所述导电通道贯穿所述第一电子元件和所述介质层，所述表面朝向所述第一电子元件。
- 根据权利要求8所述的方法，其特征在于，所述在第二电子元件表面形成所述第一导电结构，包括：通过选择性沉积形成所述第一导电结构。
- 根据权利要求7-9中任一项所述的方法，其特征在于，所述第一导电结构的厚度大于等于10纳米且小于等于1000纳米。
- 根据权利要求7-10中任一项所述的方法，其特征在于，所述第一电子元件为裸芯片。
- 根据权利要求7-11中任一项所述的方法，其特征在于，所述方法还包括：对形成所述导电通道的所述第一电子元件以退火温度进行退火处理，所述预设温度包括所述退火温度。
- 一种电子设备，其特征在于，包括权利要求1-6中任一项所述的封装结构。
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