CN104752366A - 用于制造3d集成方案的结构和方法 - Google Patents

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J·W·格尔兹
S·S·伊耶
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S·斯科尔达斯
K·R·温斯特尔
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Abstract

本公开涉及用于制造3D集成方案的结构和方法。本发明的实施例涉及利用晶片内硅通孔(TSV)和晶片间TSV的布置制造用于多个半导体晶片的3D集成方案的结构和方法，其中晶片内TSV把第一集成电路(IC)芯片的前侧电连接到第一IC芯片的背侧上的大的背侧布线，而晶片间TSV把第一IC芯片电连接到第二IC芯片。

Description

用于制造3D集成方案的结构和方法
技术领域
本发明一般而言涉及诸如半导体晶片的电子部件，并且更具体而言，涉及利用硅通孔(TSV)和背侧布线的布置用于多个半导体晶片的3D集成方案。
背景技术
随着半导体设备中的封装密度为了把更多设备容纳到一个包装中而持续增加，三维(3D)晶片到晶片堆叠技术已经变得在业内更广泛使用。通常，半导体晶片包括在硅衬底上建造的几层集成电路(IC)(例如，处理器、可编程设备、存储器设备等)。晶片的顶层可以通过硅通孔(TSV)或互连连接到晶片的底层。为了形成3D晶片堆叠，两个或更多个晶片一个放到另一个顶部并且联结。
3D晶片堆叠技术提供了许多潜在的好处，包括例如改进的形状因子、更低的成本、增强的性能以及通过片上系统(SOC)解决方案的更大的集成。此外，3D晶片堆叠技术可以向芯片提供其它功能性。例如，在形成之后，3D晶片堆叠可以被切成堆叠的管芯或芯片，每个堆叠的芯片具有多层级(即，层)集成电路。由3D晶片堆叠形成的SOC体系架构可以启用产品(诸如像逻辑电路和动态随机存取存储器(DRAM))的高带宽连接性，在别的情况下这些产品具有不兼容的工艺流程。目前，3D晶片堆叠技术有许多应用，包括高性能处理设备、视频和图形处理器、高密度和高带宽存储器芯片、以及其它SOC解决方案。
发明内容
根据本发明的一个实施例，公开了一种方法。该方法可以包括：在第一衬底的前侧中形成晶片内衬底通孔(TSV)，该晶片内TSV具有小于第一衬底总高度的高度；在第一衬底的前侧上形成前侧布线层，以形成第一集成电路(IC)芯片，该前侧布线层电连接到晶片内TSV；在前侧布线层上形成第一联结层；把第一IC芯片联结到第二IC芯片，该联结在第一IC芯片的第一联结层和第二IC芯片的第二联结层之间形成；除去第一衬底的背侧的一部分，以暴露晶片内TSV，第一衬底的背侧与前侧相对；在第一衬底的背侧上形成背侧布线层，该背侧布线层电连接到晶片内TSV；并且形成延伸通过背侧布线层、第一IC芯片、第一联结层、第二联结层和第二IC芯片的总厚度的晶片间TSV，该晶片间TSV在第二IC芯片与第一IC芯片的背侧布线层之间提供电连接。
根据本发明的另一个实施例，公开了一种方法。该方法可以包括：通过第一集成电路(IC)芯片的整个厚度形成晶片内衬底通孔(TSV)；把第一IC芯片联结到第二IC芯片；并且形成既通过第一IC芯片又通过第二IC芯片的晶片间TSV。
根据本发明的另一个实施例，公开了一种结构。该结构可以包括：第一集成电路(IC)芯片，其具有第一衬底、第一衬底的前侧上的前侧布线层、衬底的背侧上的背侧布线层，以及延伸通过第一衬底的整个厚度并且把前侧布线层电连接到背侧布线层的晶片内衬底通孔(TSV)；前侧布线层上的第一联结层；第一联结层上的第二联结层；第二联结层上的第二IC芯片；以及延伸通过第一IC芯片、第一联结层、第二联结层和第二IC芯片的整个厚度的晶片间TSV，该晶片间TSV把第一IC芯片电连接到第二IC芯片。
附图说明
结合附图，作为例子给出并且不是要把本发明完全限定到其的以下具体描述将得到最好的理解，附图中可能没有示出全部的结构。
图1是根据本发明实施例、例示在半导体衬底中形成多个晶片内TSV的横截面图。
图2是根据本发明实施例、例示在半导体衬底上形成布线层的横截面图。
图3是根据本发明实施例、例示在图2所示的结构上形成第一钝化层的横截面图。
图4是根据本发明实施例、例示把图3所示的结构联结到第二晶片的横截面图。
图5是根据本发明实施例、例示除去半导体衬底的背侧的一部分的横截面图。
图6是根据本发明实施例、例示在半导体晶片的背侧上形成背侧介电层和背侧布线的横截面图。
图7是根据本发明实施例、例示形成通过第一晶片和第二晶片的整个厚度的晶片间TSV的横截面图。
附图不一定是按比例的。附图仅仅是示意性的表示，而不是要绘制本发明的具体参数。附图仅仅是要绘出本发明的典型实施例。在附图中，相同的标号代表相同的元件。
具体实施方式
本文公开了要求保护的结构和方法的具体实施例；但是，应当理解，所公开的实施例仅仅是例示可以按各种形式体现的要求保护的结构和方法。但是，本发明可以按许多不同的形式体现并且不应当认为局限于本文所阐述的示例性实施例。更恰当地说，这些示例性实施例的提供是为了使本公开内容透彻和完整并且将向本领域技术人员完全传达本发明的范围。
在以下描述中，阐述了众多具体的细节，诸如特定的结构、部件、材料、维度、处理步骤和技术，以便提供本发明的透彻理解。但是，本领域普通技术人员将认识到，本发明没有这些具体细节也可以实践。在其它情况下，众所周知的结构或处理步骤没有具体描述，以避免模糊本发明。应当理解，当作为层、区域或衬底的元件被称为在另一个元件“上”或“上方”时，它可以直接在这另一个元件上或者也可以存在居间的元件。相反，当元件被称为在另一个元件“直接上”或“直接上方”时，不存在居间的元件。还应当理解，当元件被称为在另一个元件“之下”、“下面”或“下方”时，它可以直接在这另一个元件之下或下方，或者可以存在居间的元件。相反，当元件被称为在另一个元件“直接下面”或“直接下方”时，不存在居间的元件。
为了不模糊本发明的实施例的呈现，在以下具体描述中，本领域中公知的有些处理步骤或操作可以为了呈现和说明而组合到一起，并且在有些情况下可以不具体描述。在其它情况下，本领域中公知的有些处理步骤或操作可以完全不描述。应当理解，以下描述更集中在本发明各种实施例的独特特征或元件。
本发明一般而言涉及诸如半导体晶片的电子部件，并且更具体而言涉及利用硅通孔(TSV)和背侧布线的布置用于多个半导体晶片的3D集成方案。实现用于多个半导体晶片的3D集成方案的一种途径可以包括与更大的晶片间TSV相结合地使用小的晶片内TSV和背侧布线的组合。以下通过参考附图1-7来具体描述利用硅通孔(TSV)和背侧布线的布置实现用于多个半导体晶片的3D集成方案的实施例。
应当认识到，虽然本文绘出了具体的晶片衬底联结工艺流程，但是该描述仅仅是示例性的，并且本文所公开的原理还可以适用于各种类型的TSV导电材料、电介质和粘合性接口材料，以及多种类型的半导体晶片和衬底。照此，除了常规的“硅通孔”含义，首字母缩写“TSV”也可以一般性地用来指“衬底通孔”。而且，该联结可以包括在诸如面对面、面对背以及面对面对背联结的布置中联结一个或多个晶片，每个晶片都具有在其上形成的多个IC芯片，并且这样联结的结构还可以结合微型机电系统(MEMS)结构。
现在参考图1，示出了结构100的横截面图。图1示例了利用公知的技术在半导体衬底102中形成多个晶片内TSV 104。在一个实施例中，半导体衬底102可以由若干公知的半导体材料中的任何一种制成的块状半导体衬底组成，其中公知的半导体材料诸如像Si、应变Si、Ge、SiGe、Si:C、SiGeC、Si合金、Ge合金、以及化合物(例如，III-V和II-VI)半导体材料。化合物半导体材料的非限制性例子包括GaAs、InAs和InP，或者其任何组合。半导体衬底102可以是大约，但不限于，几百微米厚。例如，半导体衬底102的厚度T102可以从大约10μm到大约1000μm，但是该厚度范围可以依赖于所涉及的应用而变。
虽然没有在图1中绘出，但是半导体衬底102还可以由绝缘体上半导体(SOI)衬底组成。SOI衬底通常至少由覆盖介电层的SOI层组成，其中的介电层常常被称为掩埋的介电层。基底半导体层可以在介电层下方。SOI层和基底半导体层可以由与上述块状半导体衬底类似的材料组成。掩埋的介电层可以通过把高能量掺杂剂植入块状半导体衬底，然后使该结构退火以形成掩埋的氧化物层来形成。在另一个实施例中，掩埋的介电层可以在SOI层形成之前沉积或生长。在另一个实施例中，SOI衬底可以利用晶片联结技术形成，在该技术中，利用胶、粘合性聚合物或直接联结形成联结的晶片对。掩埋的介电层可以具有从大约100nm到大约500nm厚的厚度。SOI层可以具有与掩埋的介电层相似的厚度并且基底半导体层可以具有从大约10μm到大约1000μm的厚度，但是加工厚度范围可以依赖于应用而变。
晶片内TSV 104可以由适于形成TSV的任何公知的图案化和蚀刻工艺形成。在一个实施例中，晶片内TSV 104可以通过在半导体衬底102的前侧106上方以及其上存在的任何FEOL结构(未示出)之上形成光致抗蚀剂层(未示出)来形成。然后，光致抗蚀剂层可以利用光刻工艺图案化，以暴露半导体衬底102的多个部分。然后，半导体衬底102的暴露部分可以被蚀刻，优选地利用诸如反应性离子蚀刻(RIE)的干蚀刻工艺来形成TSV沟槽(未示出)。然后，绝缘衬垫(未示出)在TSV沟槽(未示出)中形成。
接下来，TSV沟槽(未示出)可以利用任何公知的技术(诸如像沉积或电镀)用导电材料110填充。在一个实施例中，种子层(未示出)可以在TSV沟槽(未示出)内并且在绝缘衬垫(未示出)顶部沉积，以方便电镀导电材料110。然后可以执行平坦化工艺，诸如化学机械平坦化(CMP)，以除去任何过多的材料。
导电材料110可以包括，但不限于，铜(Cu)、钨(W)、其合金，或者具有足够低的电阻率的其它金属性材料。绝缘衬垫(未示出)可以是氧化硅或氮化硅或者其它绝缘体材料。种子层(未示出)可以在绝缘衬垫(未示出)上形成并且可以为导电材料110充当粘合性和扩散屏障。种子层(未示出)可以由一层或多层金属氮化物组成，例如氮化钛(TiN)、氮化钽(TaN)或者其它此类合适的材料。
应当指出，晶片内TSV 104不可延伸通过半导体衬底102的整个厚度T102。晶片内TSV 104的底部可以在以下参考图5描述的后续工艺步骤中半导体衬底102的背侧108薄化或凹陷之后暴露。在一个实施例中，每个晶片内TSV 104可以具有从大约0.05μm到大约0.5μm的宽度W104。在另一个实施例中，每个晶片内TSV 104可以具有从大约0.1μm到大约0.4μm的宽度W104。在一个实施例中，晶片内TSV 104可以具有大约1:40的宽高比，并且因此可以被称为高纵横比TSV。应当指出，以上关于晶片内TSV 104所描述的制造技术可以出于它们在制造高纵横比TSV时的合适性而具体地选择。
还应当指出，晶片内TSV 104可以在制造过程中的多个时间点在半导体衬底102中形成。在一个实施例中，晶片内TSV 104可以在前段制程(FEOL)结构(未示出)已经在半导体衬底102的前侧106上的FEOL层(未示出)中形成之后形成。晶片内TSV 104可以通过优选地在FEOL/中间制程(MOL)处理期间，或者最晚在Mx层的形成期间，在FEOL层(未示出)上方图案化并蚀刻穿过FEOL层来形成。
在另一个实施例中，晶片内TSV 104可以在FEOL结构和前侧布线级(图2)形成之后，并且在半导体衬底102的背侧108利用公知的技术薄化之后，在工艺的后期形成。由此，晶片内TSV 104可以通过从背侧108蚀刻穿过薄化的半导体衬底102的整个厚度以形成背侧沟槽(未示出)来形成。在该实施例中，背侧沟槽(未示出)的“底部”可以与在较早的FEOL处理期间在半导体衬底102的前侧106上形成的底层垫(landing pad)(未示出)接触。底层垫(未示出)可以由与半导体衬底102具有不同蚀刻速率的导电材料构成，并且可以在背侧沟槽(未示出)形成期间充当蚀刻停止层。然后，晶片内TSV 104可以通过利用与如上所述基本相似的技术用导电材料填充背侧沟槽(未示出)来形成。在一个实施例中，可以执行各向异性蚀刻，诸如像RIE，以便只从背侧沟槽(未示出)的底部除去绝缘衬垫(未示出)的底部部分。绝缘衬垫(未示出)的底部部分被除去，以确保通过晶片内TSV 104的整个长度的电连接性，并且尤其是在TSV的导电材料和对应的底层垫之间的电连接性。
现在参考图2，示出了结构200的横截面图。图2示例了在结构100上的FEOL结构(未示出)上方形成一个或多个布线层202，以形成第一集成电路(IC)芯片201(在下文中称为“第一IC芯片”)。在一个实施例中，第一IC芯片201可以代表具有在其上形成的FEOL、MOL和后段制程(BEOL)结构的存储器芯片，如本领域中公知的。但是，应当指出，第一IC芯片201可以是其上具有任何类型IC设备的处理器芯片或晶片，包括晶片多堆叠。因此，本文所给出的方法可以用于同质晶片联结/堆叠(即，存储器到存储器，逻辑到逻辑等)，或者异质晶片联结/堆叠(即，存储器到逻辑等)。
应当认识到，布线层202仅仅是示例性的。在实际的设备中，可以有若干层绝缘体材料及在其中形成的关联的布线。在实施例中，布线层202可以包括具有Mx布线204的Mx层206、具有Mx+1布线210的Mx+1层208、具有Mx+2布线214的Mx+2层212，以及具有Mx+3布线220的Mx+3层216。Mx层206、Mx+1层208、Mx+2层212和Mx+3层216可以由绝缘体，诸如电介质，构成。电介质可以包括任何合适的介电材料，例如，氧化硅、氮化硅、氢化硅碳氧化物、基于硅的低介电常数电介质、多孔电介质、或者包括多孔有机电介质的有机电介质。Mx层206、Mx+1层208、Mx+2层212和Mx+3层216可以利用公知的合适沉积技术形成，诸如像原子层沉积(ALD)、化学汽相沉积(CVD)、等离子体增强的化学汽相沉积(PECVD)、旋涂沉积、或者物理汽相沉积(PVD)。Mx层206、Mx+1层208、Mx+2层212和Mx+3层216每个都可以具有从大约70nm到大约140nm的厚度，但是更大和更小的厚度也是明确预期的。
Mx布线204、Mx+1布线210、Mx+2布线214和Mx+3布线220可以是例如在典型布线结构中见到的典型的线、通孔或电线。Mx布线204、Mx+1布线210、Mx+2布线214和Mx+3布线220可以由导电互连材料制成，包括例如铜、铝或钨。导电互连材料可以利用诸如光刻和RIE的常规图案化/蚀刻技术以及诸如电镀、无电电镀、化学汽相沉积、物理汽相沉积或者这些方法的组合的常规填充技术来形成。导电互连材料还可以包括掺杂剂，诸如像锰、镁、铜、铝或者其它公知的掺杂剂。在有些实施例中，各种衬垫(未示出)可以在Mx布线204、Mx+1布线210、Mx+2布线214和Mx+3布线220中形成。在一个实施例中，衬垫可以包括，例如，氮化钽层，然后是钽层。其它屏障衬垫可以包括或者单独的或者与任何其它合适的衬垫相结合的锰、钴或钌。
在一个实施例中，Mx布线204、Mx+1布线210、Mx+2布线214和Mx+3布线220可以具有与晶片内TSV 104的宽度基本相似的宽度。这可以允许晶片内TSV 104直接连接到FEOL结构(未示出)和布线层202，而不需要显著的修改，由此最小化第一IC芯片201的前侧106上晶片内TSV 104的任何面积损失(area penalty)。
布线层202可以包括一个或多个开关(未示出)，用于在堆叠/联结和集成之后选择性地局部切换电源。所述一个或多个开关(未示出)可以由连接到晶片内TSV 104的电子电路组成。所述一个或多个开关(未示出)可以提供只断开第一IC芯片201的具体有缺陷部分而保持芯片的剩余部分通电的选择。
现在参考图3，示出了结构300的横截面图。图3示例了在芯片联结的准备中在第一IC芯片201上形成第一联结层302。第一联结层302可以由氧化物或者其它合适类型的绝缘体材料(包括任何持久性粘合材料)组成。在一个实施例中，第一联结层302还可以包括在其中定义的、充当与第二IC芯片的电触点的金属区域(未示出)。第一联结层302可以利用公知的合适沉积技术(诸如像ALD、CVD、PECVD、旋涂沉积或PVD)形成。应当指出，虽然第一联结层302被示例为一层，但是预期第一联结层302可以由多层组成。
现在参考图4，示出了结构400的横截面图。图4示例了通过把第一IC芯片201上的第一联结层302联结到第二IC芯片404上的第二联结层402来把第一IC芯片201连接到第二IC芯片404。第二联结层402可以与第一联结层302基本相似并且利用与以上参考图3所述的基本相似的技术形成。在其中使用氧化物来形成第一联结层302和第二联结层402的实施例中，氧化物到氧化物的联结(例如，表面激活、清洁、初始联结以及退火)可以用来把第一联结层302和第二联结层402联结到一起。此外，持久粘合性联结，或者本领域中导致电绝缘层之间强联结的任何其它合适的技术，都可以使用。其它示例性技术可以包括金属到金属的热压缩联结，或者其它已知的混合联结技术。在实施例中，第一IC芯片201和第二IC芯片404可以分别在第一晶片(未示出)和第二晶片(未示出)上，每个晶片都具有在其上形成的多个IC电路，并且可以在其中第一晶片(未示出)和第二晶片(未示出)被连接的晶片联结过程中对齐并联结到一起。联结界面406可以在第一联结层302和第二联结层402之间形成。联结界面406可以完全由绝缘材料构成，或者由其中具有导电区域(未示出)的绝缘材料构成。
应当指出，第二IC芯片404可以是具有在其上形成的FEOL、MOL和BEOL结构(未示出)的存储器芯片或处理器芯片，如本领域中公知的。更一般而言，第二芯片404可以是其上具有任何类型的IC设备的晶片。甚至更一般地说，当期望以3D方式集成相同或其它类型的集成电路设备时，第一IC芯片201和第二IC芯片404都可以代表在衬底上形成的任何类型的IC设备。
现在参考图5，示出了结构500的横截面图。图5示例了在半导体衬底102的背侧108的一部分凹陷以暴露晶片内TSV 104之后的结构400。在一个实施例中，背侧108的该部分可以利用任何公知的技术凹陷，所述技术包括例如，氢氟酸/硝酸/醋酸(HNA)酸蚀刻、反应性离子蚀刻(RIE)或者其组合。在这些情况下，如图中所示例的，凹陷技术可以只对晶片内TSV 104有选择性地除去衬底102中的多个部分，从而导致晶片内TSV 504的多个部分留在背侧108上方。在其中晶片内TSV 104包括绝缘衬垫(未示出)的实施例中，诸如RIE的蚀刻过程可以用来除去绝缘衬垫(未示出)的多个部分，使得由导电材料110构成的底部TSV表面502被暴露。这允许通过半导体衬底102的整个厚度的导电路径。
在另一实施例中，背侧108的该部分可以利用基本上非选择性技术来凹陷，包括例如研磨、化学机械平坦化(CMP)或者其组合。在这些情况下，凹陷技术还可以除去晶片内TSV 104的多个部分，使得底部TSV表面502暴露。在该实施例中，底部表面502可以基本上与半导体衬底102的背侧108共面。在另一个实施例中，背侧108的该部分的除去可以在一薄层半导体衬底102出现在未暴露的晶片内TSV 104上方时停止。然后，常规的光刻和蚀刻工艺，诸如像RIE，可以用来形成通过这一薄层半导体衬底102的整个厚度与晶片内TSV接触的TSV触点(未示出)。
现在参考图6，示出了结构600的横截面图。图6示例了在结构500上形成背侧介电层602和背侧布线层604。背侧介电层602可以在半导体晶片102的背侧108上形成。背侧介电层602可以基本上与Mx层206、Mx+1层208、Mx+2层212和Mx+3层216相似并且可以利用与以上参考图2所述的基本相似的技术形成。在其中底部TSV表面502延伸超出背侧108的实施例中，背侧介电层602可以通过利用任何公知的毯式沉积工艺沉积介电材料(未示出)而形成。然后，介电材料(未示出)可以利用任何公知的平坦化工艺平坦化，以使得底部TSV表面502基本上与背侧介电层602的上表面齐平。
在其中底部TSV表面502与背侧108基本上齐平的实施例中，背侧触点(未示出)可以在背侧介电层602形成之后通过背侧介电层602的整个厚度形成，以连接到晶片内TSV 104。背侧触点(未示出)可以与晶片内TSV 104基本相似并且可以利用与以上参考图1所述的基本相似的技术形成。
在一个实施例中，背侧布线层608可以在背侧介电层602上方形成。背侧布线层608可以与背侧介电层602基本相似并且可以利用基本相似的技术形成。背侧布线604可以在背侧布线层608中形成。背侧布线604可以与Mx布线204、Mx+1布线210、Mx+2布线214和Mx+3布线220基本相似并且可以利用与以上参考图2所描述的基本相似的技术形成。但是，背侧布线604可以比Mx布线204、Mx+1布线210、Mx+2布线214和Mx+3布线220厚得多。在一个实施例中，背侧布线604可以具有Mx布线204、Mx+1布线210、Mx+2布线214和Mx+3布线220的厚度的大约8倍至大约10倍的厚度。
背侧布线604可以电连接到晶片内TSV 104，然后晶片内TSV104可以连接到FEOL结构(未示出)以及前侧布线层202。在一个实施例中，背侧布线604可以包括一个或多个分离的布线网格，并且晶片内TSV 104可以连接到不同的布线网格。在其中背侧触点(未示出)在背侧介电层602中形成的实施例中，背侧布线604可以电连接到背侧触点(未示出)，背侧触点(未示出)再连接到晶片内TSV 104。
现在参考图7，示出了结构700的横截面图。结构700示例了IC芯片的堆叠，并且可以被称为3D集成结构。图7示例了在背侧布线604可以直接连接到晶片间TSV 702的实施例中通过结构600的整个厚度形成晶片间TSV 702(图6)。晶片间TSV 702可以与晶片内TSV 104基本相似并且可以利用与以上参考图1所述的基本相似的技术形成。但是，晶片间TSV 702可以比晶片内TSV 104大。在一个实施例中，晶片间TSV 702可以具有从大约0.5μm到大约3μm的宽度W702。此外，因为晶片间TSV 702经过多个晶片，每个晶片有可能具有不同组成的多层，所以可以使用多步蚀刻过程。在一个实施例中，晶片间TSV 702可以在结构700的外周或者其附近形成，并且更具体而言，是在第一IC芯片201和第二IC芯片404的外周或者其附近形成。
在另一个实施例中，背侧布线604不可直接接触晶片间TSV 702。在该实施例中，晶片间TSV 702可以通过在背侧布线层608的第二层(未示出)中形成的连接布线(未示出)连接到背侧布线604。背侧布线层608的第二层(未示出)可以在背侧布线604和晶片间TSV上形成。连接布线(未示出)可以在背侧布线层608的第二层(未示出)中形成并且可以同时接触晶片间TSV 702和背侧布线604。连接布线(未示出)可以与背侧布线604基本相似并且可以利用与以上参考图6所述的基本相似的技术形成。连接布线(未示出)可以电连接两个特征。
一般而言，晶片间TSV 702可以电连接3D集成结构中的一些或全部堆叠晶片。更具体而言，晶片间TSV 702可以电连接3D集成结构中的一些或全部堆叠晶片的背侧。应当指出，电信号可以利用晶片内TSV(例如晶片内TSV 104)和晶片间TSV(例如晶片间TSV702)的组合以任何可设想到的配置遍及3D集成结构分布。
在本实施例中，晶片间TSV 702可以把第一IC芯片201电连接到第二IC芯片404。更具体而言，晶片间TSV 702可以把第二IC芯片404中的背侧布线(未示出)电连接到第一IC芯片201的背侧布线604。晶片间TSV 702可以用来在3D集成结构中的多个晶片之间承载电源或输入/输出(IO)信号。应当指出，其中3D集成结构可以具有只承载电源信号、只承载IO信号或者这二者的组合的晶片间TSV的实施例也是预期的。在以上任何实施例中，电源或输入/输出(IO)信号可以从晶片间TSV 702携带到背侧布线604中。
在其中一个晶片间TSV 702携带电源信号的实施例中，背侧布线604可以电连接到那个晶片间TSV 702。通过背侧布线604和晶片内TSV 104，电源信号可以从该晶片间TSV 702携带到前侧布线层202。在其中一个晶片间TSV 702携带IO信号的实施例中，通过背侧布线604和晶片内TSV 104，IO信号可以从该晶片间TSV 702携带到前侧布线层202。
在形成晶片间TSV 702之后，附加的联结层(未示出)可以在背侧布线介电层608和背侧布线604上形成，以便利用与以上参考图5所述的基本相似的技术把附加的IC芯片(未示出)联结到结构700。然后，可以重复以上参考图1-7所述的过程来形成一个或多个附加的3D集成晶片。
本发明的实施例利用亚微晶片内TSV 104用于晶片内连接和晶片内配电，而大的低密度的晶片间TSV 702用于信号的层/晶片间连接和/或配电。经过背侧布线604和晶片内TSV 104到达前侧106，电源和/或IO信号可以被携带通过堆叠中的多个IC芯片并且分配给每个IC芯片，在那里它可以分配给FEOL结构(未示出)和前侧布线层202。
因为晶片间TSV 702的大宽度及它们在芯片外周上的位置，以及与晶片内TSV 104形成的密集连接，所以，与可只使用一个尺寸的TSV(通常大于晶片内TSV 104)形成3D连接的常规3D设计相比，本发明的实施例可以减小第一IC芯片201上的面积损失。该布置又可以减小置于半导体衬底102上的应力的量。此外，该布置可以最小化与3D集成结构形成期间的联结失准相关联的问题，因为只有晶片间TSV 702遭受这种失准。依赖于成型期间所使用的工艺，晶片内TSV 104可只遭受大约10nm至大约100nm的级别的平版印刷容限。
显著的前侧占用面积(real estate)可以通过把配电的一部分移到背侧来节约。在典型的2D设计中，可以只为配电保留前侧布线层中大约20％的布线轨道。当该配电的一部分移到背侧时，前侧上的布线被释放，用于附加的信号轨道或附加的设备。而且，因为背侧布线604可以具有大的厚度，所以，与薄布线层202相比，它可以有更小的阻力。这可以允许背侧布线604更长的延伸长度，同时需要减少数量的中继器和重缓冲器(re-buffer)来分配信号。此外，因为较大的背侧布线604从较小的前侧布线层202被除去，所以背侧布线604可以只对较低的电压降(IR-降)进行优化，而不是当该网格在前侧上形成时必须在(较小的信号延迟所需的)低RC和(跨电网的较小损耗所需的)低IR降之间进行平衡。
本文所使用的术语仅仅是为了描述特定的实施例而不是要作为本发明的限制。如本文所使用的，除非上下文明确地另外指出，否则单数形式“一”、“一个”和“该”是要也包括复数形式。本发明各种实施例的描述的给出是为了说明，而不是详尽的或者局限于所公开的实施例。在不背离所述实施例的范围和主旨的情况下，许多修改和变化都将对本领域普通技术人员显而易见。本文所使用的术语的选择是为了最好地解释实施例的原理、实践应用或者优于市场上见到的技术的技术改进，或者为了使本领域其他普通技术人员能够理解本文所公开的实施例。

Claims (20)

1.一种方法，包括：
在第一衬底的前侧中形成第一衬底通孔TSV，该第一TSV具有小于第一衬底总高度的高度；
在第一衬底的前侧上形成前侧布线层，以形成第一集成电路IC芯片，该前侧布线层电连接到第一TSV；
在前侧布线层上形成第一联结层；
把第一IC芯片联结到第二IC芯片，该联结在第一IC芯片的第一联结层和第二IC芯片的第二联结层之间形成；
除去第一衬底的背侧的一部分以暴露第一TSV，第一衬底的背侧与前侧相对；
在第一衬底的背侧上形成背侧布线层，该背侧布线层电连接到第一TSV；及
形成延伸通过背侧布线层、第一IC芯片、第一联结层、第二联结层和第二IC芯片的总厚度的第二TSV，该第二TSV在第二IC芯片与第一IC芯片的背侧布线层之间提供电连接。
2.如权利要求1所述的方法，其中在第一衬底的前侧中形成第一TSV包括：
形成具有侧壁和底部的沟槽，该沟槽具有大约1:40的宽高比；及
用导电材料填充该沟槽。
3.如权利要求2所述的方法，还包括：
在沟槽的侧壁和底部上形成绝缘衬垫，该绝缘衬垫位于沟槽的侧壁和导电材料之间；及
在绝缘衬垫上形成种子层。
4.如权利要求1所述的方法，其中形成延伸通过背侧布线层、第一IC芯片、第一联结层、第二联结层和第二IC芯片的总厚度的第二TSV包括：
形成通过背侧布线层、第一IC芯片、第一联结层、第二联结层和第二IC的总厚度的沟槽，该沟槽具有一宽度，该沟槽具有为第一TSV的宽度的大约1.25倍至大约30倍的宽度；及
用导电材料填充沟槽。
5.如权利要求1所述的方法，其中背侧布线层中各个布线的节距为前侧布线层中各个布线的节距的大约10倍。
6.如权利要求1所述的方法，其中除去第一衬底的背侧的所述部分以暴露第一TSV包括：
以比第一TSV高的速率除去第一衬底的背侧的所述部分，使得第一TSV的一部分延伸超过第一衬底的背侧。
7.如权利要求1所述的方法，其中除去第一衬底的背侧的所述部分以暴露第一TSV包括：
以与第一TSV大致相等的速率除去第一衬底的背侧的所述部分，使得第一TSV的底部表面与第一衬底的背侧基本上齐平。
8.一种方法，包括：
形成通过第一集成电路IC芯片的整个厚度的第一衬底通孔TSV；
将第一IC芯片与第二IC芯片联结；及
形成通过第一IC芯片和第二IC芯片两者的第二TSV。
9.如权利要求8所述的方法，还包括：
在第一IC芯片的前侧上形成前侧布线层，该前侧布线层连接到第一TSV；及
在第一IC芯片的背侧上形成背侧布线层，该背侧布线层连接到第一TSV。
10.如权利要求9所述的方法，其中所述背侧布线层中各个布线的节距为所述前侧布线层中各个布线的节距的大约10倍。
11.如权利要求8所述的方法，其中形成通过第一集成电路IC芯片的整个厚度的第一衬底通孔TSV包括：
在第一衬底中形成沟槽，该沟槽具有大约1:40的宽高比；
用导电材料填充沟槽；及
除去第一衬底的背侧的一部分，以暴露导电材料的底部表面。
12.如权利要求11所述的方法，还包括：
在沟槽的侧壁上形成绝缘衬垫，该绝缘衬垫位于沟槽的侧壁和导电材料之间；及
在绝缘衬垫上形成金属性衬垫。
13.如权利要求8所述的方法，其中将第一IC芯片与第二IC芯片联结包括：
在第一IC芯片上形成第一联结层；
在第二IC芯片上形成第二联结层；及
通过联结工艺机械地把第一联结层连接到第二联结层。
14.如权利要求8所述的方法，其中形成通过第一IC芯片和第二IC芯片的整个厚度的第二TSV包括：
形成通过第一IC芯片的外周和第二IC芯片的外周的整个厚度的沟槽，该沟槽具有为第一TSV的宽度的大约1.25倍至大约30倍的宽度；及
用导电材料填充沟槽。
15.如权利要求14所述的方法，还包括
在沟槽的侧壁上形成绝缘衬垫，该绝缘衬垫位于沟槽的侧壁和导电材料之间；及
在绝缘衬垫上形成种子层。
16.一种结构，包括：
第一集成电路IC芯片，所述第一集成电路IC芯片具有第一衬底、在第一衬底的前侧上的前侧布线层、在衬底的背侧上的背侧布线层、以及延伸通过第一衬底的整个厚度并且把前侧布线层电连接到背侧布线层的第一衬底通孔TSV；
位于前侧布线层上的第一联结层；
位于第一联结层上的第二联结层；
位于第二联结层上的第二IC芯片；及
第二TSV，该第二TSV延伸通过第一IC芯片、第一联结层、第二联结层和第二IC芯片的整个厚度，该第二TSV把第一IC芯片电连接到第二IC芯片。
17.如权利要求16所述的结构，其中第一TSV具有大约1:40的宽高比。
18.如权利要求16所述的结构，其中第二TSV位于第一IC芯片的外周上，并且第一TSV位于第一IC芯片上的多个第二TSV之间。
19.如权利要求16所述的结构，其中背侧布线层中各个布线的节距为前侧布线层中各个布线的节距的大约10倍。
20.如权利要求16所述的结构，其中第二TSV具有为第一TSV的宽度的大约1.25倍至大约30倍的宽度。
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