CN116507115A - 半导体装置 - Google Patents

Abstract

提供了一种半导体装置，所述半导体装置包括：基底，包括多个有源图案；以及位线，在基底上与多个有源图案中的至少一个交叉并且在第一方向上延伸。位线包括在第一方向上延伸的第一导电图案、位于第一导电图案上在第一方向上延伸的位线覆盖图案以及位于第一导电图案与位线覆盖图案之间在第一方向上延伸的石墨烯图案。第一导电图案可以包括钌(Ru)。

Description

半导体装置

本专利申请要求于2022年1月18日在韩国知识产权局提交的第10-2022-0007453号韩国专利申请的优先权，韩国专利申请的公开内容通过引用全部包含于此。

技术领域

本发明涉及半导体装置及其制造方法，更具体地，涉及半导体存储器装置及其制造方法。

背景技术

半导体装置由于其小尺寸、多功能特性和/或低制造成本以及其它原因而被广泛用于电子产业中。半导体装置可以包括用于存储逻辑数据的半导体存储器装置、用于处理逻辑数据的半导体逻辑装置以及具有半导体存储器装置的功能和半导体逻辑装置的功能两者的混合半导体装置中的任何一个。

需要高速度和低电压的半导体装置以满足包括半导体装置的电子装置的特性(例如，高速度和/或低功耗)。半导体装置已经被高度集成以满足这些特性。半导体装置的高集成密度会使半导体装置的可靠性劣化。然而，随着电子产业的发展，对高可靠性的半导体装置的需求正在增大。因此，已经进行了各种研究以改善半导体装置的可靠性。

发明内容

本公开的实施例可以提供一种具有改善的电特性的半导体装置及其制造方法。

本公开的实施方式还可以提供一种具有优异的可靠性的半导体装置及其制造方法。

在一方面，一种半导体装置可以包括：基底，包括多个有源图案；以及位线，位于基底上与多个有源图案中的至少一个交叉并且在第一方向上延伸。位线可以包括：第一导电图案，在第一方向上延伸；位线覆盖图案，位于第一导电图案上在第一方向上延伸；以及石墨烯图案，位于第一导电图案与位线覆盖图案之间在第一方向上延伸。第一导电图案可以包括钌(Ru)。在一些实施例中，半导体装置可以包括位于位线下方在第一方向上布置的一个或更多个位线接触件，一个或更多个位线接触件电连接到多个有源图案中的相应的一个。

在一方面，一种半导体装置可以包括：基底，包括多个有源图案；多条位线，位于基底上与多个有源图案中的至少一个交叉，多条位线中的每条在第一方向上延伸并且在第二方向上彼此间隔开，第一方向和第二方向平行于基底的底表面并且彼此交叉；一个或更多个位线接触件，位于多条位线中的每条下方在第一方向上布置，一个或更多个位线接触件中的每个电连接到多个有源图案中的各个对应的有源图案；多个存储节点接触件，位于位线之间在第一方向上彼此间隔开，多个存储节点接触件中的每个电连接到多个有源图案中的各个对应的有源图案的端部；以及电容器结构，连接到多个存储节点接触件中的一个或更多个。多条位线中的每条可以包括：第一导电图案，包括钌(Ru)并且位于一个或更多个位线接触件上在第一方向上延伸；位线覆盖图案，包括硅化合物并且位于第一导电图案上在第一方向上延伸；以及石墨烯图案，位于第一导电图案与位线覆盖图案之间在第一方向上延伸。

在另一方面，一种半导体装置可以包括：基底，包括多个有源图案；多条位线，位于基底上与多个有源图案中的至少一个交叉，多条位线在第一方向上延伸并且在第二方向上彼此间隔开，第一方向和第二方向平行于基底的底表面并且彼此交叉；以及一个或更多个位线接触件，位于多条位线中的每条下方在第一方向上布置，一个或更多个位线接触件中的每个电连接到多个有源图案中的各个对应的有源图案。多条位线中的每条可以包括：导电图案，包括钌(Ru)并且位于一个或更多个位线接触件上在第一方向上延伸；位线覆盖图案，包括硅化合物并且位于导电图案上在第一方向上延伸；以及至少一个石墨烯图案，位于导电图案与位线覆盖图案之间在第一方向上延伸。至少一个石墨烯图案可以包括具有其中碳原子以蜂窝结构彼此键合的二维碳材料的至少一个石墨烯层。石墨烯层的相邻碳原子之间的距离可以小于硅原子的尺寸。

附图说明

图1是示出根据本发明的一些实施例的半导体装置的平面图。

图2是沿着图1的线A-A'截取的剖视图。

图3是沿着图1的线B-B'截取的剖视图。

图4A至图4D是图2的部分“P1”的放大图。

图5、图8、图10、图12和图14是对应于图1的线A-A'的剖视图，以示出根据本公开的一些实施例的制造半导体装置的方法。

图6、图9、图11、图13和图15是对应于图1的线B-B'的剖视图，以示出根据本公开的一些实施例的制造半导体装置的方法。

图7A至图7D是图5的部分“P2”的放大图。

图16是图1的扩散阻挡图案中的石墨烯图案的XPS图。

图17是示出图1的扩散阻挡图案中的石墨烯图案的拉曼峰的图。

具体实施方式

现在将参照附图更充分地描述本公开的示例实施例。

图1是说明根据本发明的一些实施例的半导体装置的平面图。图2是沿着图1的线A-A'截取的剖视图，而图3是沿着图1的线B-B'截取的剖视图。图4A至图4D是图2的部分“P1”的放大图。

参照图1、图2和图3，可以设置基底100。基底100可以是诸如硅基底、锗基底或硅锗基底的半导体基底。多个有源图案ACT可以在基底100上。有源图案ACT可以在平行于基底100的底表面100L的第一方向D1和第二方向D2上彼此间隔开。第一方向D1和第二方向D2可以彼此交叉。在一些实施例中，有源图案ACT中的每个可以具有在第三方向D3上延伸的条形状，第三方向D3平行于基底100的底表面100L并且与第一方向D1和第二方向D2两者交叉。有源图案ACT中的每个可以是基底100在垂直于基底100的底表面100L的第四方向D4上从基底100突出的部分。在一些实施例中，第一方向D1、第二方向D2和第三方向D3可以是水平方向，第四方向D4可以是竖直方向。

器件隔离层102可以在基底100上并且可以限定有源图案ACT。器件隔离层102可以在有源图案ACT之间。例如，器件隔离层102可以包括氧化硅、氮化硅及/或氮氧化硅。

多条字线WL可以在基底100上并且可以与有源图案ACT和器件隔离层102交叉。字线WL可以在第一方向D1上彼此间隔开，并且可以在第二方向D2上延伸。字线WL可以是掩埋(埋置)在基底100中的字线，并且可以掩埋(埋置)在有源图案ACT和器件隔离层102中。

字线WL中的每条可以包括延伸到有源图案ACT和器件隔离层102的上部部分中和/或穿透有源图案ACT和器件隔离层102的上部部分的栅电极GE、在栅电极GE与有源图案ACT之间和栅电极GE与器件隔离层102之间的栅极介电图案GI以及位于栅电极GE的顶表面上的栅极覆盖图案GC。栅极覆盖图案GC的顶表面可以与有源图案ACT的顶表面共面。例如，栅极覆盖图案GC的顶表面可以位于与有源图案ACT的顶表面的高度基本上相同的高度处(例如，距基底100的底表面100L相同的距离)。

栅电极GE可以包括导电材料。例如，所述导电材料可以包括掺杂的半导体材料(例如，掺杂硅或掺杂锗)、导电金属氮化物(例如，氮化钛或氮化钽)、金属(例如，钨、钛或钽)和金属半导体化合物(例如，硅化钨、硅化钴或硅化钛)中的至少一种。在示例实施例中，栅极介电图案GI可以包括氧化硅层、氮化硅层和/或氮氧化硅层。在示例实施例中，栅极覆盖图案GC可以包括氧化硅层、氮化硅层和/或氮氧化硅层。

第一掺杂剂注入区110a和第二掺杂剂注入区110b可以设置在有源图案ACT中的每个中。第二掺杂剂注入区110b可以在第二方向D2上彼此间隔开且第一掺杂剂注入区110a置于其间。第一掺杂剂注入区110a可以设置在与有源图案ACT中的每个交叉的一对字线WL之间。第二掺杂剂注入区110b可以在第二方向D2上彼此间隔开且一对字线WL置于其间。第一掺杂剂注入区110a和第二掺杂剂注入区110b可以包括具有相同导电类型的掺杂剂。

绝缘层120可以位于基底100上，并且可以至少部分地覆盖有源图案ACT、器件隔离层102以及字线WL。例如，绝缘层120可以包括包含氧化硅层、氮化硅层和氧氮化硅层中的至少一个的单层或多层结构。

多条位线BL可以位于基底100上并且位于绝缘层120上。位线BL可以与字线WL交叉。位线BL可以在第一方向D1上延伸，并且可以在第二方向D2上彼此间隔开。位线BL中的每条可以包括位于绝缘层120上在第一方向D1上布置的下导电图案130、位于下导电图案130上在第一方向D1上延伸的下阻挡图案132以及在下阻挡图案132上顺序堆叠的上(或第一)导电图案134、扩散阻挡图案136和位线覆盖图案BCP。上导电图案134、扩散阻挡图案136和位线覆盖图案BCP中的每个可以在第一方向D1上延伸。位线覆盖图案BCP可以包括在扩散阻挡图案136上顺序堆叠的下覆盖图案140和上覆盖图案142，并且下覆盖图案140和上覆盖图案142中的每个可以在第一方向D1上延伸。

下(或第二)导电图案130可以包括掺杂剂掺杂或未掺杂的多晶硅，并且下阻挡图案132可以包括导电金属氮化物(例如，氮化钛、氮化钽或氮化钨)和金属硅化物中的至少一种。上导电图案134可以包括金属(例如，钌、钨、钛或钽)和导电金属氮化物(例如，氮化钛、氮化钽或氮化钨)中的至少一种。例如，上导电图案134可以包括钌(Ru)。位线覆盖图案BCP可以包括硅化合物。下覆盖图案140和上覆盖图案142中的每个可以包括硅化合物，例如，硅化合物可以包括单晶硅、掺杂剂掺杂或未掺杂的多晶硅、氧化硅(SiO_x)、碳化硅(SiC)、氮化硅(SiN)、碳氧化硅(SiOC)和碳氮氧化硅(SiOCN)中的至少一种。

参照图2和图4A，扩散阻挡图案136可以包括石墨烯图案136a。石墨烯图案136a可以是在上导电图案134与位线覆盖图案BCP(即，BCP的下覆盖图案140)之间的单个石墨烯层，或者石墨烯图案136a可以包括在第四方向D4上堆叠在上导电图案134与位线覆盖图案BCP(即，BCP的下覆盖图案140)之间的多个石墨烯层。在示例实施例中，多个石墨烯层的数量可以在2至20的范围内。石墨烯图案136a可以在第四方向D4上具有厚度136a_T，例如，石墨烯图案136a的厚度136a_T可以等于或小于一百埃石墨烯图案136a可以具有在第四方向D4上彼此相对的第一表面136a_S1和第二表面136a_S2。在一些实施例中，石墨烯图案136a的第一表面136a_S1可以与上导电图案134接触，并且石墨烯图案136a的第二表面136a_S2可以与位线覆盖图案BCP(即，BCP的下覆盖图案140)接触。

参照图2、图4B和图4C，在一些实施例中，扩散阻挡图案136还可以包括在石墨烯图案136a与位线覆盖图案BCP(即，BCP的下覆盖图案140)之间或者在石墨烯图案136a与上导电图案134之间的上阻挡图案136b。上阻挡图案136b可以包括金属元素。上阻挡图案136b可以包括导电金属氮化物和金属硅化物中的至少一种。例如，上阻挡图案136b可以包括TiSiN、TiN、TaN、WN和WSi中的至少一种。

在一些实施例中，参照图4B，上阻挡图案136b可以在石墨烯图案136a与位线覆盖图案BCP(即，BCP的下覆盖图案140)之间。在这种情况下，石墨烯图案136a的第一表面136a_S1可以与上导电图案134接触，并且石墨烯图案136a的第二表面136a_S2可以与上阻挡图案136b接触。上阻挡图案136b可以位于石墨烯图案136a的第二表面136a_S2与位线覆盖图案BCP(即，BCP的下覆盖图案140)之间。

在一些实施例中，参照图4C，上阻挡图案136b可以在石墨烯图案136a与上导电图案134之间。在这种情况下，石墨烯图案136a的第一表面136a_S1可以与上阻挡图案136b接触，并且石墨烯图案136a的第二表面136a_S2可以与位线覆盖图案BCP(即，BCP的下覆盖图案140)接触。上阻挡图案136b可以位于石墨烯图案136a的第一表面136a_S1与上导电图案134之间。

参照图2和图4D，在一些实施例中，位线覆盖图案BCP的下覆盖图案140可以包括与扩散阻挡图案136相邻的第一下覆盖图案140a以及在第一下覆盖图案140a上的第二下覆盖图案140b。第一下覆盖图案140a可以在扩散阻挡图案136与第二下覆盖图案140b之间。第一下覆盖图案140a可以包括在低于第二下覆盖图案140b的沉积温度的温度下沉积的材料。例如，第一下覆盖图案140a可以包括在相对低的温度(例如，约300摄氏度)下沉积的氮化硅(SiN)，并且第二下覆盖图案140b可以包括在相对高的温度(例如，约630摄氏度至约740摄氏度)下沉积的氮化硅(SiN)。第一下覆盖图案140a在第四方向D4上的厚度140a_T可以小于第二下覆盖图案140b在第四方向D4上的厚度。扩散阻挡图案136可以包括石墨烯图案136a。在一些实施例中，石墨烯图案136a的第一表面136a_S1可以与上导电图案134接触，并且石墨烯图案136a的第二表面136a_S2可以与第一下覆盖图案140a接触。

再次参照图1、图2和图3，位线接触件DC可以在位线BL中的每条下方，并且可以在第一方向D1上布置。位线接触件DC可以在第一方向D1上彼此间隔开，并且可以在第一方向D1上位于下导电图案130之间。下导电图案130和位线接触件DC可以在第一方向D1上交替地布置。位线接触件DC可以延伸到绝缘层120中和/或穿透绝缘层120，并且可以电连接到有源图案ACT中的各个对应的有源图案ACT。位线接触件DC中的每个可以电连接到对应的有源图案ACT中的每一个的第一掺杂剂注入区110a。上导电图案134可以在第一方向D1上在下导电图案130和位线接触件DC上延伸。下阻挡图案132可以在第一方向D1上在下导电图案130与上导电图案134之间以及在位线接触件DC与上导电图案134之间延伸。位线接触件DC在第四方向D4上的上表面可以与下导电图案130在第四方向D4上的上表面共面。

位线间隔件150可以在位线BL中的每条的侧表面上。位线间隔件150可以在第一方向D1上沿着每条位线BL的侧表面延伸。位线间隔件150可以包括在位线BL中的每条的侧表面上顺序堆叠地第一间隔件151、第二间隔件155和第三间隔件157。第一间隔件151和第二间隔件155可以在绝缘层120上。第一间隔件151可以从位线BL中的每条的侧表面延伸到第二间隔件155与绝缘层120之间，并且第一间隔件151的最底表面可以与绝缘层120的顶表面接触。第二间隔件155的最底表面可以与第一间隔件151接触。第三间隔件157可以至少部分地覆盖绝缘层120的侧表面，并且第三间隔件157的最底表面可以与基底100的顶表面接触。

第一间隔件151和第三间隔件157可以包括相同的绝缘材料(例如，氮化硅)，而第二间隔件155可以包括与第一间隔件151和第三间隔件157的材料不同的材料。在一些实施例中，第二间隔件155可以包括相对于第一间隔件151和第三间隔件157具有蚀刻选择性的绝缘材料(例如，氧化硅)。在某些实施例中，第二间隔件155可以是气隙区域。

填充绝缘图案153可以在位线接触件DC中的每个的侧表面上。填充绝缘图案153可以包括氧化硅、氮化硅和氧氮化硅中的至少一种。第一间隔件151可以在位线接触件DC中的每个的侧表面与填充绝缘图案153之间延伸，并且还可以在器件隔离层102与填充绝缘图案153之间延伸。绝缘衬垫152可以在第一间隔件151与填充绝缘图案153之间。填充绝缘图案153可与第一间隔件151间隔开且绝缘衬垫152置于其间。绝缘衬垫152的至少一部分可以在第一间隔件151与第三间隔件157之间延伸，并且可以与第二间隔件155的最底表面接触。填充绝缘图案153可以与第三间隔件157的最底表面接触。在示例实施例中，绝缘衬垫152可以包括氧化硅。

一个或更多个存储节点接触件BC可以在彼此相邻的一对位线BL之间。存储节点接触件BC可以在第一方向D1上在该对位线BL之间彼此间隔开，并且可以电连接到有源图案ACT中的各个对应的有源图案ACT的端部。存储节点接触件BC中的每个可以电连接到对应的有源图案ACT中的每个的第二掺杂剂注入区110b。存储节点接触件BC可以包括掺杂剂掺杂或未掺杂的多晶硅。绝缘栅栏(fence)可以在存储节点接触件BC之间。绝缘栅栏和存储节点接触件BC可以在一对位线BL之间在第一方向D1上交替地布置。例如，绝缘栅栏可以包括氮化硅。

位线间隔件150可以在每条位线BL与存储节点接触件BC之间。第一间隔件151可以在每条位线BL的侧表面与第二间隔件155之间，并且第三间隔件157可以在第二间隔件155与存储节点接触件BC之间。

多个着陆垫LP中的一个可以在一个或更多个存储节点接触件BC中的对应一个存储节点接触件上。着陆垫LP中的每个可以包括诸如钨的含金属材料。着陆垫LP中的每个的上部部分可以覆盖位线覆盖图案BCP(即，上覆盖图案142)的顶表面的至少一部分，并且可以具有比存储节点接触件BC中的每个的宽度大的宽度。着陆垫LP中的每个的上部部分可以从每个存储节点接触件BC横向移位(例如，在第二方向D2上或在与第二方向D2相反的方向上)。着陆垫LP中的每个的上部部分可以与多条位线BL中的对应位线BL竖直叠置。如这里使用的，当元件A被称为与元件B“叠置”时，它可以指元件A被称为在给定方向上延伸超过或越过元件B并且覆盖元件B的一部分的情况。注意的是，元件A可以在第一方向上与元件B叠置，但可以在第二方向上与元件B叠置或不叠置。即使图中未示出，存储节点欧姆层和扩散防止图案可以在存储节点接触件BC中的每个与着陆垫LP中的每个之间。存储节点欧姆层可以包括金属硅化物。扩散防止图案可以包括诸如氮化钛和/或氮化钽的金属氮化物。

第一上绝缘层160可以至少部分地填充着陆垫LP之间的空间。第一上绝缘层160可以延伸到位线覆盖图案BCP的一部分(例如，上覆盖图案142和下覆盖图案140的部分)中和/或穿透位线覆盖图案BCP的一部分(例如，上覆盖图案142和下覆盖图案140的部分)，并且可以与第一间隔件151至第三间隔件157的顶表面中的一个或更多个接触。在示例实施例中，第一上绝缘层160可以包括氧化硅、氮化硅和氮氧化硅中的至少一种。

电容器结构CAP可以设置在着陆垫LP上。电容器结构CAP可以分别包括在着陆垫LP上的底部电极BE、覆盖底部电极BE的至少一部分的顶部电极TE以及在底部电极BE中的每个与顶部电极TE之间的介电层175。底部电极BE中的每个可以具有圆柱形状、中空圆柱形状或杯形状。底部电极BE可以包括掺杂剂掺杂的多晶硅、金属氮化物(例如，氮化钛)和金属(例如，钨、铝和/或铜)中的至少一种。

上支撑图案182可以支撑底部电极BE的上侧表面，并且下支撑图案180可以支撑底部电极BE的下侧表面。上支撑图案182和下支撑图案180可以包括诸如氮化硅、氧化硅和/或氮氧化硅的绝缘材料。蚀刻停止层170可以覆盖底部电极BE之间的第一上绝缘层160的至少一部分。例如，蚀刻停止层170可以包括诸如氮化硅、氧化硅和/或氮氧化硅的绝缘材料。

介电层175可以至少部分地覆盖底部电极BE的表面以及上支撑图案182和下支撑图案180的表面。在示例实施例中，介电层175可以包括氧化硅层、氮化硅层、氮氧化硅层和高k介电层(例如，氧化铪层)中的至少一个。如这里使用的，术语“高k介电”可以指具有与二氧化硅的介电常数相同或高于二氧化硅的介电常数的介电常数的材料。顶部电极TE可以在介电层175上，并且可以至少部分地填充底部电极BE之间以及上支撑图案182与下支撑图案180之间的空间。顶部电极TE可以包括掺杂剂掺杂的多晶硅层、掺杂剂掺杂的硅锗层、金属氮化物层(例如，氮化钛层)和金属层(例如，钨、铝和/或铜)中的至少一个。

如果包括钌(Ru)的上导电图案134与每条位线BL中的包括硅化合物的位线覆盖图案BCP直接接触，则硅化钌会形成在上导电图案134与位线覆盖图案BCP之间的界面处，因此会增大位线BL的电阻。

然而，根据本公开，每条位线BL的上导电图案134可以包括钌(Ru)，因此位线BL可以具有低的电阻。此外，扩散阻挡图案136可以在包括钌(Ru)的上导电图案134与包括硅化合物的位线覆盖图案BCP之间，并且扩散阻挡图案136可以包括石墨烯图案136a。石墨烯图案136a可以包括至少一个石墨烯层。石墨烯可以是其中碳原子以蜂窝结构彼此键合的二维碳材料，并且石墨烯的相邻碳原子之间的距离可以小于硅原子的尺寸。因此，石墨烯图案136a可以防止位线覆盖图案BCP中的硅扩散到上导电图案134中。作为结果，可以防止硅化钌形成在上导电图案134与位线覆盖图案BCP之间，并且可以防止位线BL的电阻的增大。

因此，可以提供拥有改善的电特性和优异的可靠性的半导体装置。

图5、图8、图10、图12和图14是对应于图1的线A-A'的剖视图，以示出根据本公开的一些实施例的制造半导体装置的方法。图6、图9、图11、图13和图15是对应于图1的线B-B'的剖视图，以示出根据本公开的一些实施例的制造半导体装置的方法。图7A至图7D是图5的部分“P2”的放大图。在下文中，为了便于说明，将省略对参照图1、图2、图3和图4A至图4D提及的相同特征的描述。

参照图1、图5和图6，可以在基底100上形成有源图案ACT和器件隔离层102。例如，有源图案ACT的形成可以包括在基底100上形成第一掩模图案，并且使用第一掩模图案作为蚀刻掩模来蚀刻基底100的上部部分。由于基底100的上部部分被蚀刻，因此可以在基底100中形成暴露有源图案ACT的侧表面的沟槽T。例如，器件隔离层102的形成可以包括在基底100上形成填充沟槽T的器件隔离层，以及使器件隔离层平坦化以暴露基底100的顶表面。

可以在基底100中形成字线WL并且字线WL可以与有源图案ACT和器件隔离层102交叉。字线WL可以在第一方向D1上彼此间隔开，并且可以在第二方向D2上延伸。字线WL中的每条可以包括延伸到有源图案ACT和器件隔离层102的上部部分中和/或穿透有源图案ACT和器件隔离层102的上部部分的栅电极GE、在栅电极GE与有源图案ACT之间和栅电极GE与器件隔离层102之间的栅极介电图案GI以及在栅电极GE的顶表面上的栅极覆盖图案GC。例如，栅电极GE和栅极介电图案GI的形成可以包括：在基底100中形成延伸到的有源图案ACT和器件隔离层102的上部部分中和/或穿透有源图案ACT和器件隔离层102的上部部分的凹槽；形成至少部分地覆盖凹槽的内表面的栅极介电层；形成至少部分地填充凹槽的栅电极层；以及使栅极介电层和栅电极层平坦化以暴露基底100的顶表面。在示例性实施例中，栅极覆盖图案GC的形成可以包括：使栅电极GE的上部部分凹陷以在每个凹槽中形成空的区域；形成至少部分地填充空的区域的栅极覆盖层；以及使栅极覆盖层平坦化以暴露基底100的顶表面。

可以在有源图案ACT中的每个中形成第一掺杂剂注入区110a和第二掺杂剂注入区110b。例如，第一掺杂剂注入区110a和第二掺杂剂注入区110b的形成可以包括使用栅极覆盖图案GC和器件隔离层102作为掩模将具有相同导电类型的掺杂剂注入到有源图案ACT中。

可以在基底100上形成绝缘层120并且绝缘层120可以覆盖有源图案ACT、器件隔离层102和字线WL的至少一部分。可以在绝缘层120上堆叠下导电层130L。可以形成凹陷区R1以穿透绝缘层120和下导电层130L并且延伸到有源图案ACT和器件隔离层102中。例如，凹陷区R1的形成可以包括在下导电层130L上形成限定其中将形成凹陷区R1的区域的第二掩模图案，以及使用第二掩模图案作为蚀刻掩模来蚀刻下导电层130L、绝缘层120、有源图案ACT和器件隔离层102。可以在形成凹陷区R1之后去除第二掩模图案。

可以形成位线接触层DCL以至少部分地填充凹陷区R1。例如，位线接触层DCL的形成可以包括在下导电层130L上形成至少部分地填充的凹陷区R1的位线接触层DCL，以及使位线接触层DCL平坦化以暴露下导电层130L的顶表面。因此，位线接触层DCL可以局部地形成在凹陷区R1中。

可以在下导电层130L上顺序地堆叠下阻挡层132L、上导电层134L、扩散阻挡层136L、下覆盖层140L以及上覆盖层142L并且它们均可以延伸到位线接触层DCL上。下阻挡层132L可以覆盖下导电层130L和位线接触层DCL的顶表面的至少一部分。可以使用物理气相沉积(PVD)方法、化学气相沉积(CVD)方法或原子层沉积(ALD)方法来形成下阻挡层132L、上导电层134L、扩散阻挡层136L、下覆盖层140L和上覆盖层142L中的每个。

参照图5和图7A，扩散阻挡层136L可以包括石墨烯薄层136La。石墨烯薄层136La可以是上导电层134L与下覆盖层140L之间的单个石墨烯层，或者可以包括在第四方向D4上堆叠在上导电层134L与下覆盖层140L之间的多个石墨烯层。例如，可以通过使用微波等离子体、电感耦合等离子体(ICP)、电容耦合等离子体(CCP)或脉冲等离子体的化学气相沉积(CVD)方法、热化学气相沉积(热CVD)方法或原子层沉积(ALD)方法形成石墨烯薄层136La。

参照图5、图7B和图7C，根据一些实施例，扩散阻挡层136L还可以包括石墨烯薄层136La与下覆盖层140L之间或石墨烯薄层136La与上导电层134L之间的上阻挡层136Lb。可以使用物理气相沉积(PVD)方法、化学气相沉积(CVD)方法或原子层沉积(ALD)方法形成上阻挡层136Lb。对于一些示例，参照图7B，可以在石墨烯薄层136La与下覆盖层140L之间形成上阻挡层136Lb。对于某些示例，参照图7C，可以在石墨烯薄层136La与上导电层134L之间形成上阻挡层136Lb。

参照图5和图7D，根据一些实施例，下覆盖层140L可以包括与扩散阻挡层136L相邻的第一下覆盖层140La和在第一下覆盖层140La上的第二下覆盖层140Lb。可以在扩散阻挡层136L和第二下覆盖层140Lb之间形成第一下覆盖层140La。第一下覆盖层140La的沉积工艺可以在低于第二下覆盖层140Lb的沉积工艺的温度的温度下进行。例如，第一下覆盖层140La可以包括在相对低的温度(例如，约300摄氏度)下沉积的氮化硅(SiN)，并且第二下覆盖层140Lb可以包括在相对高的温度(例如，约630摄氏度至约740摄氏度)下沉积的氮化硅(SiN)。

下覆盖层140L和上覆盖层142L中的每个可以包括硅化合物。当通过低温沉积工艺形成第一下覆盖层140La时，可以抑制下覆盖层140L中的硅扩散到上导电层134L中。

参照图1、图8和图9，可以顺序地蚀刻上覆盖层142L、下覆盖层140L、扩散阻挡层136L、上导电层134L、下阻挡层132L和下导电层130L以形成位线BL。可以在绝缘层120上形成位线BL，并且位线BL可以与字线WL交叉。位线BL可以在第一方向D1上延伸，并且可以在第二方向D2上彼此间隔开。位线BL中的每条可以包括分别通过蚀刻上覆盖层142L、下覆盖层140L、扩散阻挡层136L、上导电层134L、下阻挡层132L和下导电层130L而形成的上覆盖图案142、下覆盖图案140、扩散阻挡图案136、上导电图案134、下阻挡图案132和下导电图案130。上覆盖图案142和下覆盖图案140可以被称为位线覆盖图案BCP。每条位线BL的下导电图案130可以被布置为在绝缘层120上在第一方向D1上彼此间隔开。

可以在每条位线BL下方形成位线接触件DC，并且位线接触件DC可以在第一方向D1上彼此间隔开。下导电图案130和位线接触件DC可以在第一方向D1上交替地布置。可以通过蚀刻位线接触层DCL来形成位线接触件DC。可以在每个位线接触件DC的两侧处暴露凹陷区R1中的每个的内表面。

可以在位线BL中的每个的侧表面上形成第一间隔件151，并且第一间隔件151可以延伸到绝缘层120上。第一间隔件151可以延伸到每个位线接触件DC的侧表面上，并且可以覆盖每个凹陷区R1的暴露的内表面的至少一部分。可以在位线接触件DC中的每个的两侧处形成绝缘衬垫152和填充绝缘图案153，并且绝缘衬垫152和填充绝缘图案153可以形成为填充每个凹陷区R1的剩余部分。绝缘衬垫152可以在第一间隔件151与填充绝缘图案153之间。

例如，第一间隔件151、绝缘衬垫152和填充绝缘图案153的形成可以包括：形成覆盖位线BL中的每个的侧表面、位线接触件DC中的每个的侧表面和凹陷区R1中的每个的暴露的内表面的至少一部分的第一间隔件层；在第一间隔件层上形成沿着第一间隔件层延伸的绝缘衬垫层；形成填充凹陷区R1中的每个的剩余部分的填充绝缘层；以及各向异性地蚀刻填充绝缘层、绝缘衬垫层和第一间隔层。

参照图1、图10和图11，可以在位线BL中的每个的侧表面上形成第二间隔件155。第一间隔件151可以在位线BL中的每个的侧表面与第二间隔件155之间，并且可以在绝缘层120的顶表面与第二间隔件155之间延伸。例如，第二间隔件155的形成可以包括形成覆盖位线BL中的每个的侧表面的至少一部分的第二间隔件层，以及各向异性地蚀刻第二间隔件层。绝缘层120的被第二间隔件155暴露的部分也可以在第二间隔件层的各向异性蚀刻工艺中被蚀刻。

可以在位线BL中的每个的侧表面上形成第三间隔件157。第一间隔件151和第二间隔件155可以在位线BL中的每个的侧表面与第三间隔件157之间。第三间隔件157可以覆盖绝缘层120的侧表面的至少一部分，并且可以与基底100的顶表面和填充绝缘图案153的顶表面接触。第三间隔件157可以通过与第二间隔件155基本上相同的方法形成。

第一间隔件151至第三间隔件157可以构成位线间隔件150。位线间隔件150可以沿着位线BL中的每条的侧表面在第一方向D1上延伸。

参照图1、图12和图13，可以在基底100上以及位线BL之间形成初始接触层PBC。位线间隔件150可以位于位线BL中的每条与初始接触层PBC之间。例如，初始接触层PBC的形成可以包括形成至少部分地填充基底100上的位线BL之间的空间的接触导电层，以及使接触导电层平坦化以暴露上覆盖图案142的顶表面。初始接触层PBC可以在彼此相邻的一对位线BL之间在第一方向D1上延伸。

参照图1、图14和图15，初始接触层PBC的上部部分可以被凹陷。此后，可以通过使初始接触层PBC图案化来形成存储节点接触件BC。存储节点接触件BC可以在彼此相邻的一对位线BL之间在第一方向D1上彼此间隔开。可以在存储节点接触件BC之间形成绝缘栅栏。绝缘栅栏和存储节点接触件BC可以位于一对位线BL之间在第一方向D1上交替地布置。可以在基底100上形成导电层CL以覆盖位线BL、存储节点接触件BC和绝缘栅栏的顶表面的至少一部分。

再次参照图1、图2和图3，可以通过使导电层CL图案化来形成着陆垫LP。可以形成第一上绝缘层160以至少部分地填充着陆垫LP之间的空间。

可以在着陆垫LP和第一上绝缘层160上形成蚀刻停止层170。可以在着陆垫LP中的相应着陆垫上形成底部电极BE。底部电极BE中的每个可以延伸到蚀刻停止层170中和/或穿透蚀刻停止层170，以便连接到着陆垫LP中的对应的着陆垫LP。

可以在底部电极BE的上侧表面上形成上支撑图案182，上支撑图案182可以支撑底部电极BE的上侧表面。可以在底部电极BE的下侧表面上形成下支撑图案180，下支撑图案180可以支撑底部电极BE的下侧表面。介电层175可以形成为至少部分地覆盖底部电极BE的表面以及上支撑图案182和下支撑图案180的表面。可以在基底100上形成顶部电极TE，并且顶部电极TE可以至少部分地填充底部电极BE之间的空间。底部电极BE、介电层175和顶部电极TE可以构成电容器结构CAP。

图16是图1的扩散阻挡图案中的石墨烯图案的XPS图，并且图17是示出图1的扩散阻挡图案中的石墨烯图案的拉曼峰的图。

参照图16，石墨烯图案136a中的sp2键可以是石墨烯图案136a中的总键(拟合)的约50％或更多。例如，石墨烯图案136a中的sp2键可以等于或大于石墨烯图案136a中的总键(拟合)的50％并且可以小于总键(拟合)的100％。

参照图17，随着石墨烯图案136a的厚度增大，G峰的强度可以增大。G峰可以是石墨类材料中常见的峰，并且可以对应于其中六边形结构的碳原子在与相邻原子的振动方向相反的方向上振动的模式。D峰和2D峰可以是由石墨烯图案136a中的缺陷引起的峰。根据本公开的一些实施例，石墨烯图案136a可以满足强度(D峰)/强度(G峰)的值等于或小于2.0的条件以及强度(2D峰)/强度(G峰)的值等于或大于0.1的条件。

根据本公开的一些实施例，位线可以包括在位线覆盖图案与包括钌(Ru)的上导电图案之间的扩散阻挡图案，扩散阻挡图案可以包括石墨烯图案。由于上导电图案包括钌(Ru)，因此位线可以具有低的电阻。此外，石墨烯图案可以防止位线覆盖图案中的硅扩散到上导电图案中，因此可以防止位线的电阻的增大。作为结果，可以提供具有改善的电特性和优异的可靠性的半导体装置。

虽然已经具体示出和描述了本公开的示例实施例，但是本领域普通技术人员将理解的是，在不脱离所附权利要求的精神和范围的情况下，可以在其中进行形式和细节上的变化。

Claims (20)

1.一种半导体装置，所述半导体装置包括：

基底，包括多个有源图案；以及

位线，位于所述基底上与所述多个有源图案中的至少一个交叉并且在第一方向上延伸，

其中，所述位线包括：

第一导电图案，在所述第一方向上延伸；

位线覆盖图案，位于所述第一导电图案上在所述第一方向上延伸；以及

石墨烯图案，位于所述第一导电图案与所述位线覆盖图案之间在所述第一方向上延伸，

其中，所述第一导电图案包括钌。

2.根据权利要求1所述的半导体装置，所述半导体装置还包括位于所述位线下方在所述第一方向上布置的一个或更多个位线接触件，所述一个或更多个位线接触件电连接到所述多个有源图案中的相应的一个，

其中，所述第一导电图案位于所述一个或更多个位线接触件上在所述第一方向上延伸，并且

其中，所述位线还包括：

一个或更多个第二导电图案，在所述第一导电图案下方位于所述一个或更多个位线接触件之间；以及

下阻挡图案，位于所述第一导电图案与所述一个或更多个第二导电图案之间和位于所述第一导电图案与所述一个或更多个位线接触件之间在所述第一方向上延伸，

其中，所述一个或更多个第二导电图案和所述一个或更多个位线接触件在所述第一方向上交替地布置。

3.根据权利要求1所述的半导体装置，其中，所述位线覆盖图案包括硅化合物。

4.根据权利要求1所述的半导体装置，其中，所述位线还包括位于所述第一导电图案与所述石墨烯图案之间或者位于所述位线覆盖图案与所述石墨烯图案之间的阻挡图案。

5.根据权利要求4所述的半导体装置，其中，所述阻挡图案包括导电金属氮化物和金属硅化物中的至少一种。

6.根据权利要求1所述的半导体装置，其中，所述位线覆盖图案包括：

第一下覆盖图案，与所述石墨烯图案相邻；以及

第二下覆盖图案，位于所述第一下覆盖图案上，

其中，所述第一下覆盖图案包括在比所述第二下覆盖图案的沉积温度低的温度下沉积的材料，

其中，所述第一下覆盖图案和所述第二下覆盖图案中的每个在垂直于所述基底的底表面的方向上具有厚度，并且

其中，所述第一下覆盖图案的所述厚度小于所述第二下覆盖图案的所述厚度。

7.根据权利要求1所述的半导体装置，其中，所述石墨烯图案包括在垂直于所述基底的底表面的方向上堆叠的多个石墨烯层，其中，所述多个石墨烯层中的一个或更多个具有等于或小于100埃的厚度，并且具有彼此相对的第一表面和第二表面，所述第一表面与所述第一导电图案接触，并且所述第二表面与所述位线覆盖图案接触。

8.根据权利要求1所述的半导体装置，其中，所述位线是多条位线中的一条，

其中，所述多条位线在所述第一方向上延伸并且在与所述第一方向交叉的第二方向上彼此间隔开，并且

其中，所述第一方向和所述第二方向平行于所述基底的底表面。

9.根据权利要求8所述的半导体装置，所述半导体装置还包括：

多个存储节点接触件，位于所述多条位线中的彼此相邻的一对位线之间在所述第一方向上彼此间隔开，

其中，所述多个存储节点接触件中的每个连接到所述多个有源图案中的各个对应的有源图案的端部。

10.根据权利要求9所述的半导体装置，所述半导体装置还包括：

电容器结构，连接到所述多个存储节点接触件中的一个或更多个，

其中，所述电容器结构包括：

多个底部电极，所述多个底部电极中的每个连接到所述多个存储节点接触件中的相应的一个；

顶部电极，至少部分地覆盖所述多个底部电极中的一个或更多个；以及

介电层，位于所述多个底部电极中的每个与所述顶部电极之间。

11.根据权利要求9所述的半导体装置，所述半导体装置还包括：

位线间隔件，覆盖所述多条位线中的一条或更多条的侧表面的至少一部分并且在所述第一方向上延伸，

其中，所述位线间隔件包括在所述多条位线中的一条或更多条的侧表面上顺序地堆叠的第一间隔件、第二间隔件和第三间隔件，

其中，所述第一间隔件位于所述多条位线中的一条或更多条的所述侧表面与所述第二间隔件之间，并且

其中，所述第三间隔件位于所述第二间隔件与所述多个存储节点接触件中的一个或更多个之间。

12.根据权利要求11所述的半导体装置，其中，所述第二间隔件包括至少一种与所述第一间隔件和所述第三间隔件的材料不同的材料。

13.一种半导体装置，所述半导体装置包括：

基底，包括多个有源图案；

多条位线，位于所述基底上与所述多个有源图案中的至少一个交叉，所述多条位线在第一方向上延伸并且在第二方向上彼此间隔开，所述第一方向和所述第二方向平行于所述基底的底表面并且彼此交叉；

一个或更多个位线接触件，位于所述多条位线中的每条下方在所述第一方向上布置，所述一个或更多个位线接触件中的每个电连接到所述多个有源图案中的各个对应的有源图案；

多个存储节点接触件，位于所述多条位线之间在所述第一方向上彼此间隔开，所述多个存储节点接触件中的每个电连接到所述多个有源图案中的各个对应的有源图案的端部；以及

电容器结构，连接到所述多个存储节点接触件中的一个或更多个，

其中，所述多条位线中的每条包括：

第一导电图案，包括钌并且位于所述一个或更多个位线接触件上在所述第一方向上延伸；

位线覆盖图案，包括硅化合物并且位于所述第一导电图案上在所述第一方向上延伸；以及

石墨烯图案，位于所述第一导电图案与所述位线覆盖图案之间在所述第一方向上延伸。

14.根据权利要求13所述的半导体装置，其中，所述多条位线中的每条还包括：

一个或更多个第二导电图案，在所述第一导电图案下方位于所述一个或个多个位线接触件之间；以及

下阻挡图案，位于所述第一导电图案与所述一个或更多个第二导电图案之间以及所述第一导电图案与所述一个更或多个位线接触件之间在所述第一方向上延伸。

15.根据权利要求13所述的半导体装置，所述半导体装置还包括位于所述第一导电图案与所述至少一个石墨烯图案之间或者位于所述位线覆盖图案与所述至少一个石墨烯图案之间的阻挡图案，并且

其中，所述阻挡图案包括金属元素。

16.根据权利要求13所述的半导体装置，其中，所述石墨烯图案是扩散阻挡图案的至少一部分，其中，所述位线覆盖图案包括：

第一下覆盖图案，与所述扩散阻挡图案相邻；以及

第二下覆盖图案，位于所述第一下覆盖图案上，

其中，所述第一下覆盖图案和所述第二下覆盖图案中的每个在垂直于所述基底的底表面的方向上具有厚度，并且

其中，所述第一下覆盖图案的所述厚度小于所述第二下覆盖图案的所述厚度。

17.根据权利要求16所述的半导体装置，其中，所述第一下覆盖图案和所述第二下覆盖图案中的每个包括所述硅化合物。

18.根据权利要求13所述的半导体装置，其中，所述至少一个石墨烯图案包括在垂直于所述基底的所述底表面的方向上堆叠的多个石墨烯层，其中，所述多个石墨烯层的数量在2至20的范围内。

19.根据权利要求13所述的半导体装置，所述半导体装置还包括：

多条字线，位于所述基底中并且与所述多个有源图案中的至少一个交叉，

其中，所述多条字线在所述第二方向上延伸并且在所述第一方向上彼此间隔开，

其中，所述多个有源图案中的每个包括位于所述多条字线中的一对字线之间的第一掺杂剂注入区，并且

其中，所述一个或更多个位线接触件中的每个连接到所述第一掺杂剂注入区。

20.一种半导体装置，所述半导体装置包括：

基底，包括多个有源图案；

多条位线，位于所述基底上与所述多个有源图案中的至少一个交叉，所述多条位线在第一方向上延伸并且在第二方向上彼此间隔开，所述第一方向和所述第二方向平行于所述基底的底表面且彼此交叉；以及

一个或更多个位线接触件，位于所述多条位线中的每条下方在所述第一方向上布置，所述一个或更多个位线接触件中的每个电连接到所述多个有源图案中的各个对应的有源图案；

其中，所述多条位线中的每条包括：导电图案，包括钌并且位于所述一个或更多个位线接触件上在所述第一方向上延伸；位线覆盖图案，包括硅化合物并且位于所述导电图案上在所述第一方向上延伸；以及至少一个石墨烯图案，位于所述导电图案与所述位线覆盖图案之间在所述第一方向上延伸，

其中，所述至少一个石墨烯图案包括具有其中碳原子以蜂窝结构彼此键合的二维碳材料的至少一个石墨烯层，并且所述石墨烯层的相邻碳原子之间的距离小于硅原子的尺寸。