CN116505948B - 一种电压做差采样电路 - Google Patents

Abstract

本申请揭示了一种电压做差采样电路，具体涉及电压检测技术领域。在该采样电路中，第二节点通过第二电阻接地；第二节点还通过第三电阻与第一电压端连接；第五节点通过第五电阻接地；第五节点还通过第六电阻与第二电压端连接；电源电压端还通过第七电阻连接至第七节点；电源电压端还通过第八电阻连接至第八节点；第七节点还通过第六开关管连接至第一节点；第六开关管的控制端与第三节点连接；第八节点还通过第九开关管连接至第四节点；第九开关管的控制端与第六节点连接；第九节点还与第十四开关管的控制端连接；第十四开关管的输入端与第七节点或第八节点连接；第十四开关管的输出端连接至采样电路的输出端。基于上述电路，提高了采样精度。

Description

一种电压做差采样电路

技术领域

本申请涉及电压检测技术领域，具体涉及一种电压做差采样电路。

背景技术

电压做差采样电路是本领域中较为常见的电压采样电路。

然而，现有技术中的电压做差采样电路在对高电压进行采样时，通常需要采用高压开关管来满足采样电路的耐压要求。然而，高压开关管在芯片中占用的版图面积较大，从而增大了半导体芯片内部电路的体积和成本；并且由于工艺原因，各个高压开关管的一致性较差，导致电压做差采样电路无法将各个器件的参数做到完全匹配，从而降低了电压做差采样电路的采样精度。

发明内容

本申请提供了一种电压做差采样电路，在满足电路耐压的同时，减小了体积和成本，提高了采样精度。该技术方案如下。

提供了一种电压做差采样电路，在所述采样电路中，电源电压端VDD通过第一电流镜的第一支路接地；所述第一支路为有源支路；所述电源电压端VDD依次通过第一电流镜的第二支路与第二电流镜的第一支路接地；

所述电源电压端VDD依次通过第一电流镜的第三支路以及第十五开关管Q1连接至第一节点A；所述第一节点A通过第一电阻R1接地；所述电源电压端VDD通过第一电流镜的第四支路连接至第三节点C；所述第三节点C通过第十六开关管Q2连接至第二节点B；所述第二节点B通过第二电阻R2接地；所述第二节点B还通过第三电阻R3与第一电压端连接；

所述电源电压端VDD依次通过第一电流镜的第五支路以及第十七开关管Q3连接至第四节点E；所述第四节点E通过第四电阻R4接地；所述电源电压端VDD通过第一电流镜的第六支路连接至第六节点J；所述第六节点J通过第十八开关管Q4连接至第五节点F；所述第五节点F通过第五电阻R5接地；所述第五节点F还通过第六电阻R6与第二电压端连接；

所述电源电压端VDD还通过第七电阻R7连接至第七节点D；所述第七节点D依次通过第十开关管M10以及第二电流镜的第二支路接地；所述电源电压端VDD还通过第八电阻R8连接至第八节点K；所述第八节点K通过第十一开关管M11连接至第九节点M；所述第九节点M通过第二电流镜的第三支路接地；

所述第七节点D还通过第六开关管M6连接至第一节点A；所述第六开关管M6的控制端与第三节点C连接；所述第八节点K还通过第九开关管M9连接至第四节点E；所述第九开关管的控制端与第六节点J连接；

所述第九节点M还与第十四开关管M14的控制端连接；所述第十四开关管M14的输入端与第七节点D或第八节点K连接；所述第十四开关管M14的输出端连接至所述采样电路的输出端；所述采样电路的输出端通过第九电阻R9接地。

在一种可能的实现方式中，所述第二电压端接入的电压值大于第一电压端接入的电压值；所述第十四开关管M14的输入端与所述第七节点D连接。

在一种可能的实现方式中，所述第一电压端接入的电压值大于第二电压端接入的电压值；所述第十四开关管M14的输入端与所述第八节点K连接。

在一种可能的实现方式中，所述第一电阻R1、第二电阻R2、第四电阻R4以及第五电阻R5的阻值相同；

所述第三电阻R3与所述第六电阻R6的阻值相同；

所述第七电阻R7与所述第八电阻R8的阻值相同。

在一种可能的实现方式中，所述第一电流镜的第一支路包括第一开关管M1；所述第一电流镜的第二支路包括第二开关管M2；所述第一电流镜的第三支路包括第四开关管M4；所述第一电流镜的第四支路包括第五开关管M5；所述第一电流镜的第五支路包括第七开关管M7；所述第一电流镜的第六支路包括第八开关管M8；

所述电源电压端VDD通过所述第一开关管M1以及第一电流源接地；

所述电源电压端VDD依次通过所述第二开关管M2以及第二电流镜的第一支路接地；

所述电源电压端VDD依次通过所述第四开关管M4以及第十五开关管Q1连接至第一节点A；

所述电源电压端VDD通过所述第五开关管M5连接至第三节点C；

所述电源电压端VDD依次通过第七开关管M7以及第十七开关管Q3连接至第四节点E；

所述电源电压端VDD通过所述第八开关管M8连接至第六节点J。

在一种可能的实现方式中，所述第一开关管M1、第二开关管M2、第四开关管M4、第五开关管M5、第七开关管M7以及第八开关管M8为PMOS管或PNP三极管。

在一种可能的实现方式中，所述第二电流镜的第一支路包括第三开关管M3；所述第二电流镜的第二支路包括第十二开关管M12；所述第二电流镜的第三支路包括第十三开关管M13；

所述电源电压端VDD依次通过第一电流镜的第二支路以及第三开关管M3接地；

所述第七节点D依次通过第十开关管M10以及第十二开关管M12接地；

所述第九节点M通过所述第十三开关管M13接地。

在一种可能的实现方式中，所述第三开关管M3、第十二开关管M12以及第十三开关管M13为NMOS管或NPN三极管。

在一种可能的实现方式中，所述第十开关管M10以及第十一开关管M11为PMOS管或PNP三极管。

在一种可能的实现方式中，所述第六开关管M6与所述第九开关管M9为NMOS管或NPN三极管。

本申请提供的技术方案可以包括以下有益效果：

本申请中的电压做差采样电路，通过选取合适阻值的分压电阻后，即可将与分压电阻相连的开关管设计为低压开关管，即此时，电压做差采样电路中的各个开关管均可采用低压开关管，从而在满足电压做差采样电路耐压的同时，减小了电压做差采样电路的体积和成本。

并且，本申请中的低压开关管均可采用自对准工艺的低压MOS管，从而进一步提高电压做差采样电路中各个开关管的参数匹配度，使得电压做差采样电路中各个支路的电流完全符合设计值，提高了电压做差采样电路的输出精度。

并且，电压做差采样电路的输出电压为输入电压差值与一个系数的乘积，并且由于该系数的分子和分母均为电阻阻值，因此，该系数的分子和分母中的温度系数可以抵消，从而使得电压做差采样电路的采样输出值不受温度影响，进一步提高电压做差采样电路输出的准确度。

附图说明

为了更清楚地说明本申请具体实施方式或现有技术中的技术方案，下面将对具体实施方式或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本申请的一些实施方式，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1是根据一示例性实施例示出的一种电压做差采样电路的结构示意图。

图2是根据一示例性实施例示出的一种电压做差采样电路的结构示意图。

具体实施方式

下面将结合附图对本申请的技术方案进行清楚、完整地描述，显然，所描述的实施例是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。

图1是根据一示例性实施例示出的一种电压做差采样电路的结构示意图。如图1所示，在该采样电路中，电源电压端VDD通过第一电流镜的第一支路接地；该第一支路为有源支路；该电源电压端VDD依次通过第一电流镜的第二支路与第二电流镜的第一支路接地；

该电源电压端VDD依次通过第一电流镜的第三支路以及第十五开关管Q1连接至第一节点A；该第一节点A通过第一电阻R1接地；该电源电压端VDD通过第一电流镜的第四支路连接至第三节点C；该第三节点C通过第十六开关管Q2连接至第二节点B；该第二节点B通过第二电阻R2接地；该第二节点B还通过第三电阻R3与第一电压端连接；

该电源电压端VDD依次通过第一电流镜的第五支路以及第十七开关管Q3连接至第四节点E；该第四节点E通过第四电阻R4接地；该电源电压端VDD通过第一电流镜的第六支路连接至第六节点J；该第六节点J通过第十八开关管Q4连接至第五节点F；该第五节点F通过第五电阻R5接地；该第五节点F还通过第六电阻R6与第二电压端连接；

该电源电压端VDD还通过第七电阻R7连接至第七节点D；该第七节点D依次通过第十开关管M10以及第二电流镜的第二支路接地；该电源电压端VDD还通过第八电阻R8连接至第八节点K；该第八节点K通过第十一开关管M11连接至第九节点M；该第九节点M通过第二电流镜的第三支路接地；

该第七节点D还通过第六开关管M6连接至第一节点A；该第六开关管M6的控制端与第三节点C连接；该第八节点K还通过第九开关管M9连接至第四节点E；该第九开关管的控制端与第六节点J连接；

该第九节点M还与第十四开关管M14的控制端连接；该第十四开关管M14的输入端与第七节点D或第八节点K连接；该第十四开关管M14的输出端连接至该采样电路的输出端；该采样电路的输出端通过第九电阻R9接地。

在一种可能的实现方式中，该第二电压端接入的电压值大于第一电压端接入的电压值；该第十四开关管M14的输入端与该第七节点D连接。

在一种可能的实现方式中，该第一电阻R1、第二电阻R2、第四电阻R4以及第五电阻R5的阻值相同；

该第三电阻R3与该第六电阻R6的阻值相同；

该第七电阻R7与该第八电阻R8的阻值相同。

在一种可能的实现方式中，该第一电流镜的第一支路包括第一开关管M1；该第一电流镜的第二支路包括第二开关管M2；该第一电流镜的第三支路包括第四开关管M4；该第一电流镜的第四支路包括第五开关管M5；该第一电流镜的第五支路包括第七开关管M7；该第一电流镜的第六支路包括第八开关管M8；

该电源电压端VDD通过该第一开关管M1以及第一电流源接地；

该电源电压端VDD依次通过该第二开关管M2以及第二电流镜的第一支路接地；

该电源电压端VDD依次通过该第四开关管M4以及第十五开关管Q1连接至第一节点A；

该电源电压端VDD通过该第五开关管M5连接至第三节点C；

该电源电压端VDD依次通过第七开关管M7以及第十七开关管Q3连接至第四节点E；

该电源电压端VDD通过该第八开关管M8连接至第六节点J。

在一种可能的实现方式中，该第一开关管M1、第二开关管M2、第四开关管M4、第五开关管M5、第七开关管M7以及第八开关管M8为PMOS管或PNP三极管。

在一种可能的实现方式中，该第二电流镜的第一支路包括第三开关管M3；该第二电流镜的第二支路包括第十二开关管M12；该第二电流镜的第三支路包括第十三开关管M13；

该电源电压端VDD依次通过第一电流镜的第二支路以及第三开关管M3接地；

该第七节点D依次通过第十开关管M10以及第十二开关管M12接地；

该第九节点M通过该第十三开关管M13接地。

在一种可能的实现方式中，该第三开关管M3、第十二开关管M12以及第十三开关管M13为NMOS管或NPN三极管。

在一种可能的实现方式中，该第十开关管M10以及第十一开关管M11为PMOS管或PNP三极管。

在一种可能的实现方式中，该第六开关管M6与该第九开关管M9为NMOS管或NPN三极管。

图1所示的电压做差采样电路可应用于半导体芯片中。

图1示出的电压做差采样电路的工作原理如下：

电路上电后，第一电流源将第一开关管M1、第四开关管M4和第五开关管M5的控制端电压拉低，第一开关管M1、第四开关管M4和第五开关管M5导通，且由于第一开关管M1、第四开关管M4和第五开关管M5构成电流镜结构，因此，流过第一开关管M1、第四开关管M4和第五开关管M5的电流均为第一电流I1。

此时，流过第四开关管M4的第一电流I1拉高第十五开关管Q1和第十六开关管Q2的控制端电压，第十五开关管Q1和第十六开关管Q2导通，第十五开关管Q1和第一电阻R1构成的支路以及第十六开关管Q2和第二电阻R2构成的支路中均流过第一电流I1。

故可得，第一节点A的电压VA=I1×R1，第二节点B的电压VB=I1×R2，且由于第一电阻R1的阻值等于第二电阻R2的阻值，故此时，第一节点A的电压等于第二节点B的电压。同时，由于第十六开关管Q2导通，此时，第三节点C的电压与第二节点B的电压也几乎相等，即此时，第六开关管M6的控制端电压和输出端电压几乎相等，第六开关管M6处于关断状态。

图1中，第二电压端接入的第二电压VIN2的电压值大于第一电压端接入的第一电压VIN1的电压值。当第一电压端输入第一电压VIN1后，该第一电压VIN1经过第二电阻R2和第三电阻R3分压后，第二节点B的电压VB相对于第一节点A的电压VA被抬高了VIN1×R2/(R2+R3)。即此时，第六开关管M6的控制端电压大于其输出端电压，第六开关管M6导通。此时，在第七电阻R7、第六开关管M6和第一电阻R1组成的支路中产生第一支路电流ID1，该第一支路电流ID1使得第一电阻R1的端电压（即第一节点A的电压）被抬高。当第一节点A的电压被抬高到大于第二节点B的电压时，第六开关管M6关断，第二节点B的电压VB又高于第一节点A的电压VA，第六开关管M6又导通，电路进入循环状态。

当电路达到稳定状态后，第一节点A的电压VA等于第二节点B的电压VB。由于此时第一节点A的电压除了包括电流流入第一电阻R1产生的压降，还包括第一支路电流ID1流入第一电阻R1产生的压降，且该第一支路电流ID1流入第一电阻R1产生的压降等于第二节点B的电压相对于第一节点A被抬高的电压值VIN1×R2/(R2+R3)，因此，流入第六开关管M6的第一支路电流ID1=VIN1/(R2+R3)。

同时，电路上电后，第一电流源将第一开关管M1、第七开关管M7和第八开关管M8的控制端电压拉低，第一开关管M1、第七开关管M7和第八开关管M8导通，且由于第一开关管M1、第七开关管M7和第八开关管M8构成电流镜结构，因此，流过第一开关管M1、第七开关管M7和第八开关管M8的电流均为第一电流I1。

此时，流过第七开关管M7的第一电流I1拉高第十七开关管Q3和第十八开关管Q4的控制端电压，第十七开关管Q3和第十八开关管Q4导通，第十七开关管Q3和第四电阻R4构成的支路以及第十八开关管Q4和第五电阻R5构成的支路中均流过第一电流I1。

故可得，第四节点E的电压VE=I1×R4，第五节点F的电压VF=I1×R5。由于第四电阻R4的阻值等于第五电阻R5的阻值，故第四节点E的电压等于第五节点F的电压。同时，由于第十八开关管Q4导通，因此第六节点J的电压与第五节点F的电压也几乎相等，即此时，第九开关管M9的控制端电压与其输出端电压几乎相等，第九开关管M9处于关断状态。

当第二电压端输入第二电压VIN2后，该第二电压VIN2经过第五电阻R5和第六电阻R6分压后，第五节点F的电压VF相对于第四节点E的电压被抬高了VIN2×R5/(R5+R6)。即此时，第九开关管M9的控制端电压大于其输出端电压，第九开关管M9导通。此时，在第八电阻R8、第九开关管M9和第四电阻R4组成的支路中产生第二支路电流IK1，该第二支路电流IK1使得第四电阻R4的端电压（即第四节点E的电压）被抬高。当第四节点E的电压被抬高到大于第五节点F的电压时，第九开关管M9关断，第五节点F的电压VF又高于第四节点E的电压VE，第九开关管M9又导通，电路进入循环状态。

当电路达到稳定状态后，第四节点E的电压VE等于第五节点F的电压VF。由于此时第四节点E的电压除了包括电流流入第四电阻R4产生的压降，还包括第二支路电流IK1流入第四电阻R4产生的压降，且该第二支路电流IK1流入第四电阻R4产生的压降等于第五节点F的电压VF相对于第四节点E被抬高的电压值VIN2×R5/(R5+R6)，因此，流入第九开关管M9的第二支路电流IK1=VIN2/(R5+R6)。

同时，电路上电后，第一电流源将第一开关管M1和第二开关管M2的控制端电压拉低，第一开关管M1和第二开关管M2导通，且由于第一开关管M1和第二开关管M2构成电流镜结构，因此，流过第一开关管M1和第二开关管M2的电流均为第一电流I1。此时，由于第二开关管M2导通，从而拉高第三开关管M3、第十二开关管M12和第十三开关管M13的控制端电压，第三开关管M3、第十二开关管M12和第十三开关管M13均导通。此时，第十开关管M10和第十一开关管M11的控制端电压被第十二开关管M12拉低，第十开关管M10和第十一开关管M11均导通。第十四开关管M14的控制端电压被第十三开关管M13拉低，第十四开关管M14导通。由于第二开关管M2与第三开关管M3串联连接，故第三开关管M3中流过的电流为第一电流I1，并且由于第三开关管M3、第十二开关管M12和第十三开关管M13构成电流镜结构，故第十二开关管M12和第十三开关管M13中流过的电流也为第一电流I1。

此时，由图1中的电路结构可知，从第七节点D流入第十开关管M10中的电流以及从第八节点K流入第十一开关管M11中的电流均为第一电流I1，因此，第十开关管M10输入端和控制端之间的电压差等于第十一开关管M11输入端和控制端之间的电压差，且由于第十开关管M10和第十一开关管M11控制端相连，因此，第十开关管M10和第十一开关管M11的输入端电压相等，即第七节点D的电压等于第八节点K的电压。故此时，第七电阻R7和第八电阻R8的两端电压差相等，因此，当第七电阻R7的阻值等于第八电阻R8的阻值时，从第七电阻R7流入D点的电流IR7等于从第八电阻R8流入K点电流IR8。

此时，对D点进行KCL分析可知，IR7=ID1+I1+IOUT，其中IOUT为流入第十四开关管M14的电流；对K点进行KCL分析可知，IR8=IK1+I1。因此，可得IOUT=IK1-ID1=VIN2/(R5+R6)-VIN1/(R2+R3)=[1/(R2+R3)]×(VIN2-VIN1)，从而可得图1中的电压做差采样电路的输出电压VOUT=[R9/(R2+R3)]×(VIN2-VIN1)。

图2是根据一示例性实施例示出的一种电压做差采样电路的结构示意图。图2示出的电压做差采样电路与图1示出的电压做差采样电路的区别在于：该第一电压端接入的第一电压VIN1的电压值大于第二电压端接入的第二电压VIN2的电压值；该第十四开关管M14的输入端与该第八节点K连接。

此时，基于与图1相同的原理，可得IR7=ID1+I1，IR8=IK1+I1+IOUT。因此，可得IOUT=ID1-IK1=VIN1/(R2+R3)-VIN2/(R5+R6)=[1/(R2+R3)]×(VIN1-VIN2)，从而可得图2中的电压做差采样电路的输出电压VOUT=[R9/(R2+R3)]×(VIN1-VIN2)。

由上述记载可知，本申请提供的电压做差采样电路中，输入的第一电压VIN1和第二电压VIN2均通过电阻分压后才与该电压做差采样电路中的开关管相连。因此，通过选取合适阻值的分压电阻后，即可将与分压电阻相连的开关管设计为低压开关管，即此时，电压做差采样电路中的各个开关管均可采用相应的低压开关管（低压MOS管或低压三极管），从而在满足电压做差采样电路耐压的同时，减小了电压做差采样电路的体积和成本。

此外，本申请中的低压开关管均可采用自对准工艺的低压MOS管，从而进一步提高电压做差采样电路中各个开关管的参数匹配度，使得电压做差采样电路中各个支路的电流完全符合设计值，提高了电压做差采样电路的输出精度。

同时，由上述记载可知，电压做差采样电路的输出电压为VOUT=[R9/(R2+R3)]×(VIN2-VIN1)或者VOUT=[R9/(R2+R3)]×(VIN1-VIN2)，也就是说该输出电压为输入电压差值与一个系数的乘积，并且由于该系数R9/(R2+R3)的分子和分母均为电阻阻值，而在电阻制备工艺相同的情况下，电阻的温度系数也是相等的，因此，该系数R9/(R2+R3)的分子和分母中的温度系数可以抵消，从而使得电压做差采样电路的输出电压不受温度影响，进一步提高电压做差采样电路输出的准确度。

综上所述，本申请中的电压做差采样电路，通过选取合适阻值的分压电阻后，即可将与分压电阻相连的开关管设计为低压开关管，即此时，电压做差采样电路中的各个开关管均可采用低压开关管，从而在满足电压做差采样电路耐压的同时，减小了电压做差采样电路的体积和成本。

并且，本申请中的低压开关管均可采用自对准工艺的低压MOS管，从而进一步提高电压做差采样电路中各个开关管的参数匹配度，使得电压做差采样电路中各个支路的电流完全符合设计值，提高了电压做差采样电路的输出精度。

并且，电压做差采样电路的输出电压为输入电压差值与一个系数的乘积，并且由于该系数的分子和分母均为电阻阻值，因此，该系数的分子和分母中的温度系数可以抵消，从而使得电压做差采样电路的采样输出值不受温度影响，进一步提高电压做差采样电路输出的准确度。

本领域技术人员在考虑说明书及实践这里公开的发明后，将容易想到本申请的其它实施方案。本申请旨在涵盖本申请的任何变型、用途或者适应性变化，这些变型、用途或者适应性变化遵循本申请的一般性原理并包括本申请未公开的本技术领域中的公知常识或惯用技术手段。说明书和实施例仅被视为示例性的，本申请的真正范围和精神由下面的权利要求指出。

应当理解的是，本申请并不局限于上面已经描述并在附图中示出的精确结构，并且可以在不脱离其范围进行各种修改和改变。本申请的范围仅由所附的权利要求来限制。

Claims (10)

1.一种电压做差采样电路，其特征在于，在所述采样电路中，电源电压端VDD通过第一电流镜的第一支路接地；所述第一支路为有源支路；所述电源电压端VDD依次通过第一电流镜的第二支路与第二电流镜的第一支路接地；

所述电源电压端VDD依次通过第一电流镜的第三支路以及第十五开关管Q1连接至第一节点A；所述第一节点A通过第一电阻R1接地；所述电源电压端VDD通过第一电流镜的第四支路连接至第三节点C；所述第三节点C通过第十六开关管Q2连接至第二节点B；所述第二节点B通过第二电阻R2接地；所述第二节点B还通过第三电阻R3与第一电压端连接；

所述电源电压端VDD依次通过第一电流镜的第五支路以及第十七开关管Q3连接至第四节点E；所述第四节点E通过第四电阻R4接地；所述电源电压端VDD通过第一电流镜的第六支路连接至第六节点J；所述第六节点J通过第十八开关管Q4连接至第五节点F；所述第五节点F通过第五电阻R5接地；所述第五节点F还通过第六电阻R6与第二电压端连接；

所述电源电压端VDD还通过第七电阻R7连接至第七节点D；所述第七节点D依次通过第十开关管M10以及第二电流镜的第二支路接地；所述电源电压端VDD还通过第八电阻R8连接至第八节点K；所述第八节点K通过第十一开关管M11连接至第九节点M；所述第九节点M通过第二电流镜的第三支路接地；

所述第七节点D还通过第六开关管M6连接至第一节点A；所述第六开关管M6的控制端与第三节点C连接；所述第八节点K还通过第九开关管M9连接至第四节点E；所述第九开关管的控制端与第六节点J连接；

所述第九节点M还与第十四开关管M14的控制端连接；所述第十四开关管M14的输入端与第七节点D或第八节点K连接；所述第十四开关管M14的输出端连接至所述采样电路的输出端；所述采样电路的输出端通过第九电阻R9接地。

2.根据权利要求1所述的电路，其特征在于，所述第二电压端接入的电压值大于第一电压端接入的电压值；所述第十四开关管M14的输入端与所述第七节点D连接。

3.根据权利要求1所述的电路，其特征在于，所述第一电压端接入的电压值大于第二电压端接入的电压值；所述第十四开关管M14的输入端与所述第八节点K连接。

4.根据权利要求1至3任一所述的电路，其特征在于，所述第一电阻R1、第二电阻R2、第四电阻R4以及第五电阻R5的阻值相同；

所述第三电阻R3与所述第六电阻R6的阻值相同；

所述第七电阻R7与所述第八电阻R8的阻值相同。

5.根据权利要求4所述的电路，其特征在于，所述第一电流镜的第一支路包括第一开关管M1；所述第一电流镜的第二支路包括第二开关管M2；所述第一电流镜的第三支路包括第四开关管M4；所述第一电流镜的第四支路包括第五开关管M5；所述第一电流镜的第五支路包括第七开关管M7；所述第一电流镜的第六支路包括第八开关管M8；

所述电源电压端VDD通过所述第一开关管M1以及第一电流源接地；

所述电源电压端VDD依次通过所述第二开关管M2以及第二电流镜的第一支路接地；

所述电源电压端VDD依次通过所述第四开关管M4以及第十五开关管Q1连接至第一节点A；

所述电源电压端VDD通过所述第五开关管M5连接至第三节点C；

所述电源电压端VDD依次通过第七开关管M7以及第十七开关管Q3连接至第四节点E；

所述电源电压端VDD通过所述第八开关管M8连接至第六节点J。

6.根据权利要求5所述的电路，其特征在于，所述第一开关管M1、第二开关管M2、第四开关管M4、第五开关管M5、第七开关管M7以及第八开关管M8为PMOS管或PNP三极管。

7.根据权利要求4所述的电路，其特征在于，所述第二电流镜的第一支路包括第三开关管M3；所述第二电流镜的第二支路包括第十二开关管M12；所述第二电流镜的第三支路包括第十三开关管M13；

所述电源电压端VDD依次通过第一电流镜的第二支路以及第三开关管M3接地；

所述第七节点D依次通过第十开关管M10以及第十二开关管M12接地；

所述第九节点M通过所述第十三开关管M13接地。

8.根据权利要求7所述的电路，其特征在于，所述第三开关管M3、第十二开关管M12以及第十三开关管M13为NMOS管或NPN三极管。

9.根据权利要求1所述的电路，其特征在于，所述第十开关管M10以及第十一开关管M11为PMOS管或PNP三极管。

10.根据权利要求4所述的电路，其特征在于，所述第六开关管M6与所述第九开关管M9为NMOS管或NPN三极管。