CN114995569A - 基准电压校准电路及校准方法 - Google Patents

Abstract

本发明揭示了一种基准电压校准电路及校准方法，所述基准电压产生电路，包括用于产生基准电压V_REF的晶体管；可变电阻，与基准电压产生电路相连，通过调节可变电阻的阻值R_DAC，以调节基准电压V_REF；参考电流产生电路，接收所述基准电压产生电路产生的基准电压V_REF，并产生参考电流I_REF；校准电流产生电路，与参考电流产生电路、基准电压产生电路及可变电阻相连，接收参考电流产生电路产生的参考电流I_REF，并产生校准电流I_TRIM，提供至基准电压产生电路以调节基准电压V_REF。本发明能够对基准电压V_REF的温度系数和电压绝对值进行校准，从而获得低温度系数、高电压精度的基准电压V_REF。

Description

基准电压校准电路及校准方法

技术领域

本发明属于集成电路技术领域，具体涉及一种基准电压校准电路及校准方法。

背景技术

基准电路在技术上广为人知，是在集成电路内部利用单个BJT的VBE(负温度系数电压)和两个BJT的VBE之差(正温度系数电压)相结合，产生一个在一定温度范围内温度系数接近0ppm的输出电压作为参考电压，为其他使用基准电压的电路提供一个稳定、精确的参考电压。

在集成电路实际制造过程中，由于半导体工艺偏差、封装应力等影响会导致基准电压偏离设计值，在此情况下，需要对基准电压的温度系数和电压绝对值进行校准，以保证最后获得满足温度系数低、电压精度高的参考电压。

因此，针对上述技术问题，有必要提供一种基准电压校准电路及校准方法。

发明内容

本发明的目的在于提供一种基准电压校准电路及校准方法，以实现对基准电压温度系数和电压绝对值的校准。

为了实现上述目的，本发明一实施例提供的技术方案如下：

一种基准电压校准电路，所述基准电压校准电路包括：

基准电压产生电路，包括用于产生基准电压V_REF的晶体管；

可变电阻，与基准电压产生电路相连，通过调节可变电阻的阻值R_DAC，以调节基准电压V_REF；

参考电流产生电路，接收所述基准电压产生电路产生的基准电压V_REF，并产生参考电流I_REF；

校准电流产生电路，与参考电流产生电路、基准电压产生电路及可变电阻相连，接收参考电流产生电路产生的参考电流I_REF，并产生校准电流I_TRIM，提供至基准电压产生电路以调节基准电压V_REF。

本发明另一实施例提供的技术方案如下：

一种基准电压校准电路，其特征在于，包括可变电阻、第一运放、第一PMOS管、第二PMOS管、第一NMOS管、第二NMOS管、第三NMOS管、第一电阻、第二电阻、第三电阻、第四电阻、若干第一BJT、若干第二BJT、若干第三BJT及若干第四BJT，其中：

第一PMOS管的源极与电源电压相连，漏极与可变电阻的第一端相连，可变电阻的第二端与第一电阻的第一端相连，第二电阻的第一端与第一电阻的第二端相连，第二电阻的第二端与第四BJT的集电极和基极相连，第四BJT的发射极与第三BJT的集电极和基极相连，第三BJT的发射极与参考电位相连，其中，可变电阻的第一端用于输出基准电压V_REF；

第三电阻的第一端与电源电压相连，第二端与第二BJT的集电极相连，第二BJT的基极与第二电阻的第二端相连，发射极与第一NMOS管的漏极相连，第一NMOS管的源极与参考电位相连；

第四电阻的第一端与电源电压相连，第二端与第一BJT的集电极相连，第一BJT的基极与第二电阻的第一端相连，发射极与第二NMOS管的漏极相连，第二NMOS管的源极与参考电位相连，栅极与第一NMOS管的栅极相连；

第二PMOS管的源极与电源电压相连，栅极与第一PMOS管的栅极相连，漏极与栅极短接且与第三NMOS管的漏极相连，第三NMOS管的源极与参考电位相连；

第一运放的第一输入端与第一BJT的发射极相连，第二输入端与第二BJT的发射极相连，输出端与第一NMOS管的栅极、第二NMOS管的栅极及第三NMOS管的栅极分别相连；

所述第一运放、第一NMOS管、第二NMOS管、第三NMOS管构成一环路，且第一输入端的电压与第二输入端的电压相等；

所述第一PMOS管的漏极与基准电压输出节点相连。

一实施例中，所述基准电压V_REF为：

其中，V_BE3和V_BE4为第三BJT和第四BJT基极-发射极电压，k为玻尔兹曼常数，T为热力学温度，q为电子电量，第一BJT和第二BJT具有相同的集电极电流，且个数比为1：j，第三BJT和第四BJT具有相同的集电极电流，且个数比为1:1，R₁、R₂分别为第一电阻、第二电阻的阻值，I_TRIM为校准电流，经由可变电阻的第二端流入基准电压产生电路。

一实施例中，所述基准电压校准电路还包括参考电流产生电路，所述参考电流产生电路包括第二运放、第三PMOS管、第四PMOS管、第四NMOS管及第五电阻，其中：

第三PMOS管和第四PMOS管构成电流镜，第三PMOS管的源极和第四PMOS管的源极分别与电源电压相连，第三PMOS管的栅极和第四PMOS管的栅极相连；

第三PMOS管的漏极与第四NMOS管的漏极相连，第四NMOS管的栅极与第二运放的输出端相连，源极与第五电阻的第一端相连，第五电阻的第二端与参考电位相连；

第二运放的第一输入端与基准电压V_REF相连，第二输入端与第四NMOS管的源极相连，第四PMOS管的漏极输出参考电流I_REF。

一实施例中，所述基准电压校准电路还包括校准电流产生电路，所述校准电流产生电路产生与参考电流I_REF成预设比例关系的校准电流I_TRIM，并提供至可变电阻。

一实施例中，所述校准电流产生电路包括MOS管M0、MOS管M1～Mn及若干第一控制开关SW1～SWn，MOS管M0和MOS管M1～Mn分别构成n组电流镜，其中：

MOS管M0的漏极与参考电流I_REF相连，源极与参考电位相连，栅极与漏极相连；

MOS管M1～Mn的源极与参考电位相连，栅极与MOS管M0的栅极相连，漏极与第一控制开关SW1～SWn的第一端相连，第一控制开关SW1～SWn的第二端与校准电流输出节点相连。

一实施例中，所述MOS管M0的宽长比为

所述MOS管Mn的宽长比为

其中，

为单元电流镜的宽长比，所述校准电流I_TRIM为处于导通状态下的第一控制开关所在支路的电流之和。

一实施例中，所述校准电流产生单元还包括MOS管Mc0及MOS管Mc1～Mcn，MOS管Mc0和MOS管Mc1～Mcn分别构成n组电流镜，其中：

MOS管Mc0的漏极与参考电流I_REF相连，源极与MOS管M0的漏极相连；

MOS管Mc1～Mcn的源极分别与MOS管M1～Mn的漏极相连，栅极与MOS管Mc0的栅极相连，漏极分别与第一控制开关SW1～SWn的第一端相连。

一实施例中，所述可变电阻包括若干串联设置的电阻Rd1～Rdn及分别并联于电阻Rd1～Rdn两端的第二控制开关SWC1～SWCn。

一实施例中，所述电阻Rdn的阻值为：R_dn＝2^n-1*R，其中，R为单元电阻值；

可变电阻的阻值为处于关断状态下的第二控制开关所对应的电阻阻值之和。

本发明又一实施例提供的技术方案如下：

一种基准电压校准方法，所述基准电压校准方法包括：

产生基准电压V_REF；

调节可变电阻的阻值R_DAC，校准基准电压V_REF的温度系数；

利用校准温度系数后的基准电压V_REF产生参考电流I_REF，并基于参考电流I_REF产生校准电流I_TRIM，校准基准电压V_REF的电压绝对值。

与现有技术相比，本发明具有以下优点：

本发明能够对基准电压V_REF的温度系数和电压绝对值进行校准，从而获得低温度系数、高电压精度的基准电压V_REF。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明中记载的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为本发明一实施例中基准电压校准电路的模块示意图；

图2为本发明一实施例中基准电压校准方法的流程示意图；

图3为本发明另一实施例中基准电压校准电路的原理图；

图4为本发明另一实施例中参考电流产生电路的原理图；

图5为本发明另一实施例中校准电流产生电路的原理图；

图6为本发明另一实施例中可变电阻的原理图。

具体实施方式

以下将结合附图所示的各实施方式对本发明进行详细描述。但该等实施方式并不限制本发明，本领域的普通技术人员根据该等实施方式所做出的结构、方法、或功能上的变换均包含在本发明的保护范围内。

参图1所示，本发明一实施例中公开了一种基准电压校准电路，包括：

基准电压产生电路10，包括用于产生基准电压V_REF的晶体管；

可变电阻20，与基准电压产生电路相连，通过调节可变电阻的阻值R_DAC，以调节基准电压V_REF；

参考电流产生电路30，用于产生参考电流I_REF；

校准电流产生电路40，与参考电流产生电路、基准电压产生电路及可变电阻相连，接收参考电流产生电路产生的参考电流I_REF，并产生校准电流I_TRIM，提供至基准电压产生电路以调节基准电压V_REF。

参图2所示，本实施例中的基准电压校准方法，包括：

产生基准电压V_REF；

调节可变电阻的阻值R_DAC，校准基准电压V_REF的温度系数；

利用校准温度系数后的基准电压V_REF产生参考电流I_REF，并基于参考电流I_REF产生校准电流I_TRIM，校准基准电压V_REF的电压绝对值。

本发明首先利用可变电阻20进行基准电压V_REF的温度系数校准，然后利用已经过温度系数校准的基准电压V_REF，通过参考电流产生电路30、校准电流产生电路40，向基准电压产生电路10注入低温度系数漂移的校准电流I_TRIM，实现基准电压V_REF的电压绝对值校准。

参图3所示，本发明另一实施例中的基准电压校准电路包括基准电压产生电路10、可变电阻20、参考电流产生电路30及校准电流产生电路40。其中，本实施例中的参考电位均以地电位(GND)为例进行说明。

具体地，本实施例中的基准电压产生电路10包括第一运放A1、第一PMOS管P1、第二PMOS管P2、第一NMOS管N1、第二NMOS管N2、第三NMOS管N3、第一电阻R1、第二电阻R2、第三电阻R3、第四电阻R4、若干第一BJT Q1、若干第二BJT Q2、若干第三BJT Q3及若干第四BJT Q4，其中：

第一PMOS管P1的源极与电源电压AVDD相连，漏极与可变电阻20的第一端相连，可变电阻的第二端与第一电阻R1的第一端相连，第二电阻R2的第一端与第一电阻R1的第二端相连，第二电阻R2的第二端与第四BJT Q4的集电极和基极相连，第四BJT Q4的发射极与第三BJT Q3的集电极和基极相连，第三BJT Q3的发射极与参考电位相连，其中，可变电阻的第一端用于输出基准电压V_REF；

第三电阻R3的第一端与电源电压AVDD相连，第二端与第二BJT Q2的集电极相连，第二BJT Q2的基极与第二电阻R2的第二端相连，发射极与第一NMOS管N1的漏极相连，第一NMOS管N1的源极与参考电位相连；

第四电阻R4的第一端与电源电压AVDD相连，第二端与第一BJT Q1的集电极相连，第一BJT Q1的基极与第二电阻R2的第一端相连，发射极与第二NMOS管N2的漏极相连，第二NMOS管N2的源极与参考电位相连，栅极与第一NMOS管N1的栅极相连；

第二PMOS管P的源极与电源电压AVDD相连，栅极与第一PMOS管P1的栅极相连，漏极与栅极短接且与第三NMOS管N3的漏极相连，第三NMOS管N3的源极与参考电位相连；

第一运放A1的第一输入端与第一BJT Q1的发射极相连，第二输入端与第二BJT Q2的发射极相连，输出端与第一NMOS管N1的栅极、第二NMOS管N2的栅极及第三NMOS管N3的栅极分别相连；

第一运放A1、第一NMOS管N1、第二NMOS管N2、第三NMOS管N3构成一环路，且第一输入端的电压V₁与第二输入端的电压V₂相等；

第一PMOS管P1的漏极与基准电压输出节点相连，基准电压输出节点输出基准电压V_REF。

本实施例中利用BJT的基极-发射极电压V_BE的负温度系数特性，与两个BJT V_BE电压之差ΔV_BE的正温度系数特性，两者按照一定比例相加获得一个接近零温度系数特性的参考电压V_REF。上述电路结构中，第一运放A1、第一NMOS管N1、第二NMOS管N2、第三NMOS管N3构成一环路，使得V₂和V₁的电压相等，因此有下述表达式成立：

V_REF＝V_BE3+V_BE4+(V_BE1-V_BE2)/R₂*(R₂+R₁)+((V_BE1-V_BE2)/R₂+I_TRIM)*R_DAC；

其中，V_BE1、V_BE2、V_BE3、V_BE4分别为Q1～Q4的基极-发射极电压，R_DAC为可变电阻20的阻值，R₁、R₂分别为第一电阻和第二电阻的阻值。

基极-发射极电压V_BE＝k*T/q*ln(Ic/(m*Is))，Ic为流过各BJT的集电极电流，m为BJT的个数，Is为BJT的饱和电流，k为玻尔兹曼常数，k＝1.38*10²³J/K，T为热力学温度，常温下T＝300K，q为电子电量，q＝1.6*10^-19C。

本实施例中，第一BJT Q1和第二BJT Q2具有相同的集电极电流Ic，且个数比为1：j，第三BJT Q3和第四BJT Q4具有相同的集电极电流Ic，且个数比为1:1，上式基准电压V_REF可以简化为：

其中，V_BE3和V_BE4为第三BJT和第四BJT基极-发射极电压。

第一项V_BE3+V_BE4具有负温度系数，第二项

具有正温度系数，第一项与第二项相加获得零温度系数的电压值；调整可变电阻R_DAC的值，可以调整正温度系数项的大小，从而调整基准电压V_REF的温度系数；调整第三项I_TRIM电流大小，可以调整基准电压V_REF绝对值的大小。

参图4所示，本实施例中的参考电流产生电路30包括第二运放A2、第三PMOS管P3、第四PMOS管P4、第四NMOS管N4及第五电阻R5，其中：

第三PMOS管P3和第四PMOS管P4构成电流镜，第三PMOS管P3的源极和第四PMOS管P4的源极分别与电源电压相连，第三PMOS管P3的栅极和第四PMOS管P4的栅极相连；

第三PMOS管P3的漏极与第四NMOS管N4的漏极相连，第四NMOS管N4的栅极与第二运放A2的输出端相连，源极与第五电阻R5的第一端相连，第五电阻R5的第二端与参考电位相连；

第二运放A2的第一输入端与基准电压V_REF相连，第二输入端与第四NMOS管N4的源极相连。

优选地，本实施例中的参考电流产生电路30还包括第五PMOS管P5及第六PMOS管P6，其中：

第五PMOS管P5和第六PMOS管P6构成电流镜，第五PMOS管P5的源极与第三PMOS管P3的漏极相连，漏极与第四NMOS管N4的漏极相连，第六PMOS管P6的源极与第四PMOS管P4的漏极相连，第五PMOS管P5的栅极与第六PMOS管P6的栅极相连；

第六PMOS管P6的漏极输出零温度系数的参考电流I_REF。

第二运放的开环增益为A_{2_gain}，优选地，A_{2_gain}≥100，第二运放A2满足：

(V_REF-V_X)*A_{2_gain}＝V_X；

即：

V_X＝V_REF/(1+1/A_{2_gain})；

V_X电压约等于V_REF电压，在第五电阻R5上产生电流I_REF1＝V_X/R₅；

参考电流I_REF为：

I_REF＝I_REF1＝V_REF/R₅；

其中，I_REF1为流经第五电阻的电流，R₅为第五电阻的阻值。

I_REF1通过P3、P4、P5、P6构成的电流镜结构，产生I_REF提供给校准电流产生电路40使用。因为I_REF从V_REF产生，因此它具有零温度系数的特性。

进一步地，本实施例中还包括校准电流产生电路40，校准电流产生电路产生与参考电流I_REF成预设比例关系的校准电流I_TRIM，并提供至可变电阻20。

参图5所示，本实施例中的准电流产生电路40为n bit电流DAC电路，包括MOS管M0、MOS管M1～Mn及若干第一控制开关SW1～SWn，MOS管M0和MOS管M1～Mn分别构成n组电流镜，其中：

MOS管M0的漏极与参考电流I_REF相连，源极与参考电位相连，栅极与漏极相连；

MOS管M1～Mn的源极与参考电位相连，栅极与MOS管M0的栅极相连，漏极与第一控制开关SW1～SWn的第一端相连，第一控制开关SW1～SWn的第二端与校准电流输出节点相连。

优选地，本实施例中的校准电流产生电路40还包括MOS管Mc0及MOS管Mc1～Mcn，MOS管Mc0和MOS管Mc1～Mcn分别构成n组电流镜，其中：

MOS管Mc0的漏极与参考电流I_REF相连，源极与MOS管M0的漏极相连；

MOS管Mc1～Mcn的源极分别与MOS管M1～Mn的漏极相连，栅极与MOS管Mc0的栅极相连，漏极分别与第一控制开关SW1～SWn的第一端相连。

本实施例中MOS管M0的宽长比为

MOS管Mn的宽长比为

其中，

为单元电流镜的宽长比，n∈[1，n]。

SW1～SWn为每条电流支路的控制开关，用于校准校准电流I_TRIM的大小，校准电流I_TRIM为处于导通状态下的第一控制开关所在支路的电流之和。

由于校准电流I_TRIM由参考电流I_REF产生，因此I_TRIM具有零温度系数的特性。将I_TRIM从可变电阻20下端抽出，可以校准基准电压V_REF的电压绝对值大小。

参图6所示，本实施例中的可变电阻20包括若干串联设置的电阻Rd1～Rdn及分别并联于电阻Rd1～Rdn两端的若干第二控制开关SWC1～SWCn；

电阻Rdn的阻值为：

R_dn＝2^n-1*R；

其中，R为单元电阻值，n∈[1，n]。

SWC1～SWCn分别为并联在电阻Rd1～Rdn上的控制开关，当开关打开，对应的电阻两端被短路。通过配置SWC1～SWCn开关的导通或关断，可以到达配置电阻DAC从R_plus端到R_minus端总电阻值可配的结果，可变电阻的阻值为处于关断状态下的第二控制开关所对应的电阻阻值之和。

应当理解的是，本发明中基准电压校准电路的校准过程既可以在集成电路制造过程中的晶圆(Chip Probing，简称CP测试)阶段进行，也可以在封装(Final test，简称FT测试)阶段进行。无论在哪个阶段，均需要由所设计的基准电压产生电路、可变电阻、参考电流产生电路、校准电流产生电路、熔丝fuse device构成的烧录电路和存储熔丝烧录值的锁存器构成。

上述实施例中，基准电压校准电路中对基准电压V_REF的温度系数和电压绝对值同时进行校准，在其他实施例中也可以仅通过可变电阻20进行基准电压V_REF的温度系数校准，或仅通过参考电流产生电路30及校准电流产生电路40实现基准电压V_REF的电压绝对值校准，具体的校准电路和校准原理与上述实施例相同，此处不再进行赘述。

上技术方案可以看出，本发明具有以下有益效果：

本发明能够对基准电压V_REF的温度系数和电压绝对值进行校准，从而获得低温度系数、高电压精度的基准电压V_REF。

对于本领域技术人员而言，显然本发明不限于上述示范性实施例的细节，而且在不背离本发明的精神或基本特征的情况下，能够以其他的具体形式实现本发明。因此，无论从哪一点来看，均应将实施例看作是示范性的，而且是非限制性的，本发明的范围由所附权利要求而不是上述说明限定，因此旨在将落在权利要求的等同要件的含义和范围内的所有变化囊括在本发明内。不应将权利要求中的任何附图标记视为限制所涉及的权利要求。

此外，应当理解，虽然本说明书按照实施例加以描述，但并非每个实施例仅包含一个独立的技术方案，说明书的这种叙述方式仅仅是为清楚起见，本领域技术人员应当将说明书作为一个整体，各实施例中的技术方案也可以经适当组合，形成本领域技术人员可以理解的其他实施方式。

Claims (11)

1.一种基准电压校准电路，其特征在于，所述基准电压校准电路包括：

基准电压产生电路，包括用于产生基准电压V_REF的晶体管；

可变电阻，与基准电压产生电路相连，通过调节可变电阻的阻值R_DAC，以调节基准电压V_REF；

参考电流产生电路，接收所述基准电压产生电路产生的基准电压V_REF，并产生参考电流I_REF；

校准电流产生电路，与参考电流产生电路、基准电压产生电路及可变电阻相连，接收参考电流产生电路产生的参考电流I_REF，并产生校准电流I_TRIM，提供至基准电压产生电路以调节基准电压V_REF。

2.一种基准电压校准电路，其特征在于，包括可变电阻、第一运放、第一PMOS管、第二PMOS管、第一NMOS管、第二NMOS管、第三NMOS管、第一电阻、第二电阻、第三电阻、第四电阻、若干第一BJT、若干第二BJT、若干第三BJT及若干第四BJT，其中：

第一PMOS管的源极与电源电压相连，漏极与可变电阻的第一端相连，可变电阻的第二端与第一电阻的第一端相连，第二电阻的第一端与第一电阻的第二端相连，第二电阻的第二端与第四BJT的集电极和基极相连，第四BJT的发射极与第三BJT的集电极和基极相连，第三BJT的发射极与参考电位相连，其中，可变电阻的第一端用于输出基准电压V_REF；

第三电阻的第一端与电源电压相连，第二端与第二BJT的集电极相连，第二BJT的基极与第二电阻的第二端相连，发射极与第一NMOS管的漏极相连，第一NMOS管的源极与参考电位相连；

第四电阻的第一端与电源电压相连，第二端与第一BJT的集电极相连，第一BJT的基极与第二电阻的第一端相连，发射极与第二NMOS管的漏极相连，第二NMOS管的源极与参考电位相连，栅极与第一NMOS管的栅极相连；

第二PMOS管的源极与电源电压相连，栅极与第一PMOS管的栅极相连，漏极与栅极短接且与第三NMOS管的漏极相连，第三NMOS管的源极与参考电位相连；

第一运放的第一输入端与第一BJT的发射极相连，第二输入端与第二BJT的发射极相连，输出端与第一NMOS管的栅极、第二NMOS管的栅极及第三NMOS管的栅极分别相连；

所述第一运放、第一NMOS管、第二NMOS管、第三NMOS管构成一环路，且第一输入端的电压与第二输入端的电压相等；

所述第一PMOS管的漏极与基准电压输出节点相连。

3.根据权利要求2所述的基准电压校准电路，其特征在于，所述基准电压V_REF为：

其中，V_BE3和V_BE4为第三BJT和第四BJT基极-发射极电压，k为玻尔兹曼常数，T为热力学温度，q为电子电量，第一BJT和第二BJT具有相同的集电极电流，且个数比为1：j，第三BJT和第四BJT具有相同的集电极电流，且个数比为1:1，R₁、R₂分别为第一电阻、第二电阻的阻值，I_TRIM为校准电流，经由可变电阻的第二端流入基准电压产生电路。

4.根据权利要求1或2所述的基准电压校准电路，其特征在于，所述基准电压校准电路还包括参考电流产生电路，所述参考电流产生电路包括第二运放、第三PMOS管、第四PMOS管、第四NMOS管及第五电阻，其中：

第三PMOS管和第四PMOS管构成电流镜，第三PMOS管的源极和第四PMOS管的源极分别与电源电压相连，第三PMOS管的栅极和第四PMOS管的栅极相连；

第三PMOS管的漏极与第四NMOS管的漏极相连，第四NMOS管的栅极与第二运放的输出端相连，源极与第五电阻的第一端相连，第五电阻的第二端与参考电位相连；

第二运放的第一输入端与基准电压V_REF相连，第二输入端与第四NMOS管的源极相连，第四PMOS管的漏极输出参考电流I_REF。

5.根据权利要求1或2所述的基准电压校准电路，其特征在于，所述基准电压校准电路还包括校准电流产生电路，所述校准电流产生电路产生与参考电流I_REF成预设比例关系的校准电流I_TRIM，并提供至可变电阻。

6.根据权利要求5所述的基准电压校准电路，其特征在于，所述校准电流产生电路包括MOS管M0、MOS管M1～Mn及若干第一控制开关SW1～SWn，MOS管M0和MOS管M1～Mn分别构成n组电流镜，其中：

MOS管M0的漏极与参考电流I_REF相连，源极与参考电位相连，栅极与漏极相连；

MOS管M1～Mn的源极与参考电位相连，栅极与MOS管M0的栅极相连，漏极与第一控制开关SW1～SWn的第一端相连，第一控制开关SW1～SWn的第二端与校准电流输出节点相连。

7.根据权利要求6所述的基准电压校准电路，其特征在于，所述MOS管M0的宽长比为

所述MOS管Mn的宽长比为

其中，

为单元电流镜的宽长比，所述校准电流I_TRIM为处于导通状态下的第一控制开关所在支路的电流之和。

8.根据权利要求6所述的基准电压校准电路，其特征在于，所述校准电流产生单元还包括MOS管Mc0及MOS管Mc1～Mcn，MOS管Mc0和MOS管Mc1～Mcn分别构成n组电流镜，其中：

MOS管Mc0的漏极与参考电流I_REF相连，源极与MOS管M0的漏极相连；

MOS管Mc1～Mcn的源极分别与MOS管M1～Mn的漏极相连，栅极与MOS管Mc0的栅极相连，漏极分别与第一控制开关SW1～SWn的第一端相连。

9.根据权利要求1或2所述的基准电压校准电路，其特征在于，所述可变电阻包括若干串联设置的电阻Rd1～Rdn及分别并联于电阻Rd1～Rdn两端的第二控制开关SWC1～SWCn。

10.根据权利要求9所述的基准电压校准电路，其特征在于，所述电阻Rdn的阻值为：R_dn＝2^n-1*R，其中，R为单元电阻值；

可变电阻的阻值为处于关断状态下的第二控制开关所对应的电阻阻值之和。

11.一种基准电压校准方法，其特征在于，所述基准电压校准方法包括：

产生基准电压V_REF；

调节可变电阻的阻值R_DAC，校准基准电压V_REF的温度系数；

利用校准温度系数后的基准电压V_REF产生参考电流I_REF，并基于参考电流I_REF产生校准电流I_TRIM，校准基准电压V_REF的电压绝对值。

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