CN111427410B - 一种带隙基准电路 - Google Patents

Abstract

本申请实施例公开了一种带隙基准电路，包括核心电路、第一补偿电路和第二补偿电路，核心电路用于产生带隙参考电压，第一补偿电路用于利用MOS管在亚阈值区的温度特性产生第一补偿电流，以对带隙参考电压进行第一补偿，第二补偿电路用于利用两个双极型晶体管的BE结电压之差的特性产生第二补偿电流，以对带隙参考电压进行第二补偿，这样经过第一补偿电流和第二补偿电流，可以从不同角度对带隙参考电压进行补偿，从而有效补偿带隙参考电压中的高阶温度系数，使补偿后得到的带隙基准电压具有高温度范围、低温度系数、高精度的特性。

Description

一种带隙基准电路

技术领域

本申请涉及微电子技术领域，尤其涉及一种带隙基准电路。

背景技术

带隙基准电路(Bandgap Reference，BGR)是现代模拟集成电路、数模混合集成电路的重要模块，一般多用于数模转换器和模数转换器、移动设备电源管理系统以及射频电路领域。带隙基准电路发的性能特性直接影响整个电路的性能，这就要求提高带隙基准电路的性能特性。

参考图1所示，为传统的带隙基准电路的示意图，包括PMOS管M1、M2、M3，运算放大器OP1，双极型晶体管Q1、Q2，电阻R0、R2、R3、R4.该带隙基准电路利用双极型晶体管的基极和发射极之间的负温度系数电压与两个不同横截面双极型晶体管之间的正温度系数ΔV_be进行适量的加权，实现一阶温度补偿，从而得到一个与温度无关的基准电压V_ref。

其中，经过R₃的电流为I₁，经过I₀的电流为I₂，输出电压V_ref可以通过下式表示：

V_g0为在0K时的带隙电压值，V_be1(T_r)为在参考温度T_r下Q1的基极与发射极之间的电压值。η为与工艺决定的与温度无关的常数，α为双极型晶体管的集电极电流随温度变化的指数因子,K为波尔兹曼常数,q为电荷量,T为热力学温度，V_T＝KT/q，I_C1，I_C2和I_S2，I_S1分别为Q1和Q2的集电极电流和饱和电流，ΔV_be是两个双极型晶体管的基极-发射极电压的差值。

从上式可以看出，带隙参考电压随温度呈非线性变化，因此传统带隙基准电路只能输出温度系数比较大的基准电压，通常来说，在-40℃～125℃温度段内，其温度系数范围可以为20～100ppm/℃。然而，由于在高精度系统(比如信号处理系统、电池管理系统等)中，整个系统的性能受基准源的精度影响。传统带隙基准电路产生的电压源已不能满足现代模拟集成电路中系统级模块的精度需求。

发明内容

有鉴于此，本申请实施例提供了一种带隙基准电路，能够解决现有技术中传统带隙基准电路产生的电压源不能满足现代模拟集成电路中系统级模块的精度需求的问题，提供一种宽温度范围、低温度系数的带隙基准电路。

本申请实施例提供了一种带隙基准电路，包括：核心电路、第一补偿电路和第二补偿电路；

所述核心电路，用于产生带隙参考电压；

所述第一补偿电路，用于利用MOS管在亚阈值区的温度特性产生第一补偿电流，以对所述带隙参考电压进行第一补偿；

所述第二补偿电路，用于利用两个双极型晶体管的BE结电压之差的特性产生第二补偿电流，以对所述带隙参考电压进行第二补偿。

可选的，所述第二补偿电路包括：第一电流产生器、第二电流产生器、第一双极型晶体管、第二双极型晶体管；

所述第一双极性晶体管的集电极和基极连接，并通过所述第一电流产生器连接电源，所述第一双极型晶体管的发射极接地；所述第一电流产生器产生正温度特性电流；

所述第二双极性晶体管的集电极和基极连接，并通过所述第二电流产生器连接电源，所述第二双极型晶体管的发射极接地；

所述第一双极型晶体管的集电极和所述第二双极型晶体管的集电极之间产生第二补偿电压。

可选的，所述第二补偿电路，具体包括：第四NPN三极管、第十二PMOS管、第九电阻和第十电阻；

所述第四NPN三极管的发射极接地，所述第四NPN三极管的基极经所述第九电阻连接所述第一运算放大器的正输入端，所述第四NPN三极管的基极经所述第十电阻连接所述第一运算放大器的负输入端，所述第四NPN三极管的集电极连接所述第四NPN三极管的基极和所述第十二PMOS管的漏极；

所述第十二PMOS管的发射极连接电源，所述第十二PMOS管的栅极连接所述第二运算放大器的输出端。

可选的，所述第二补偿电路，还包括：第四运算放大器和第五运算放大器；

所述第四运算放大器的正输入端连接所述第四NPN三极管的集电极，所述第四运算放大器的负输入端连接所述第四运算放大器的输出端，所述第四运算放大器的输出端经所述第九电阻连接所述第一运算放大器的正输入端；

所述第五运算放大器的正输入端连接所述第四NPN三极管的集电极，所述第五运算放大器的负输入端连接所述第五运算放大器的输出端，所述第五运算放大器的输出端经所述第十电阻连接所述第一运算放大器的负输入端。

可选的，所述第一补偿电路，具体包括：高温段补偿模块和低温段补偿模块，所述第一补偿电流包括高温段补偿电流和低温段补偿电流；

所述高温段补偿模块，用于利用MOS管在亚阈值区的正温度特性产生高温段补偿电流，向所述核心电路输出所述高温段补偿电流；

所述低温段补偿模块，用于利用MOS管在亚阈值区的负温度特性产生低温段补偿电流，向所述核心电路输出所述低温段补偿电流。

可选的，所述高温段补偿模块和所述低温补偿模块包括：电流产生器、补偿电阻和NMOS管；所述高温段补偿模块中所述电流产生器用于产生正温度特性电流，所述低温段补偿模块中所述电流产生器用于产生负温度特性电流；

所述补偿电阻的一端通过所述电流产生器连接电源，所述补偿电阻的另一端接地，所述NMOS管的栅极连接在所述电流产生器和所述电阻之间，所述NMOS管的漏极接地，所述NMOS的源极输出所述第一补偿电流。

可选的，所述高温段补偿模块，具体包括：第三NPN三极管、第四PMOS管、第五PMOS管、第六PMOS管、第七PMOS管、第二运算放大器、第五电阻和第六电阻；

所述第三NPN三极管的发射极接地，所述第三NPN三极管的基极经所述第五电阻连接所述第四PMOS管的漏极和所述第二运算放大器的正输入端，所述第三NPN三极管的集电极连接所述第三NPN三极管的基极；

所述第二运算放大器的负输入端连接所述第二NPN三极管的基极，所述第二运算放大器的输出端连接所述第四PMOS管的栅极和所述第五PMOS管的栅极；

所述第四PMOS管的源极和所述第五PMOS管的源极连接电源；

所述第五PMOS管的漏极连接所述第六PMOS管的栅极和所述第七PMOS管的栅极，并经所述第六电阻接地；

所述第六PMOS管的漏极连接所述第一运算放大器的正输入端，所述第六PMOS管的源极接地；

所述第七PMOS管的漏极连接所述第一运算放大器的负输入端，所述第七PMOS管的源极接地。

可选的，所述低温段补偿模块，具体包括：第三运算放大器、第八PMOS管、第九PMOS管、第十PMOS管、第十一PMOS管、第七电阻和第八电阻；

所述第三运算放大器的正输入端连接所述第八PMOS管的漏极并经所述第七电阻接地，所述第三运算放大器的负输入端连接所述第一运算放大器的负输入端，所述第三运算放大器的输出端连接所述第八PMOS管的栅极和所述第九PMOS管的栅极；

所述第八PMOS管的源极和所述第九PMOS管的源极连接电源；

所述第九PMOS管的漏极经所述第八电阻接地并连接所述第十PMOS管的栅极和所述第十一PMOS管的栅极；

所述第十PMOS管的源极和所述第十一PMOS管的源极均接地；

所述第十PMOS管的漏极连接所述第一运算放大器的正输入端，所述第十一PMOS管的漏极连接所述第一运算放大器的负输入端。

可选的，所述核心电路，包括：第一NPN三极管、第二NPN三极管、第一运算放大器、第一PMOS管、第二PMOS管、第三PMOS管、第一电阻、第二电阻、第三电阻和第四电阻；

所述第一NPN三极管的发射极接地，所述第一NPN三极管的基极经所述第一电阻连接所述第一运算放大器的正输入端和所述第一PMOS管的漏极，所述第一NPN三极管的集电极相连所述第一NPN三极管的基极；

所述第二NPN三极管的发射极接地，所述第二NPN三极管的基极连接所述第一运算放大器的负输入端和所述第二PMOS管的漏极，所述第二NPN三极管的集电极相连所述第二NPN三极管的基极；

所述第一运算放大器的输出端连接所述第一PMOS管的栅极、所述第二PMOS管的栅极和所述第三PMOS管的栅极；

所述第二电阻连接在所述第一运算放大器的正输入端和地之间，所述第三电阻连接在所述第一运算放大器的负输入端和地之间；

所述第一PMOS管的源极、所述第二PMOS管的源极和所述第三PMOS管的源均连接电源；

所述第三PMOS管的漏极经输出端和所述第四电阻接地；

所述输出端，用于输出电压。

可选的，所述核心电路还包括：

第十三PMOS管、第十四PMOS管、第十五PMOS管；

所述第十三PMOS管连接在所述第一PMOS管和所述第一电阻之间，所述第十三PMOS管的源极连接所述第一PMOS管的漏极，所述第十三PMOS管的漏极连接所述第一电阻，所述第十三PMOS管的栅极连接所述第十四PMOS管的栅极；

所述第十四PMOS管连接在所述第二NPN三极管和所述第二NPN三极管之间，所述第十四PMOS管的源极连接所述第一PMOS管的漏极，所述第十三PMOS管的漏极连接所述第二NPN三极管的集电极，所述第十四PMOS管的栅极连接所述第十四PMOS管的漏极；

所述第十五PMOS管连接在所述第三PMOS管和所述输出端之间，所述第十五PMOS管的源极连接所述第三PMOS管的漏极，所述第十五PMOS管的漏极连接所述输出端，所述第十五PMOS管的栅极连接所述第十四PMOS管的栅极。

可选的，所述带隙基准电路还包括：第十六PMOS管和第十七PMOS管，以及第十八NMOS管、第十九NMOS管和第二十NMOS管；

所述第十六PMOS管、所述第十七PMOS管、所述第十八NMOS管、所述第十九NMOS管的源极和漏极依次连接；

所述第十六PMOS管和所述第二十NMOS管的源极连接电源VDD，所述第十六PMOS管和所述第十七PMOS管的栅极接地，所述第十八NMOS管的栅极和源极连接，所述第十九NMOS管的栅极和源极连接，所述第十七PMOS管的漏极连接所述第二十NMOS管的栅极，所述第二十NMOS管的漏极连接所述核心电路的输出端。

与现有技术相比，本申请至少具有以下优点：

本申请实施例提供了一种带隙基准电路，包括核心电路和补偿电路、第一补偿电路和第二补偿电路，核心电路用于产生带隙参考电压，第一补偿电路用于利用MOS管在亚阈值区的温度特性产生第一补偿电流，以对带隙参考电压进行第一补偿，第二补偿电路用于利用两个双极型晶体管的BE结电压之差的特性产生第二补偿电流，以对带隙参考电压进行第二补偿，这样经过第一补偿电流和第二补偿电流，可以从不同角度对带隙参考电压进行补偿，从而有效补偿带隙参考电压中的高阶温度系数，使补偿后得到的带隙基准电压具有高温度范围、低温度系数、高精度的特性，能够更好的满足现代模拟集成电路中系统级模块的精度需求。

附图说明

为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请中记载的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其它的附图。

图1为传统的带隙基准电路的示意图；

图2为本申请实施例提供的一种带隙基准电路的示意图；

图3为本申请实施例提供的对带隙参考电压的补偿示意图；

图4为本申请实施例中高温补偿电路或低温补偿电路的补偿原理示意图；

图5为本申请实施例提供的一种电流产生器的示意图；

图6为本申请实施例中第二补偿电路的工作原理示意图；

图7、8为本申请实施例提供的带隙基准电路的具体结构示意图；

图9、10、11为本申请实施例中带隙基准电路中的核心电路的示意图。

具体实施方式

为了使本技术领域的人员更好地理解本申请方案，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。

目前，可以利用具有负温度特性的BE结电压和具有正温度特性的ΔVbe，以适当的权重相加，进行一阶温度补偿，从而得到一个与温度无关的基准电压，基准电压V_ref可以参考公式(1)所示，其中，令V_ref＝V_ref1+V_ref2，

其中，

由公式(4)可知，V_ref1与温度的关系成线性关系，且存在正向和反向两部分；因此可以通过调整R₀和R₃的比值可以实现一阶温度补偿；由公式(5)可知，V_ref2受温度影响，随温度呈非线性变化，因此V_ref受V_ref2影响，随温度呈非线性变化，该高阶项因子影响带隙基准电路的温度系数特性。

因此，传统的带隙基准电路不能输出理想的、不受温度影响的电压值；只能做到实现一阶温度系数补偿，很难实现高阶温度系数的补偿；其温度系数通常比较大，一般都是20～100ppm/℃；因此其输出电压精度不高，以致传统带隙基准电路应用范围受限，如果应用于对精度要求高的系统中传统带隙基准电路作为基准电压源的效果会差很多，将极大的限制要求高精度的系统整体性能，不能满足现代模拟集成电路中系统级模块的精度需求。

为此，本申请实施例提供了一种带隙基准电路，包括核心电路、第一补偿电路和第二补偿电路，核心电路用于产生带隙参考电压，第一补偿电路用于利用MOS管在亚阈值区的温度特性产生第一补偿电流，以对带隙参考电压进行第一补偿，第二补偿电路用于利用两个双极型晶体管的BE结电压之差的特性产生第二补偿电流，以对带隙参考电压进行第二补偿，这样经过第一补偿电流和第二补偿电流，可以从不同角度对带隙参考电压进行补偿，从而有效补偿带隙参考电压中的高阶温度系数，使补偿后得到的带隙基准电压具有高温度范围、低温度系数、高精度的特性，能够更好的满足现代模拟集成电路中系统级模块的精度需求。

为了便于说明，以下结合附图，对本申请实施例提供的一种带隙基准电路进行详细说明。

参考图2所示，为本申请实施例提供的一种带隙基准电路的示意图，包括：核心电路200、第一补偿电路300和第二补偿电路400，当然，基准带隙电路还可以包括启动电路100。

其中，启动电路100用于保证核心电路200正常工作，启动电路100的输出端可以与核心电路200的输出端连接，使核心电路200的输出端始终输出高电平信号，而不置于零电位，避免整体电路中出现两个平衡点问题。启动电路100可以由多个MOS管构成。

核心电路200用于产生带隙参考电压V_ref，其利用双极型晶体管的基极和发射极之间的具有负温度特性的BE结电压，以及两个不同横截面双极型晶体管之间具有正温度特性的ΔV_be，以适当的权重相加，进行一阶温度补偿，从而得到一个与温度无关的基准电压，作为输出的带隙参考电压V_ref，带隙参考电压V_ref的公式可以参考公式(1)，带隙参考电压随温度的变化趋势可以参考图3所示，图3为本申请实施例提供的对带隙参考电压的补偿示意图。核心电路200的工作原理可以参考背景技术中的描述，其电路组成可以参考背景技术的描述，也可以是能够产生带隙参考电压V_ref的其他形式。

第一补偿电路300可以利用MOS管在亚阈值区的温度特征，产生第一补偿电流，并向核心电路200输出第一补偿电流，以对带隙参考电压V_ref进行第一补偿，其中第一补偿电路300可以包括高温段补偿电路和低温段补偿电路，分别提供高温段补偿电流I_H和低温段补偿电流I_L，第一补偿电路300向核心电路200输出高温段补偿电流I_H和低温段补偿电流I_L，对应产生高温段补偿电压V_H和低温段补偿电压V_L，实现对带隙参考电压V_ref的高温段补偿和低温段补偿。高温段补偿电压V_H和低温段补偿电压V_L随时间的变化趋势可以参考图3所示，带隙参考电压V_ref经过第一补偿电路300的第一补偿之后，得到的第一基准电压V′_ref可以参考图3所示。其中，第一补偿电路300的工作原理和电路组成可以参见后续说明。

第二补偿电路400可以利用两个双极型晶体管的BE结电压之差的特性产生第二补偿电流I_NL，向核心电路200输出第二补偿电流，产生第二补偿电压V_NL，以对带隙参考电压V_ref进行第二补偿，带隙参考电压V_ref经过第二补偿电路300的第二补偿之后，得到第三基准电压V″′_ref(图未示出)。第二补偿电压V_NL随时间的变化趋势可以参考图3所示，带隙参考电压V_ref在经过第一补偿和第二补偿后可以得到第二基准电压V″_ref，从图中可以看出，第二基准电压V″_ref相比于带隙参考电压V_ref以及第一基准电压V′_ref，其温度范围更高，温度系数更低，从而精度也更高，因此能够更好的满足现代模拟集成电路中系统级模块的精度需求。

需要说明的是，在第一补偿电路300和第二补偿电路400并未对带隙参考电压进行补偿时，核心电路200的输出端输出的是带隙参考电压V_ref；在仅第一补偿电路300对带隙参考电压V_ref进行第一补偿后，核心电路200的输出端输出的是第一基准电压V′_ref；在仅第二补偿电路400对带隙参考电压V_ref进行第二补偿后，核心电路200的输出端输出的是第三基准电压V″′_ref；在第一补偿电路300对带隙参考电压V_ref进行第一补偿，同时第二补偿电路400对带隙参考电压V_ref进行第二补偿，核心电路200的输出端输出的是第二基准电压V″_ref。

本申请实施例提供了一种带隙基准电路，包括核心电路、第一补偿电路和第二补偿电路，核心电路用于产生带隙参考电压，第一补偿电路用于利用MOS管在亚阈值区的温度特性产生第一补偿电流，以对带隙参考电压进行第一补偿，第二补偿电路用于利用两个双极型晶体管的BE结电压之差的特性产生第二补偿电流，以对带隙参考电压进行第二补偿，这样经过第一补偿电流和第二补偿电流，可以从不同角度对带隙参考电压进行补偿，从而有效补偿带隙参考电压中的高阶温度系数，使补偿后得到的带隙基准电压具有高温度范围、低温度系数、高精度的特性，能够更好的满足现代模拟集成电路中系统级模块的精度需求。

下面将结合附图，对第一补偿电路300和第二补偿电路400的工作原理进行介绍。

通常而言，MOS管的工作状态可以利用如下的电流公式表示：

其中，

其中，I为MOS管的源极和漏极之间的电流，V_T＝KT/q，H＝μ_nC_ox,n(η-1)，η为亚阈值斜率因子，μ_n为N型MOS管载流子的迁移率，C_ox,n为其栅氧化层电容，W和L分表表示MOS管的栅宽和栅长。

若V_DS≥0.1V，公式(7)可以简化为：

第一补偿电路可以为高温补偿电路和低温补偿电路，参考图4所示，为本申请实施例中高温补偿电路和低温补偿电路的补偿原理示意图，主要是利用MOS管工作在亚阈值区时漏电流和栅极电压的指数关系产生第一补偿电流。第一补偿电路可以包括电流产生器、补偿电阻、NMOS管，补偿电阻R的一端通过电流产生器连接电源VDD，补偿电阻R的另一端接地，NMOS管的栅极连接在电流产生器和电阻之间，NMOS管的漏极接地，NMOS的源极输出第一补偿电流I_补。其中，NMOS管阈值电压V_TH呈负温度特性，电阻R呈正温度特性，第一补偿电流I_补随I温度特性不同呈不特性曲线，具体的，当电流产生器产生的电流I具有正温度特性时I_补呈正温度特性，当I具有负温度特性时I_补呈负温度特性。

参考图4，可以得到I的具体公式如下：

V_GS＝I·R＝R₀(1+k₁T)·(I₀+k₀T) (10)

V_TH＝V_TH0-k₂T (11)

V_GS-V_TH＝B+CT+DT² (12)

其中，B＝R₀I₀-V_TH0，D＝R₀k₀k₁T²，F＝ηK/q，C＝R₀I₀k₁T+R₀k₀T+k₂T，

则，I随时间的变化可以通过下式表示：

由上可知：B＜0，则，

当

当

公式(15)和(16)可以分别表示第一补偿电路300在低温段和高温段的补偿趋势。由此可以看出，无论在高温段或低温段，第一补偿电路300的补偿趋势都呈指数形式，且只能保证在一定温度范围内实现较好的补偿，从而输出不受温度、工艺、电源电压影响的低温度系数基准电压，因此其补偿的温度范围较窄，通常有效补偿温度范围为-40℃～125℃，补偿后的温度系数比较低，但是偏离该温度段的温度系数变化比较大，具有一定的局限性。例如在-40℃～125℃的温度范围内温度系数能补偿到1ppm/℃～2ppm/℃，偏离该温度段时温度系数能达到9ppm/℃～20ppm/℃。

本申请实施例中，高温段补偿电路中，I_补为高温段补偿电流，I可以为与绝对温度成比例(Proportional To Absolute Temperature，PTAT)的正温度特性电流I_PTAT，即高温段补偿模块中电流产生器用于产生正温度特性电流I_PTAT，从而利用随温度变化电阻比值技术产生高阶正温度系数电压，从而得到第一补偿电流I_补。低温段补偿电路中，I_补为高温段补偿电流，I可以为与绝对温度成互补关系(Complementary To Absolute Temperature，CTAT)的负温度特性电流I_CTAT，即低温段补偿模块中电流产生器用于产生负温度特性电流I_CTAT，从而利用随温度变化电阻比值技术产生高阶负温度系数电压，从而得到第一补偿电流I_补。

以高温段补偿电路为例，电路中第一补偿电流I_补的公式如下：

V_GS＝I_PTATR， (17)

其中，I_PTAT的电流产生器的电路组成可以参考图5所示，当然也可以为能够产生正温度特性电流I_PTAT的其他形式。图5为本申请实施例提供的一种电流产生器的示意图，I_PTAT的电流产生器可以由PMOS管M10、M11、M7和NMOS管M9_1、M9、M8以及电阻R5组成，其中M10、M11、M7参数相同构成电流镜像，M9和M8参数不同产生ΔV_GS电压，M9_1作为自启动电路保证电流产生器的电路能够正常工作。其中M9、M8都工作于亚阈值区。

其中，M7、M10和M11的源极连接电源VDD，M7、M10、M11的栅极连接，M10的漏极、M10的栅极、M9的源极、源极M9_1的源极和源极M9_1的栅极均连接，M9的漏极通过电阻R5接地，M9_1的漏极连接M8和M9的栅极，M11的漏极和M8的栅极以及M8的源极连接，M8的漏极接地，M7的漏极输出I_M7作为电流产生器产生的电流I_PTAT。

参考图6所示，为本申请实施例中第二补偿电路的工作原理示意图。第二补偿电路300可以包括两个电流产生器和两个双极型晶体管Q3和Q4，其中，Q3和Q4的发射极接地，基极和集电极连接，Q3的集电极通过第一电流产生器连接电源VDD，Q4的集电极通过第二电流产生器连接电源VDD，第一电流产生器用于产生电流I₃，电流I₃可以为正温度特性电流，第二电流产生器用于产生电流I₄，Q3和Q4之间的电压差为第二补偿电压V_NL。

双极型晶体管(BJT)的工作状态可以利用如下公式表示：

其中，V_g0是在0K时的带隙电压值，V_be(T_r)为在参考温度T_r下基极与发射极之间的电压值。η，α分别是硅迁移率随温度变化的系数和集电极电流随温度变化的系数，K为波尔兹曼常数，q为电荷量，T为热力学温度，α为双极型晶体管的集电极电流随温度变化的指数因子。

V_NL为利用两个双极型晶体管的BE结电压之差ΔV_be的特性得到的，可以作为第二补偿电压，第二补偿电压具有较大的补偿温度范围。V_NL可以由第二补偿电流I_NL产生，将第二补偿电流I_NL输入核心电路200，产生的第二补偿电流I_NL可以对带隙参考电压V_ref进行第二补偿。第二补偿的温度范围较宽，在同时对带隙参考电压进行第一补偿和第二补偿后，第二补偿可以有效减缓第一补偿的指数补偿趋势，从而实现在更大温度范围的补偿。

下面结合具体的电路结构，对本申请实施例提供的带隙基准电路进行详细说明。其中，图7、图8为本申请实施例提供的带隙基准电路的具体结构示意图。

作为一种可能的实施方式，参考图7所示，启动电路100可以包括第十六PMOS管M16和第十七PMOS管M17，以及第十八NMOS管M18、第十九NMOS管M19和第二十NMOS管M20，上电时第二十NMOS管M20导通，给核心电路200注入电流，使核心电路200的输出端输出高电平，核心电路工作正常后，V_ref电压正常输出，第二十NMOS管M20管截止，启动结束。参考图7所示，第十六PMOS管M16、第十七PMOS管M17、第十八NMOS管M18、第十九NMOS管M19的源极和漏极依次连接，第十六PMOS管M16和第二十NMOS管M20的源极连接电源VDD，第十六PMOS管M16和第十七PMOS管M17的栅极接地，第十八NMOS管M18和第十九NMOS管M19的栅极分别和自身的源极连接，第十七PMOS管M17的漏极连接第二十NMOS管M20的栅极，第二十NMOS管M20的漏极连接核心电路200的输出端。

需要说明的是，本申请实施例中，不同的图之间使用不同的标号系统，因此不同的图中同一标号的器件不一定是同一器件，而同一图中不同的标号表示不同器件，相同标号表示相同器件，详见对各个附图的说明。例如，图7和图8中具有相同的启动电路，但是其标号略有差异，此时，以同一示意图中的整体连接结构为准。参考图8所示，启动电路100可以包括PMOS管M15和M16，以及NMOS管M17、M18和M19，其中，M15、M16、M17、M18的源极和漏极依次连接，M15和M19的源极连接电源VDD，M15和M16的栅极接地，M17和M18的栅极分别和自身的源极连接，M16的漏极连接M19的栅极，M19的漏极连接核心电路200的输出端。

本申请实施例中，核心电路200可以参考图1，以及图7-图11所示，其中，图9、10、11为本申请实施例中带隙基准电路中的核心电路的示意图，在图7中，核心电路200可以包括第一NPN三极管Q1、第二NPN三极管Q2、第一运算放大器OP1、第一PMOS管M1、第二PMOS管M2、第三PMOS管M3、第一电阻R1、第二电阻R2、第三电阻R3和第四电阻R4；

第一NPN三极管Q1的发射极接地，第一NPN三极管Q1的基极经第一电阻R1连接第一运算放大器OP1的正输入端和第一PMOS管M1的漏极，第一NPN三极管Q1的集电极相连第一NPN三极管Q1的基极；

第二NPN三极管Q2的发射极接地，第二NPN三极管Q2的基极连接第一运算放大器OP1的负输入端和第二PMOS管M2的漏极，第二NPN三极管Q2的集电极相连第二NPN三极管M2的基极；

第一运算放大器OP1的输出端连接第一PMOS管M1的栅极、第二PMOS管M2的栅极和第三PMOS管M3的栅极；

第二电阻R2连接在第一运算放大器OP1的正输入端和地GND之间，第三电阻R3连接在第一运算放大器OP1的负输入端和地GND之间；

第一PMOS管的源极M1、第二PMOS管M2的源极和第三PMOS管N3的源均连接电源VDD；

第三PMOS管M3的漏极经输出端和第四电阻R4接地；

输出端，用于输出电压。

当然，核心电路也可以不包括与Q1并联的R1，以及与Q2和R0并联的R1，从而形成其他结构，参考图9和图10所示的结构。参考图9和图10所示，第四电阻R2还可以通过Q3接地，其中Q3的集电极和基极与第四电阻R2连接，Q3的发射极接地。参考图11所示，第四电阻R2还可以与电容并联。

本申请实施例中，参考图7所示，核心电路还可以包括第十三PMOS管M13、第十四PMOS管M14、第十五PMOS管M15，用于提高PSR(电源抑制)，避免电源电压对输出的干扰，其尺寸越大PSR性能越好。其中第十三PMOS管M13可以串联在第一PMOS管M1和第一电阻R1之间，具体的，第十三PMOS管M13的源极可以连接第一PMOS管M1的漏极，第十三PMOS管M13的漏极可以连接第一电阻R1，第十三PMOS管M13的栅极连接第十四PMOS管M14的栅极；第十四PMOS管M14可以串联在第二PMOS管M2和第二NPN三极管Q2之间，第十四PMOS管M14的源极可以连接第二PMOS管M2的漏极，第十四PMOS管M14的漏极可以连接第二NPN三极管Q2的集电极，第十四PMOS管M14的栅极连接第十四PMOS管M14的漏极；第十五PMOS管M15可以串联在第三PMOS管M3和R4之间，第十五PMOS管M15的源极连接第三PMOS管M3的漏极，第十五PMOS管M15的漏极经输出端和R4连接，第十五PMOS管M15的栅极连接第十四PMOS管M14的栅极。

本申请实施例中，第一补偿电路300可以包括高温段补偿电路301和低温段补偿电路302。其中，高温段补偿电路301可以利用MOS管的亚阈值工作状态，产生高温段补偿电流，具体的，高温段补偿电路301可以产生具有正温度特性的电流，从而产生正温度特征补偿电流作为高温段补偿电流；低温段补偿电路302可以利用MOS管的亚阈值工作状态，产生低温段补偿电流，具体的，低温段补偿电流302可以产生具有负温度特性的电流，从而产生负温度特性补偿电流作为低温段补偿电流。

作为一种可能的实施方式，参考图7所示，高温段补偿电路301可以包括：第三NPN三极管Q3、第四PMOS管M4、第五PMOS管M5、第六PMOS管M6、第七PMOS管M7、第二运算放大器OP2、第五电阻R5和第六电阻R6；

第三NPN三极管Q3的发射极接地，第三NPN三极管Q3的基极经第五电阻R5连接第四PMOS管M4的漏极和第二运算放大器OP2的正输入端，第三NPN三极管Q3的集电极连接第三NPN三极管Q3的基极；

第二运算放大器OP2的负输入端连接第二NPN三极管Q2的基极，第二运算放大器OP2的输出端连接第四PMOS管M4的栅极和第五PMOS管M5的栅极；

第四PMOS管M4的源极和第五PMOS管M5的源极连接电源VDD；

第五PMOS管M5的漏极连接第六PMOS管M6的栅极和第七PMOS管M7的栅极，并经第六电阻R6接地；

第六PMOS管M6的漏极连接第一运算放大器OP1的正输入端，第六PMOS管M6的源极接地GND；

第七PMOS管M7的漏极连接第一运算放大器OP1的负输入端，第七PMOS管M7的源极接地GND。其中，M6和M7的参数一致。

M4和M5具有相同的宽长比，流过它们的电流相等，可表示为：

ΔV_Q2,3＝V_Q2-V_Q3＝I_PTATR₅ (22)

根据公式(15)可知当流经M6管和M7管电流具有正温度特性时，产生的正温度特性曲率补偿电流可以表示为：

为M7管的宽长比，η＝ε_n为亚阈值斜率，V_Q2、V_Q3分别为Q2和Q3管的基极和发射极间的电压；I_PTAT为正温度系数电流，V_TH表示阈值电压，H为工艺参数，与迁移率和栅氧电容相关。

作为另一种可能的实现方式，参考图8所示，高温段补偿电路可以包括PMOS管M7A、M7B、M10、M11，NMOS管M4A、M4B、M8、M9_1、M9，以及R4A、R4B、R5，其中，M7A、M7B、M10、M11、M8、M9_1、M9构成电流产生器，生成I_PTAT。具体的，M7A、M7B、M10、M11、M9_1的栅极连接，并与第二补偿电路400的M26的栅极连接，M7A的漏极连接M4A的栅极，M4A的源极连接核心电路200中OP的正输入端，M4A的漏极接地，M7A的漏极通过R4A接地，M7B的漏极连接M4B的栅极，M4B的源极连接核心电路200中OP的负输入端，M4B的漏极接地，M7B的漏极通过R4B接地，M10的漏极、M10的栅极、M9的源极、源极M9_1的源极和源极M9_1的栅极均连接，M9的漏极通过电阻R5接地，M9_1的漏极连接M8和M9的栅极，M11的漏极和M8的栅极以及M8的源极连接，M8的漏极接地。

作为一种可能的实现方式，参考图7所示，低温度补偿电路具体包括：第三运算放大器OP3、第八PMOS管M8、第九PMOS管M9、第十PMOS管M10、第十一PMOS管M11、第七电阻R7和第八电阻R8；

第三运算放大器OP3的正输入端连接第八PMOS管M8的漏极并经第七电阻R7接地，第三运算放大器OP3的负输入端连接第一运算放大器OP1的负输入端，第三运算放大器OP3的输出端连接第八PMOS管M8的栅极和第九PMOS管M9的栅极；

第八PMOS管M8的源极和第九PMOS管M9的源极连接电源VDD；

第九PMOS管M9的漏极经第八电阻R8接地并连接第十PMOS管M10的栅极和第十一PMOS管M11的栅极；

第十PMOS管M10的源极和第十一PMOS管M11的源极均接地GND；

第十PMOS管M10的漏极连接第一运算放大器OP1的正输入端，第十一PMOS管M11的漏极连接第一运算放大器OP1的负输入端。其中，M10和M11的参数一致。

与高温段补偿电路类似，流经M10管和M11管电流具有负温度特性时，产生的负温度特性曲率补偿电流可以表示为：

为M10管的宽长比，η＝ε_n为亚阈值斜率，V_Q2为Q2管的基极和发射极间的电压，I_CTAT为负温度系数电流，V_TH表示阈值电压，H为工艺参数，与迁移率和栅氧电容相关。

经过第一补偿电路带隙参考电压V_ref进行第二补偿，图7所示的电路结构中，得到的第一基准电压V′_ref可以表示为：

作为另一种可能的实施方式，参考图8所示，低温补偿电路可以包括PMOS管M22、M23、M24A、M24B，MMOS管M20、M21、M25A、M25B，以及电阻R6、R7A和R7B，其中，M22、M23、M24A、M24B的源极连接电源VDD，M22的漏极连接M20的源极，M20的漏极接地，M23的栅极、M22的栅极、M24B的栅极、M24A的栅极连接，M23的栅极与M23的漏极连接，M23的漏极连接M21的源极，M21的栅极连接M22的漏极，M21的漏极连接M20的栅极，且通过R6接地，M24B的漏极通过R7B接地，M24B的漏极与M25B的栅极连接，M25B的源极与核心电路200中的OP的负输入端连接，M25B的漏极接地，M24A的漏极通过R7A接地，M24A的漏极与M25A的栅极连接，M25A的源极与核心电路200中的OP的正输入端连接，M25A的漏极接地。

本申请实施例中，第二补偿电路400，具体用于利用两个双极型晶体管的BE结电压之差的特性产生第二补偿电流I_NL，向核心电路200输出第二补偿电流，产生第二补偿电压V_NL，以对带隙参考电压V_ref进行第二补偿。

作为一种可能的实施方式，参考图7所示，第二补偿电路具体包括：第四NPN三极管Q4、第十二PMOS管M12、第九电阻R9和第十电阻R10；其中，R9和R10的参数可以一致；

第四NPN三极管Q4的发射极接地GND，第四NPN三极管Q4的基极经第九电阻R9连接第一运算放大器OP1的正输入端，第四NPN三极管Q4的基极经第十电阻R10连接第一运算放大器OP1的负输入端，第四NPN三极管Q4的集电极连接第四NPN三极管Q4的基极和第十二PMOS管M12的漏极；

第十二PMOS管M12的发射极连接电源VDD，第十二PMOS管M12的栅极连接第一补偿电路中的第二运算放大器OP2的输出端。

作为另一种可能的实现方式，参考图8所示，第二补偿电路400可以包括第十二PMOS管M26，第四NPN三极管Q4，以及两个相同的第九电阻和第十电阻R8，其中M26的源极可以连接电源VDD，M26的栅极可以连接高温段补偿电路中的M7A，M26的漏极可以连接Q4的集电极，M26的漏极可以通过其中一个R8连接核心电路中OP的负输入端，M26的漏极可以通过另一个R8连接核心电路中OP的正输入端，Q4的基极与Q4的集电极连接，Q4的发射极接地。

在一些可能的实现方式中，第二补偿电路400，还包括：第四运算放大器OP4和第五运算放大器OP5，参考图7所示。

其中，第四运算放大器OP4的正输入端连接第四NPN三极管Q4的集电极，第四运算放大器OP4的负输入端连接第四运算放大器OP4的输出端，第四运算放大器OP4的输出端经第九电阻R9连接第一运算放大器OP1的正输入端；

第五运算放大器OP5的正输入端连接第四NPN三极管Q4的集电极，第五运算放大器OP5的负输入端连接第五运算放大器OP5的输出端，第五运算放大器OP5的输出端经第十电阻R10连接第一运算放大器OP1的负输入端。

结合公式(21)的第二补偿电流可以表示为：

ΔV_Q2,4＝V_Q2-V_Q4＝I_NLR₉＝I_NLR₁₀ (28)

由上述可知，图7所示的电路结构中，经过两次曲率补偿后的第二基准电压V″_ref可以表示为：

也就是说，第一补偿电流叠加到R₄上的电压值可以作为第一补偿电压，第二补偿电流叠加到R₄上的电压值可以作为第二补偿电压，第一补偿电压和第二补偿电压以及基准参考电压在一定程度上可以相互抵消，因此可以实现高阶项的消除。

通过上式(30)可知，通过选择合适M6和M10的宽长比以及R1，R5，R7，R6，R8，R9的电阻值，在第一补偿的基础上进行第二补偿，从而实现带隙基准电压源在宽温度范围内具有较低的温度系数，其中，第二补偿电路400可以进行第一补偿电路300无法显著有效补偿的温度段的电压补偿。

本申请的发明人经过实际测试，当电源电压为3.3V时，核心电路输出的基准参考电压为1.32437V，在-40℃～125℃温度范围内，基准参考电压的电压值变化1.16mV，温度系数为5.3ppm/℃；在-50℃～140℃温度范围内，基准参考电压值变化为1.47mV，温度系数为5.86ppm/℃。

在利用第一补偿电路300进行补偿后，输出的第一基准电压为1.32439V；在-40℃～125℃温度范围内，第一基准电压的电压值变化0.42mV，温度系数为1.9ppm/℃；在-50℃～140℃温度范围内，第一基准电压的电压值变化1.67mV，温度系数为6.64ppm/℃。

在利用第二补偿电路400进行补偿后，输出的第二基准电压为1.329881V；在-50℃～140℃温度范围内，第二基准电压值变化为0.456mV，温度系数为1.8ppm/℃。可以看出，本电路能实现宽温度范围低温度系数电压输出。

需要说明的是，以上说明均为示例性说明，不应该构成对本申请的限定。实际上，本领域技术人员可以基于本申请的思路设计其他的电路连接，其均应该在本申请的保护范围之内。

应当理解，在本申请中，“至少一个(项)”是指一个或者多个，“多个”是指两个或两个以上。“和/或”，用于描述关联对象的关联关系，表示可以存在三种关系，例如，“A和/或B”可以表示：只存在A，只存在B以及同时存在A和B三种情况，其中A，B可以是单数或者复数。字符“/”一般表示前后关联对象是一种“或”的关系。“以下至少一项(个)”或其类似表达，是指这些项中的任意组合，包括单项(个)或复数项(个)的任意组合。例如，a，b或c中的至少一项(个)，可以表示：a，b，c，“a和b”，“a和c”，“b和c”，或“a和b和c”，其中a，b，c可以是单个，也可以是多个。

还需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。

以上所述，仅是本申请的较佳实施例而已，并非对本申请作任何形式上的限制。虽然本申请已以较佳实施例揭露如上，然而并非用以限定本申请。任何熟悉本领域的技术人员，在不脱离本申请技术方案范围情况下，都可利用上述揭示的方法和技术内容对本申请技术方案做出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本申请技术方案的内容，依据本申请的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本申请技术方案保护的范围内。

Claims (9)

1.一种带隙基准电路，其特征在于，包括：核心电路、第一补偿电路和第二补偿电路；

所述核心电路，用于产生带隙参考电压；所述核心电路包括第一运算放大器；

所述第一补偿电路，用于利用MOS管在亚阈值区的温度特性产生第一补偿电流，以对所述带隙参考电压进行第一补偿；所述第一补偿电路包括高温段补偿模块，所述高温段补偿模块包括第二运算放大器；

所述第二补偿电路，用于利用两个双极型晶体管的BE结电压之差的特性产生第二补偿电流，以对所述带隙参考电压进行第二补偿；所述第二补偿电路，包括：第四NPN三极管、第十二PMOS管、第九电阻和第十电阻；所述第四NPN三极管的发射极接地，所述第四NPN三极管的基极经所述第九电阻连接所述第一运算放大器的正输入端，所述第四NPN三极管的基极经所述第十电阻连接所述第一运算放大器的负输入端，所述第四NPN三极管的集电极连接所述第四NPN三极管的基极和所述第十二PMOS管的漏极；所述第十二PMOS管的发射极连接电源，所述第十二PMOS管的栅极连接所述第二运算放大器的输出端。

2.根据权利要求1所述的带隙基准电路，其特征在于，所述第二补偿电路，还包括：第四运算放大器和第五运算放大器；

所述第四运算放大器的正输入端连接所述第四NPN三极管的集电极，所述第四运算放大器的负输入端连接所述第四运算放大器的输出端，所述第四运算放大器的输出端经所述第九电阻连接所述第一运算放大器的正输入端；

所述第五运算放大器的正输入端连接所述第四NPN三极管的集电极，所述第五运算放大器的负输入端连接所述第五运算放大器的输出端，所述第五运算放大器的输出端经所述第十电阻连接所述第一运算放大器的负输入端。

3.根据权利要求1-2任意一项所述的带隙基准电路，其特征在于，所述第一补偿电路包括低温段补偿模块，所述第一补偿电流包括高温段补偿电流和低温段补偿电流；

所述高温段补偿模块，用于利用MOS管在亚阈值区的正温度特性产生高温段补偿电流，向所述核心电路输出所述高温段补偿电流；

所述低温段补偿模块，用于利用MOS管在亚阈值区的负温度特性产生低温段补偿电流，向所述核心电路输出所述低温段补偿电流。

4.根据权利要求3所述的带隙基准电路，其特征在于，所述高温段补偿模块和所述低温段 补偿模块包括：电流产生器、补偿电阻和NMOS管；所述高温段补偿模块中所述电流产生器用于产生正温度特性电流，所述低温段补偿模块中所述电流产生器用于产生负温度特性电流；

所述补偿电阻的一端通过所述电流产生器连接电源，所述补偿电阻的另一端接地，所述NMOS管的栅极连接在所述电流产生器和所述电阻之间，所述NMOS管的漏极接地，所述NMOS的源极输出所述第一补偿电流。

5.根据权利要求3所述的带隙基准电路，其特征在于，所述高温段补偿模块，具体包括：第三NPN三极管、第四PMOS管、第五PMOS管、第六PMOS管、第七PMOS管、第五电阻和第六电阻；所述核心电路包括第二NPN三极管；

所述第三NPN三极管的发射极接地，所述第三NPN三极管的基极经所述第五电阻连接所述第四PMOS管的漏极和所述第二运算放大器的正输入端，所述第三NPN三极管的集电极连接所述第三NPN三极管的基极；

所述第二运算放大器的负输入端连接所述第二NPN三极管的基极，所述第二运算放大器的输出端连接所述第四PMOS管的栅极和所述第五PMOS管的栅极；

所述第四PMOS管的源极和所述第五PMOS管的源极连接电源；

所述第五PMOS管的漏极连接所述第六PMOS管的栅极和所述第七PMOS管的栅极，并经所述第六电阻接地；

所述第六PMOS管的漏极连接所述第一运算放大器的正输入端，所述第六PMOS管的源极接地；

所述第七PMOS管的漏极连接所述第一运算放大器的负输入端，所述第七PMOS管的源极接地。

6.根据权利要求3所述的带隙基准电路，其特征在于，所述低温段补偿模块，具体包括：第三运算放大器、第八PMOS管、第九PMOS管、第十PMOS管、第十一PMOS管、第七电阻和第八电阻；

所述第三运算放大器的正输入端连接所述第八PMOS管的漏极并经所述第七电阻接地，所述第三运算放大器的负输入端连接所述第一运算放大器的负输入端，所述第三运算放大器的输出端连接所述第八PMOS管的栅极和所述第九PMOS管的栅极；

所述第八PMOS管的源极和所述第九PMOS管的源极连接电源；

所述第九PMOS管的漏极经所述第八电阻接地并连接所述第十PMOS管的栅极和所述第十一PMOS管的栅极；

所述第十PMOS管的源极和所述第十一PMOS管的源极均接地；

所述第十PMOS管的漏极连接所述第一运算放大器的正输入端，所述第十一PMOS管的漏极连接所述第一运算放大器的负输入端。

7.根据权利要求1-2任意一项所述的带隙基准电路，其特征在于，所述核心电路，包括：第一NPN三极管、第二NPN三极管、第一PMOS管、第二PMOS管、第三PMOS管、第一电阻、第二电阻、第三电阻和第四电阻；

所述第一NPN三极管的发射极接地，所述第一NPN三极管的基极经所述第一电阻连接所述第一运算放大器的正输入端和所述第一PMOS管的漏极，所述第一NPN三极管的集电极相连所述第一NPN三极管的基极；

所述第二NPN三极管的发射极接地，所述第二NPN三极管的基极连接所述第一运算放大器的负输入端和所述第二PMOS管的漏极，所述第二NPN三极管的集电极相连所述第二NPN三极管的基极；

所述第一运算放大器的输出端连接所述第一PMOS管的栅极、所述第二PMOS管的栅极和所述第三PMOS管的栅极；

所述第二电阻连接在所述第一运算放大器的正输入端和地之间，所述第三电阻连接在所述第一运算放大器的负输入端和地之间；

所述第一PMOS管的源极、所述第二PMOS管的源极和所述第三PMOS管的源均连接电源；

所述第三PMOS管的漏极经输出端和所述第四电阻接地；

所述输出端，用于输出电压。

8.根据权利要求7所述的带隙基准电路，其特征在于，所述核心电路还包括：

第十三PMOS管、第十四PMOS管、第十五PMOS管；

所述第十三PMOS管连接在所述第一PMOS管和所述第一电阻之间，所述第十三PMOS管的源极连接所述第一PMOS管的漏极，所述第十三PMOS管的漏极连接所述第一电阻，所述第十三PMOS管的栅极连接所述第十四PMOS管的栅极；

所述第十四PMOS管连接在所述第二NPN三极管和所述第二NPN三极管之间，所述第十四PMOS管的源极连接所述第一PMOS管的漏极，所述第十三PMOS管的漏极连接所述第二NPN三极管的集电极，所述第十四PMOS管的栅极连接所述第十四PMOS管的漏极；

所述第十五PMOS管连接在所述第三PMOS管和所述输出端之间，所述第十五PMOS管的源极连接所述第三PMOS管的漏极，所述第十五PMOS管的漏极连接所述输出端，所述第十五PMOS管的栅极连接所述第十四PMOS管的栅极。

9.根据权利要求1-2任意一项所述的带隙基准电路，其特征在于，还包括：第十六PMOS管和第十七PMOS管，以及第十八NMOS管、第十九NMOS管和第二十NMOS管；

所述第十六PMOS管、所述第十七PMOS管、所述第十八NMOS管、所述第十九NMOS管的源极和漏极依次连接；

所述第十六PMOS管和所述第二十NMOS管的源极连接电源VDD，所述第十六PMOS管和所述第十七PMOS管的栅极接地，所述第十八NMOS管的栅极和源极连接，所述第十九NMOS管的栅极和源极连接，所述第十七PMOS管的漏极连接所述第二十NMOS管的栅极，所述第二十NMOS管的漏极连接所述核心电路的输出端。

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