CN116504719A - 半导体结构及其形成方法 - Google Patents

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Abstract

本公开实施例提供一种半导体结构及其形成方法，形成方法包括：提供衬底，所述衬底内具有隔离结构，所述隔离结构的表面露出所述衬底，所述隔离结构包括相邻接的第一隔离结构以及第二隔离结构；形成保护层，所述保护层覆盖所述衬底表面以及所述隔离结构表面；去除位于所述第二隔离结构表面的所述保护层以及部分厚度的第二隔离结构，使得所述第一隔离结构顶面与所述第二隔离结构顶面的高度差在预设范围内。本公开实施例通过形成保护层，去除部分厚度的第二隔离结构，使第一隔离结构与第二隔离结构顶面的高度差在预设范围内，降低第一区域的器件与第二区域的器件的失配程度，并且增大形成后续结构时的工艺窗口。

Description

半导体结构及其形成方法
技术领域
本公开实施例涉及半导体技术领域，特别涉及一种半导体结构及其形成方法。
背景技术
随着半导体技术的飞速发展，为了使半导体器件满足运算速度更快、数据存储量更大以及功能更多的要求，半导体器件的集成度也越来越高，所以在衬底上集成不同的器件的制造工艺已经广泛的应用于半导体器件的加工过程中。
通常情况下，为了防止这些相邻的器件发生短路的现象，相邻的器件间设置有具有电性隔离作用的隔离结构。
目前，在对集成了多个器件的半导体结构的加工过程中，由于不同器件的加工工艺不同，导致器件之间的隔离结构表面产生了高度差。
发明内容
本公开实施例提供一种半导体结构及其形成方法，至少有利于改善隔离结构表面产生的高度差。
本公开实施例一方面提供一种半导体结构的形成方法，包括：提供衬底，所述衬底内具有隔离结构，所述隔离结构的表面露出所述衬底，所述隔离结构包括相邻接的第一隔离结构以及第二隔离结构；形成保护层，所述保护层覆盖所述衬底表面以及所述隔离结构表面；去除位于所述第二隔离结构表面的所述保护层以及部分厚度的第二隔离结构，使得所述第一隔离结构顶面与所述第二隔离结构顶面的高度差在预设范围内。
在一些实施例中，所述形成保护层的步骤包括：形成第一掩膜层以及第二掩膜层，所述第一掩膜层覆盖所述衬底部分表面以及所述隔离结构部分表面；所述第二掩模层覆盖所述衬底表面以及所述隔离结构表面，并且第二掩模层位于所述第一掩膜层之上。
在一些实施例中，在去除位于所述第二隔离结构表面的所述保护层以及部分厚度的所述第二隔离结构之前，还包括：采用第一刻蚀工艺，去除位于所述第一隔离结构表面以及与所述第一隔离结构相邻接的所述衬底表面的所述第一掩膜层，且所述第一刻蚀工艺还刻蚀部分厚度的所述第一隔离结构。
在一些实施例中，所述去除位于所述第二隔离结构表面的所述保护层以及部分厚度的所述第二隔离结构，包括：采用第二刻蚀工艺，去除所述第二隔离结构表面以及与所述第二隔离结构相邻接的所述衬底表面的所述第一掩膜层以及第二掩膜层，所述第二刻蚀工艺还刻蚀部分厚度的所述第二隔离结构，且刻蚀后所述第一隔离结构厚度与所述第二隔离结构厚度之差在预设范围内。
在一些实施例中，所述第一刻蚀工艺的工艺参数与所述第二刻蚀工艺的工艺参数不同。
在一些实施例中，形成所述保护层的步骤还包括：在进行所述第一刻蚀工艺之后，形成所述第二掩膜层，所述第二掩膜层位于剩余所述第一掩膜层表面、所述第一隔离结构表面以及与所述第一隔离结构相邻接的所述衬底上。
在一些实施例中，所述去除位于所述第二隔离结构表面的所述保护层以及部分厚度的所述第二隔离结构，还包括：去除剩余所述第一掩膜层表面的所述第二掩膜层。
在一些实施例中，所述第二掩膜层的厚度为30A～100A。
在一些实施例中，采用灰化工艺，去除剩余第一掩膜层表面的所述第二掩膜层。
在一些实施例中，在去除剩余所述第一掩膜层表面的所述第二掩膜层以及剩余所述第一掩膜层后，还包括：采用不含氧的灰化工艺，去除所述第一隔离结构表面以及与所述第一隔离结构相邻接的所述衬底上的所述第二掩膜层。
在一些实施例中，所述第二掩膜层的材料包括旋涂碳硬掩膜材料，且所述灰化工艺的气体包括氢气。
在一些实施例中，所述形成方法还包括：在进行所述第一刻蚀工艺之前，形成第一光刻胶层，所述第一光刻胶层位于所述第二隔离结构以及与所述第二隔离结构相邻接的所述衬底上的所述第一掩膜层表面；在进行所述第二刻蚀工艺之前，形成第二光刻胶层，所述第二光刻胶层位于所述第一隔离结构以及与所述第一隔离结构相邻接的所述衬底上的所述第二掩膜层表面。
在一些实施例中，所述第一光刻胶层与所述第二光刻胶层中的一者的材料为正胶，所述第一光刻胶层与所述第二光刻胶层中的另一者的材料为负胶；且采用同一个光罩进行曝光处理，以分别形成所述第一光刻胶层和所述第二光刻胶层。
在一些实施例中，还包括：采用选择性外延工艺，在与所述第一隔离结构相邻接的所述衬底表面形成功能层。
在一些实施例中，所述功能层的材料包括锗化硅或者金属氧化材料。
在一些实施例中，所述隔离结构的材料包括氧化硅；所述保护层的材料包括氧化硅、氮化硅、旋涂碳硬掩膜材料或氮化钛。
在一些实施例中，与所述第一隔离结构相邻接的所述衬底为PMOS区域，与所述第二隔离结构相邻接的所述衬底为NMOS区域。
在一些实施例中，所述第一掩膜层覆盖所述衬底部分表面以及所述隔离结构部分表面；其中所述衬底部分表面为NMOS区域表面；所述隔离结构部分表面为第二隔离结构表面。
本公开实施例另一方面还提供一种半导体结构，包括：衬底，所述衬底内具有隔离结构，所述隔离结构的表面露出所述衬底，所述隔离结构包括相邻接的第一隔离结构以及第二隔离结构；所述第一隔离结构顶面与所述第二隔离结构顶面的高度差在预设范围内。
在一些实施例中，所述衬底还具有功能层，所述功能层位于与所述第一隔离结构相邻接的所述衬底表面。
在一些实施例中，与所述第一隔离结构相邻接的所述衬底为PMOS区域，与所述第二隔离结构相邻接的所述衬底为NMOS区域。
本公开实施例提供的技术方案至少具有以下优点：
通过在衬底以及隔离结构表面形成保护层，进而去除位于第二隔离结构表面的保护层以及部分厚度的第二隔离结构，使第一隔离结构表面与第二隔离结构表面的高度差在预设范围内，保证隔离结构表面平齐或降低高度差，增大了形成后续结构时的工艺窗口，并且降低了衬底上形成的器件的之间的差异。
附图说明
一个或多个实施例通过与之对应的附图中的图片进行示例性说明，这些示例性说明并不构成对实施例的限定，除非有特别申明，附图中的图不构成比例限制；为了更清楚地说明本公开实施例或传统技术中的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1至图2为本公开一实施例提供的隔离结构高度差形成过程的示意图；
图3至图14为本公开一实施例提供的半导体结构的形成方法各步骤对应的结构示意图；
图15为本公开一实施例提供的半导体结构示意图。
具体实施方式
由背景技术可知，由于不同器件的加工工艺不同，导致器件之间的隔离结构表面产生了高度差。
图1至图2为一种隔离结构高度差形成过程的示意图。参考图1至图2，在器件的加工过程中，通常需要单独加一张光罩，开出衬底100上的部分区域，以对衬底100的部分区域进行加工，开出部分衬底100区域时，在衬底100以及隔离结构200表面形成掩膜层111，在光刻胶112的保护下，去除部分衬底100区域表面的掩膜层111。去除掩膜层111时，会对掩膜层111下的隔离结构200进行消耗，而剩余的隔离结构200由于有光刻胶的阻挡，隔离结构200保有原本的高度，导致第一隔离结构201表面与第二隔离结构201表面产生了高度差。
本公开实施例提供了一种半导体结构的形成方法，半导体结构的衬底具有露出衬底表面的隔离结构，通过在衬底以及隔离结构表面形成保护层，对部分隔离结构进行去除，使隔离结构表面平齐或者使隔离结构表面具有预设高度的高度差。这种半导体结构的形成方法可使与隔离结构相邻接的衬底上形成的器件差异更小，并且增大后续形成器件的相关结构时的工艺窗口。
下面将结合附图对本公开各实施例进行详细的阐述。然而，本领域的普通技术人员可以理解，在本公开各实施例中，为了使读者更好地理解本公开实施例而提出了许多技术细节。但是，即使没有这些技术细节和基于以下各实施例的种种变化和修改，也可以实现本公开实施例所要求保护的技术方案。
图3至图14为本公开一实施例提供的半导体结构的形成方法各步骤对应的结构示意图；图15为本公开一实施例提供的半导体结构示意图。
参考图3，提供衬底100，衬底100内具有隔离结构200，隔离结构200的表面露出衬底100，隔离结构200包括相邻接的第一隔离结构201以及第二隔离结构202。
另外，衬底100为可以直接进入制造环节生产半导体器件的材料，例如，衬底100可以为硅衬底、锗衬底、锗化硅衬底、碳化硅衬底、砷化镓衬底、绝缘体上的硅衬底或者蓝宝石衬底等。
衬底100内具有不同的有源区，不同的有源区用于形成不同的器件。其中，有源区内形成N型掺杂或P型掺杂，形成N型掺杂的离子包括砷离子、磷离子、锑离子等，形成P型掺杂的离子包括硼离子、铝离子、镓离子等。隔离结构200可以用于隔离相邻的有源区，相应的，隔离结构200的材料为绝缘材料。
在一些实施例中，隔离结构200的材料包括氧化硅。由于隔离结构200对衬底100内的器件进行隔离，所以隔离结构200的材料为电绝缘材料。具体的，隔离结构200的材料包括氧化硅，氧化硅为良好的电介质绝缘材料，并且形成隔离结构200的氧化硅的工艺具有无孔洞的间隙填充能力，有利于形成具有良好隔离效果的隔离结构200。在另一些实施例中，隔离结构200的材料也可以为氮化硅或者氮氧化硅。
在一些实施例中，隔离结构200表面可以与衬底100表面齐平。在另一些实施例中，隔离结构200表面还可以高于衬底100表面。
此外，与第一隔离结构201相邻接的衬底100可以定义为第一区域203，与第二隔离结构202相邻接的衬底100可以定义为第二区域204，第一区域203与第二区域204可形成不同的器件。例如，在衬底100的第一区域203形成的器件为PMOS(Positive channel MetalOxide Semiconductor P型金属氧化物半导体)器件，在衬底100的第二区域204形成的器件为NMOS(Negative channel-Metal-Oxide-Semiconductor N型金属氧化物半导体)器件。在另一些实施例中，在衬底100的第一区域203形成NMOS器件，在衬底100的第二区域204形成PMOS器件。
在一些实施例中，与第一隔离结构201相邻接的衬底100为PMOS区域，与第二隔离结构202相邻接的衬底100为NMOS区域。
在衬底100的第一区域203形成的器件为PMOS器件，那么第一区域203为PMOS区；在衬底100的第二区域204形成的器件为NMOS器件，那么第二区域204为NMOS区。在另一些实施例中，在衬底100的第一区域203形成的器件为NMOS器件，那么第一区域203为NMOS区；在衬底100的第二区域204形成的器件为PMOS器件，那么第二区域204为PMOS区。
参考图4至图9，形成保护层106，保护层106覆盖衬底100表面以及隔离结构200表面。
保护层106为后续对第一区域203的衬底100表面进行加工提供工艺基础，并且，还能为降低第一隔离结构201表面和第二隔离结构202表面的高度差提供工艺基础。
保护层106可以为叠层结构。其中，保护层106的材料可以包括氧化硅、氮化硅、旋涂碳硬掩膜材料或氮化钛。
以下将结合附图对一些实施例中，保护层106的形成步骤进行详细说明。
参考图4至图8形成第一掩膜层101，所述第一掩膜层101覆盖所述衬底100部分表面以及所述隔离结构200部分表面。
第一掩膜层101避免了部分衬底100表面以及部分隔离结构200表面受到加工工艺的影响。具体地，第一掩膜层101覆盖第二区域204的衬底100表面以及第二隔离结构202表面，且露出第一区域203的衬底100表面以及第一隔离结构201表面。也就是说，在一些实施例中，第一掩膜层101覆盖的衬底100部分表面为NMOS区域表面，第一掩膜层101覆盖的隔离结构200部分表面为第二隔离结构202表面。
由于空穴的迁移率低于电子的迁移率，那么相同尺寸的PMOS器件性能远不如NMOS器件，使第一掩膜层101暴露出形成PMOS器件的衬底100表面，在形成PMOS器件的衬底100表面形成功能层103，提高PMOS器件的性能，使PMOS器件与NMOS器件的尺寸以及性能方面更加匹配。可以理解的是，为了避免PMOS区暴露不完全，第一掩膜层101还暴露出与PMOS区相邻接的第一隔离结构201，并且第二隔离结构202被第一掩膜层101覆盖。可以理解的是，此处第一掩膜层101覆盖的衬底100表面为衬底100的第二区域204，第二区域204为NMOS区，第一掩膜101层暴露出的衬底100表面为衬底100的第一区域203，第一区域203为PMOS区。
在另一些实施例中，衬底100的第一区域203为NMOS区，衬底100的第二区域204为PMOS区，第一掩膜层101覆盖的衬底100表面为衬底100的第一区域203表面，第一区域203为NMOS区，第一掩膜101层暴露出的衬底100表面为衬底100的第二区域204表面，第二区域204为PMOS区。
综上所述，第一掩膜层101为后续形成功能层103提供工艺基础，在形成功能层103的工艺步骤中，第一掩膜层101覆盖第二区域204的衬底100表面，以避免在第二区域204的衬底100表面成膜。
具体的，形成第一掩膜层101的工艺步骤包括：
参考图4，形成第一掩膜层101，第一掩膜层101覆盖衬底100整个表面以及隔离结构200整个表面。形成第一掩膜层101的工艺为添加工艺，不对衬底100以及隔离结构200进行消耗，通常采用化学气相沉积在衬底100以及隔离结构200表面形成薄膜，在一些实施例中，也可通过旋涂工艺形成第一掩膜层101。
第一掩膜层101作为形成功能层103的牺牲层，根据半导体结构的特点，第一掩膜层101的材料包括氧化硅、氮化硅、氮氧化硅等，这些材料具有易添加形成以及易去除的特点，可作为牺牲层，用于辅助形成功能层103。
参考图5，形成第一光刻胶层102，第一光刻胶层102位于第二隔离结构202以及与第二隔离结构202相邻接的衬底100上的第一掩膜层101表面。
也就是说，在第二区域204以及第二隔离结构202上的第一掩膜层101上形成第一光刻胶层102，从而暴露出第一区域203以及第一隔离结构201表面的第一掩膜层101。第一光刻胶层102会对第二区域204以及第二隔离结构202的第一掩膜层101进行保护，实现对第一区域203及第一隔离结构201表面的第一掩膜层101的选择性去除。
另外，第一光刻胶层102为正胶，采用光罩对第一光刻胶层102进行曝光显影，位于第一区域203以及第一隔离结构201上第一掩膜层101表面的第一光刻胶层102被曝光，并溶于显影液。得到位于第二区域204以及第二隔离结构202上第一掩膜层101表面的第一光刻胶层102。
参考图6，采用第一刻蚀工艺，去除位于第一隔离结构201表面以及与第一隔离结构201相邻接的衬底100表面的第一掩膜层101，且第一刻蚀工艺还刻蚀部分厚度的第一隔离结构201。
具体的，以第一光刻胶层102为掩膜，采用第一刻蚀工艺去除第一区域203的衬底100上的第一掩膜层101，且还刻蚀去除位于第一隔离结构201表面的第一掩膜层101。并且第一刻蚀工艺为干法刻蚀工艺。
通常在对第一区域203表面加工之前，为了避免第一区域203表面暴露不完全，要扩大第一掩膜层101暴露的区域，所以采用第一刻蚀工艺后，第一区域203表面以及第一隔离结构201表面的第一掩膜层101被去除，此外，由于干法刻蚀工艺对氧化硅和氮化硅以及氮氧化硅也具有刻蚀效果，在去除第一掩膜层101后，尽管第一刻蚀工艺对第一掩膜层101的刻蚀选择比更高，但第一刻蚀工艺不可避免的刻蚀掉部分厚度的第一隔离结构201。
参考图7，去除位于第二区域204的衬底100表面以及第二隔离结构202表面第一掩膜层101上的第一光刻胶层102。
参考图8，采用选择性外延工艺，在与第一隔离结构201相邻接的衬底100表面形成功能层103。
为了提高与第一隔离结构201相邻接的衬底100内形成器件的性能，在与第一隔离结构201相邻接的衬底100即第一区域203表面形成功能层103。由于第一掩膜层101作为衬底100的遮蔽层，那么可以在衬底100表面采用选择性外延工艺形成功能层103，在有衬底100暴露出的区域即第一区域203生长功能层103，无需增加其他工艺步骤，简化制造流程。
在一些实施例中，功能层103的材料包括锗化硅或者金属氧化材料。
具体的，第一区域203的器件为PMOS器件时，在第一区域203表面形成的功能层103可为锗化硅，锗化硅相比于硅具有更高的空穴迁移率,可以提高PMOS器件的性能。在一些实施例中，第一区域203的器件为NMOS器件时，功能层103可为碳化硅，碳化硅可在NMOS沟道区产生拉应变，从而提高电子的迁移率，改善NMOS的驱动电流和速度，提高NMOS器件的性能。在另一些实施例中，功能层103的材料也可包括金属氧化材料。
参考图9，形成保护层的步骤还包括：形成第二掩膜层104，第二掩膜层104覆盖衬底100表面以及隔离结构200表面，并且第二掩膜层104位于第一掩膜层101之上。
第二掩膜层104作为牺牲层，辅助去除剩余的第一掩膜层101，防止未被第一掩膜层101覆盖的衬底100表面被污染，并且避免未被第一掩膜层101覆盖的隔离结构200被消耗。
另外，第二掩膜层104在衬底100的第一区域203的功能层103上，第二掩膜层104覆盖的隔离结构200表面为第一隔离结构201的表面，第二掩膜层104覆盖的第一掩膜层101为第二区域204表面以及第二隔离结构202表面的第一掩膜层101。也就是说，形成的第二掩膜层104位于剩余第一掩膜层101表面、第一隔离结构201表面以及与第一隔离结构201相邻接的衬底100上。
具体的，形成功能层103后，需要去除剩余的第一掩膜层101，如果直接用光刻胶覆盖第一区域203以及第一隔离结构201的表面，会对衬底100的第一区域203表面造成污染，所以在去除第二区域204以及第二隔离结构202表面的第一掩膜层101之前，在剩余第一掩膜层101表面、第一隔离结构201表面以及衬底100的第一区域203上形成第二掩膜层104。可避免对第一区域203的衬底100表面的污染。
另外，采用整面旋涂的工艺在第一区域203的衬底100表面、第一隔离结构201表面以及剩余的第一掩膜层101表面形成第二掩膜层104，并且，第二掩膜层104的材料为旋涂碳硬掩膜，旋涂碳硬掩膜与第一掩膜层101的材料具有不同的性质，在后续的去除过程中，可避免对隔离结构200进行消耗。
在一些实施例中，第二掩膜层104的厚度为30A～100A。
如果第二掩膜层104的厚度过薄，那么第二掩膜层104起不到保护第一区域203以及第一隔离结构201的作用。并且，过厚的第二掩膜层104虽然具有保护的作用，但去除第一区域203以及第一隔离结构201表面的第二掩膜层104的时长增加，造成时间的浪费。所以，对第二掩膜层104的厚度区间进行设定，例如，第二掩膜层104的厚度区间为30A～100A。
参考图10至图12，去除位于第二隔离结构202表面的保护层106以及部分厚度的第二隔离结构202，使得第一隔离结构201顶面与第二隔离结构202顶面的高度差在预设范围内。
由于去除保护层106的工艺对隔离结构200具有消耗作用，那么可同时去除部分厚度的第二隔离结构202，进而控制第一隔离结构201与第二隔离结构202表面的高度差，提高与隔离结构200相邻接的器件的匹配程度。可以理解的是，预设范围内的隔离结构200高度差对隔离结构200相邻接的器件的匹配程度具有较小影响。
参考图10，形成第二光刻胶层105，第二光刻胶层105位于第一隔离结构201以及与第一隔离结构201相邻接的衬底100上的第二掩膜层104表面。
第二光刻胶层对第一区域203以及第一隔离结构进行保护，避免第二刻蚀工艺对第一隔离结构201造成损耗。
另外，第二光刻胶层105为负胶，采用光罩对第二光刻胶层105进行曝光显影，位于剩余第一掩膜层101上的第二掩膜层104表面的第二光刻胶层105未被曝光，并溶于显影液，得到位于第一区域203以及第一隔离结构201上第二掩膜层104表面的第二光刻胶层105。
在一些实施例中，第一光刻胶层102与第二光刻胶层105中的一者的材料为正胶，第一光刻胶层102与第二光刻胶层105中的另一者的材料为负胶；且采用同一个光罩进行曝光处理，以分别形成第一光刻胶层102和第二光刻胶层105。
由于第一光刻胶层102保护的区域与第二光刻胶层105保护的区域相反，那么引入反光阻，采用同一光罩可形成第一光刻胶层102与第二光刻胶层105。在不增加光罩的情况下，完成对第二区域204以及第二隔离结构202上保护层106的去除，进而控制第一隔离结构201与第二隔离结构202表面的高度差，简化了工艺流程的复杂程度。
在另一些实施例中，第一光刻胶层102可为负胶，使位于第二区域204以及第二隔离结构202上第一掩膜层101表面的第一光刻胶层102被曝光，那么被曝光的第一光刻胶层102不溶于显影液，也可得到位于第二区域204以及第二隔离结构202上第一掩膜层101表面的第一光刻胶层102。可以理解的是，若采用相同的光罩对第二光刻胶层105进行曝光，那么第二光刻胶为正胶，在同一张光罩的曝光下，得到位于第一区域203以及第一隔离结构201上第二掩膜层104表面的第二光刻胶层105。
在一些实施例中，去除位于第二隔离结构202表面的保护层106以及部分厚度的第二隔离结构202，还包括：去除剩余第一掩膜层101表面的第二掩膜层104。
并且，去除剩余第一掩膜层101表面的第二掩膜层104的方式有以下两种，第一种，可以采用去除剩余第一掩膜层101的刻蚀工艺去除剩余第一掩膜层101表面的第二掩膜层104，这样的去除方式可简化工艺流程，减少制造时间。第二种，采用不同的工艺分别去除第二掩膜层104以及剩余的第一掩膜层101。具体的，结合以下实施例对去除保护层106的两种方式进行具体描述。
参考图11及图12，在一些实施例中，采用第二刻蚀工艺，去除第二隔离结构202表面以及与第二隔离结构202相邻接的衬底100表面的第一掩膜层101以及第二掩膜层104，第二刻蚀工艺还刻蚀部分厚度的第二隔离结构202，且刻蚀后第一隔离结构201厚度与第二隔离结构202厚度之差在预设范围内。
具体地，以第二光刻胶层105为掩膜，采用第二刻蚀工艺，依次去除第二掩膜层104、第一掩膜层101以及部分厚度的第二隔离结构202，并且，使第一隔离结构201与第二隔离结构202的高度差在预设范围内，降低后续第一区域203形成的器件与第二区域204形成的器件之间的差异。此外，第二刻蚀工艺为干法刻蚀工艺。在一些实施例中，第二刻蚀工艺也可为湿法刻蚀工艺。
在一些实施例中，第一刻蚀工艺的工艺参数与第二刻蚀工艺的工艺参数不同。
由于第一刻蚀工艺去除第一区域203表面以及第一隔离结构201表面的第一掩膜层101以及第一厚度的第一隔离结构201，第二刻蚀工艺依次去除第二掩膜层104、第一掩膜层101以及部分的第二隔离结构202，第一刻蚀工艺与第二刻蚀工艺的工艺参数不同，才可以对不同厚度的膜层进行去除。
具体的，第一刻蚀工艺与第二刻蚀工艺均为干法刻蚀工艺时，且第一刻蚀工艺与第二刻蚀工艺的刻蚀气体流量以及其它刻蚀条件相同时，第二刻蚀工艺比第一刻蚀工艺的刻蚀时间长。在另一些实施例中，第一刻蚀工艺与第二刻蚀工艺均为湿法刻蚀工艺，且第一刻蚀工艺与第二刻蚀工艺的溶液浓度以及其它刻蚀条件相同时，第二刻蚀工艺比第一刻蚀工艺的刻蚀时间长。只要保证第一厚度与第二厚度之差在预设范围内，不对第一刻蚀工艺与第二刻蚀工艺的工艺参数作具体要求。
在另一些实施例中，采用灰化工艺，去除剩余第一掩膜层101表面的第二掩膜层104。
具体的，以第二光刻胶层105为掩膜，采用灰化工艺去除第二掩膜层104，再采用第一刻蚀工艺去除剩余的第一掩膜层101。灰化工艺不会对第一掩膜层101进行消耗，去除剩余第一掩膜层101表面的第二掩膜层104后，剩余的第一掩膜层101的厚度与第一刻蚀工艺去除的第一掩膜层101的厚度相同，那么，采用第一刻蚀工艺去除剩余的第一掩膜层101，可避免增加其它的刻蚀条件，无需进行关于刻蚀条件验证的实验，减少了制造过程中的工艺条件数量，进而减轻对工艺条件监控的压力，节省了人力与物料。
去除第二区域204表面以及第二隔离结构202表面的保护层106后，参考图13，去除衬底100的第一区域203以及第一隔离结构201上第二光刻胶层。
参考图14，在一些实施例中，采用不含氧的灰化工艺，去除第一隔离结构201表面以及与第一隔离结构201相邻接的衬底100上的第二掩膜层104。
在第二掩膜层104的辅助下去除剩余的第一掩膜层101后，采用不含氧的工艺去除衬底100以及隔离结构200表面的第二掩膜层104，避免了对第二掩膜层104下衬底100的氧化。并且灰化工艺不会对隔离结构200进行消耗，避免去除第一隔离结构201表面的第二掩膜层104时增大第一隔离结构201表面与第二隔离结构202表面的高度差。
在一些实施例中，第二掩膜层104的材料包括旋涂碳硬掩膜材料，且灰化工艺的气体包括氢气。
旋涂碳硬掩膜材料作为第二掩膜层104材料，与隔离结构200及第一掩膜层101材料呈现出不同的材料性质，尤其旋涂碳硬掩膜材料可采用灰化工艺去除，并且不会消耗第一掩膜层101以及隔离结构200的厚度，对于辅助去除第一掩膜层101以及减小隔离结构200表面的高度差具有较好的效果。并且，采用含有氢气的灰化工艺去除衬底100表面的第二掩膜层104，避免对衬底100进行氧化。
参考图15，在一些实施中，分别在衬底100的第一区域203表面的功能层103上以及第二区域204表面形成栅介电层114以及栅极115，并在栅极结构表面形成侧墙隔离层116，并且在衬底100内形成有源区113，第一区域203的有源区113形成P型掺杂，第二区域204的有源区113形成N型掺杂，可以理解的是，第一区域203的器件为PMOS器件，第二区域204的器件为NMOS器件。
具体的，栅介电层114采用高介电常数介电层，栅极115采用金属栅，高介电常数栅介电层与金属栅相结合技术使半导体器件尺寸更小性能更优，并且，在PMOS器件的沟道形成功能层103，改善了空穴载流子迁移率低导致器件性能变差的问题。此外，第一隔离结构201与第二隔离结构202表面较小的高度差，降低了形成栅极115和侧墙隔离层116时隔离结构200高度差导致的工艺影响，进而减小了PMOS器件与NMOS器件之间的差异。
上述实施例提供的半导体结构的形成方法，将第一刻蚀工艺在去除部分第一掩膜层101时导致的隔离结构200表面高度差，在去除剩余第一掩膜层101时被去除，使隔离结构200表面平齐或具有较小的高度差，增大形成栅极115与侧墙隔离层116时的工艺窗口，减小了与隔离结构200相邻接的衬底100上形成的器件的差异。此外，借助第二掩膜层104去除剩余第一掩膜层101，巧妙的对第一刻蚀工艺消耗的隔离结构200表面进行保护，并且通过引入反光阻，减少了制造过程中的光刻版数量，简化了工艺流程。
相应的，本公开实施例另一方面还提供一种半导体结构，该半导体结构可以由上述实施例形成。需要说明的是，与前述实施例相同或者相应的部分，可参考前述实施例的详细说明，以下将不做赘述。
参考图15，半导体结构包括：衬底100，衬底100内具有隔离结构200，隔离结构200的表面露出衬底100，隔离结构200包括相邻接的第一隔离结构201以及第二隔离结构202；第一隔离结构201顶面与第二隔离结构202顶面的高度差在预设范围内。
衬底100包括第一区域203与第二区域204，并且相邻近的第一区域203与第二区之间均具有漏出衬底100面的隔离结构200。与衬底100的第一区域203相邻接的隔离结构200为第一隔离结构201，与衬底100的第二区域204相邻接的隔离结构200为第二隔离结构202，第一隔离结构201顶面与第二隔离结构202顶面的高度差在预设范围内，使第一区域203形成的器件与第二区域204形成的器件相匹配，增大形成后续结构的工艺窗口，预设范围指高度差小于1nm。
在一些实施例中，第一隔离结构201顶面与第二隔离结构202顶面的高度平齐，消除了隔离结构200两侧器件之间的差异。
在一些实施例中，衬底100还具有功能层103，功能层103位于与第一隔离结构201相邻接的衬底100表面。
与第一隔离结构201相邻接的衬底100表面具有功能层103即在衬底100的第一区域203表面具有功能层103，功能层的材料为锗化硅，功能层103可提高第一区域203形成的器件的性能，使第一区域203的器件与第二区域204的器件差异更小。
在一些实施例中，与第一隔离结构201相邻接的衬底100为PMOS区域，与第二隔离结构202相邻接的衬底100为NMOS区域。
与第一隔离结构201相邻接的衬底100为PMOS区域，即衬底100的第一区域203为形成PMOS器件的区域。与第二隔离结构202相邻接的衬底100为NMOS区域，即第二区域204为形成NMOS器件的区域。PMOS区域表面具有功能层103，可改善由于空穴的迁移率低于电子的迁移率导致的PMOS器件与NMOS器件的差异，使相同尺寸的PMOS器件与NMOS器件性能具有较小的差异。
另外，在第一区域203表面的功能层103上以及第二区域204表面具有栅介电层114以及栅极115，栅极结构表面为侧墙隔离层116，并且衬底100内包括有源区113，第一区域203的器件为PMOS器件，那么第一区域203的有源区113形成P型掺杂，第二区域204的器件为NMOS器件，那么第二区域204的有源区113形成N型掺杂。其中，栅介电层114与栅极115采用高介电常数栅介电层与金属栅相结合技术使半导体器件尺寸更小性能更优。
上述实施例提供的半导体结构，衬底100具有NMOS区域以及PMOS区域，并且PMOS区的衬底100表面具有功能层103的同时，与PMOS区相邻接的第一隔离结构201的顶面和与NMOS区相邻接的第一隔离结构201的顶面的高度平齐或高度差在预设范围内，提高了PMOS区域的器件性能，使PMOS区域件与NMOS区域具有较小的差异。
本领域的普通技术人员可以理解，上述各实施方式是实现本公开的具体实施例，而在实际应用中，可以在形式上和细节上对其作各种改变，而不偏离本公开的精神和范围。任何本领域技术人员，在不脱离本公开的精神和范围内，均可作各自变动与修改，因此本公开的保护范围应当以权利要求限定的范围为准。

Claims (20)

1.一种半导体结构的形成方法，其特征在于，包括：
提供衬底，所述衬底内具有隔离结构，所述隔离结构的表面露出所述衬底，所述隔离结构包括相邻接的第一隔离结构以及第二隔离结构；
形成保护层，所述保护层覆盖所述衬底表面以及所述隔离结构表面；
去除位于所述第二隔离结构表面的所述保护层以及部分厚度的第二隔离结构，使得所述第一隔离结构顶面与所述第二隔离结构顶面的高度差在预设范围内。
2.如权利要求1所述半导体结构的形成方法，其特征在于，所述形成保护层的步骤包括：形成第一掩膜层以及第二掩膜层，所述第一掩膜层覆盖所述衬底部分表面以及所述隔离结构部分表面；所述第二掩模层覆盖所述衬底表面以及所述隔离结构表面，并且第二掩模层位于所述第一掩膜层之上。
3.如权利要求2所述半导体结构的形成方法，其特征在于，在去除位于所述第二隔离结构表面的所述保护层以及部分厚度的所述第二隔离结构之前，还包括：
采用第一刻蚀工艺，去除位于所述第一隔离结构表面以及与所述第一隔离结构相邻接的所述衬底表面的所述第一掩膜层，且所述第一刻蚀工艺还刻蚀部分厚度的所述第一隔离结构。
4.如权利要求3所述半导体结构的形成方法，其特征在于，所述去除位于所述第二隔离结构表面的所述保护层以及部分厚度的所述第二隔离结构，包括：
采用第二刻蚀工艺，去除所述第二隔离结构表面以及与所述第二隔离结构相邻接的所述衬底表面的所述第一掩膜层以及第二掩膜层，所述第二刻蚀工艺还刻蚀部分厚度的所述第二隔离结构，且刻蚀后所述第一隔离结构厚度与所述第二隔离结构厚度之差在预设范围内。
5.如权利要求4所述半导体结构的形成方法，其特征在于，所述第一刻蚀工艺的工艺参数与所述第二刻蚀工艺的工艺参数不同。
6.如权利要求3所述半导体结构的形成方法，其特征在于，形成所述保护层的步骤还包括：
在进行所述第一刻蚀工艺之后，形成所述第二掩膜层，所述第二掩膜层位于剩余所述第一掩膜层表面、所述第一隔离结构表面以及与所述第一隔离结构相邻接的所述衬底上；
所述去除位于所述第二隔离结构表面的所述保护层以及部分厚度的所述第二隔离结构，还包括：
去除剩余所述第一掩膜层表面的所述第二掩膜层。
7.如权利要求6所述半导体结构的形成方法，其特征在于，所述第二掩膜层的厚度为30A～100A。
8.如权利要求6所述半导体结构的形成方法，其特征在于，采用灰化工艺，去除剩余第一掩膜层表面的所述第二掩膜层。
9.如权利要求6所述半导体结构的形成方法，其特征在于，在去除剩余所述第一掩膜层表面的所述第二掩膜层以及剩余所述第一掩膜层后，还包括：采用不含氧的灰化工艺，去除所述第一隔离结构表面以及与所述第一隔离结构相邻接的所述衬底上的所述第二掩膜层。
10.如权利要求9所述半导体结构的形成方法，其特征在于，所述第二掩膜层的材料包括旋涂碳硬掩膜材料，且所述灰化工艺的气体包括氢气。
11.如权利要求4所述半导体结构的形成方法，其特征在于，所述形成方法还包括：
在进行所述第一刻蚀工艺之前，形成第一光刻胶层，所述第一光刻胶层位于所述第二隔离结构以及与所述第二隔离结构相邻接的所述衬底上的所述第一掩膜层表面；
在进行所述第二刻蚀工艺之前，形成第二光刻胶层，所述第二光刻胶层位于所述第一隔离结构以及与所述第一隔离结构相邻接的所述衬底上的所述第二掩膜层表面。
12.如权利要求11所述的半导体结构的形成方法，其特征在于，所述第一光刻胶层与所述第二光刻胶层中的一者的材料为正胶，所述第一光刻胶层与所述第二光刻胶层中的另一者的材料为负胶；且采用同一个光罩进行曝光处理，以分别形成所述第一光刻胶层和所述第二光刻胶层。
13.如权利要求1所述半导体结构的形成方法，其特征在于，还包括：采用选择性外延工艺，在与所述第一隔离结构相邻接的所述衬底表面形成功能层。
14.如权利要求13所述半导体结构的形成方法，其特征在于，所述功能层的材料包括锗化硅或者金属氧化材料。
15.如权利要求1所述半导体结构的形成方法，其特征在于，所述隔离结构的材料包括氧化硅；所述保护层的材料包括氧化硅、氮化硅、旋涂碳硬掩膜材料或氮化钛。
16.如权利要求1所述半导体结构的形成方法，其特征在于，与所述第一隔离结构相邻接的所述衬底为PMOS区域，与所述第二隔离结构相邻接的所述衬底为NMOS区域。
17.如权利要求16所述半导体结构的形成方法，其特征在于，所述第一掩膜层覆盖所述衬底部分表面以及所述隔离结构部分表面；其中所述衬底部分表面为NMOS区域表面；所述隔离结构部分表面为第二隔离结构表面。
18.一种半导体结构，其特征在于，包括：
衬底，所述衬底内具有隔离结构，所述隔离结构的表面露出所述衬底，所述隔离结构包括相邻接的第一隔离结构以及第二隔离结构；
所述第一隔离结构顶面与所述第二隔离结构顶面的高度差在预设范围内。
19.如权利要求18所述半导体结构，其特征在于，所述衬底还具有功能层，所述功能层位于与所述第一隔离结构相邻接的所述衬底表面。
20.如权利要求18所述半导体结构，其特征在于，与所述第一隔离结构相邻接的所述衬底为PMOS区域，与所述第二隔离结构相邻接的所述衬底为NMOS区域。
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