CN116456714A - 半导体结构及其制作方法 - Google Patents
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Abstract
本申请涉及一种半导体结构及其制作方法；所述半导体结构包括：基底，基底包括柱状基体和填充在柱状基体周围的隔离层；基底中设置有字线沟槽，字线沟槽沿平行于基底表面的方向延伸；字线沟槽与柱状基体相交的部分形成第一沟槽部，第一沟槽部中从底部到顶部依次设置有第一字线导电层、第二字线导电层、绝缘层；字线沟槽与隔离层相交的部分形成第二沟槽部，第二沟槽部中从底部到顶部依次设置有第二字线导电层、绝缘层。本申请的半导体结构中，第一字线导电层仅存在于有源区，隔离层中不存在第一字线导电层；这样的结构使相邻的存储单元之间被填充的隔离层所分隔，电子难以从一个存储单元迁移到临近的存储单元，从而减弱电子迁移造成的行锤击效应。
Description
技术领域
本申请涉及集成电路制造技术领域，具体涉及一种半导体结构及其制作方法。
背景技术
DRAM(Dynamic Random Access Memory)，即动态随机存储器是较为常见的系统内存，其中每个存储单元(cell)包括一个晶体管和一个对应的电容，利用电容内存储电荷的多寡来代表0和1；为了避免漏电导致数据出错，需要周期性地刷新电容。为提升DRAM的集成度以加快对每个存储单元的操作速度，以及应对来自PC、智能手机、平板等市场对DRAM的强劲需求，近年来发展出了埋入式字线DRAM(即buried word line DRAM)结构以满足上述需求。
相关技术中，存储器矩阵中的一个行(Row)被激活，当其被反复刷新(refresh)时，会对邻近的行产生噪声或干扰，进而造成邻近行内的一个或多个单元的数据(Data)发生错误，这种现象被称为所谓的行锤击效应(Row Hammer Effect)。
发明内容
为至少在一定程度上克服相关技术中存在的问题，本申请提供一种半导体结构及其制作方法。
根据本申请实施例的第一方面，提供一种半导体结构，包括：基底，所述基底包括柱状基体和填充在所述柱状基体周围的隔离层；
所述基底中设置有字线沟槽，所述字线沟槽沿平行于所述基底表面的方向延伸；
所述字线沟槽与所述柱状基体相交的部分形成第一沟槽部，所述第一沟槽部中从底部到顶部依次设置有第一字线导电层、第二字线导电层、绝缘层；
所述字线沟槽与所述隔离层相交的部分形成第二沟槽部，所述第二沟槽部中从底部到顶部依次设置有第二字线导电层、绝缘层。
进一步地，所述第一沟槽部的深度大于所述述第二沟槽部的深度。
进一步地，所述第一沟槽部中的第一字线导电层的顶端面低于所述第二沟槽部的底端面。
进一步地，所述柱状基体的材质为硅；所述隔离层的材质为氧化硅。
进一步地，所述第一字线导电层的材质为氮化钛、钨中的一种或者两种的组合；所述第二字线导电层的材质为掺杂型多晶硅；所述绝缘层的材质为氮化硅。
根据本申请实施例的第二方面，提供一种半导体结构的制作方法，包括：
在半导体衬底上刻蚀出初始字线沟槽，并在初始字线沟槽中形成第一字线导电层；
向下刻蚀半导体衬底和第一字线导电层，形成多个柱状基体，所述柱状基体的深度大于所述第一字线导电层的深度；柱状基体中初始字线沟槽保留的部分即为第一沟槽部；
在柱状基体周围填充隔离层；
刻蚀第一字线导电层和隔离层，以在所述隔离层中形成第二沟槽部；其中，所述第一沟槽部连通所述第二沟槽部以构成字线沟槽，所述第二沟槽部的底部高于所述第一沟槽部的底部；
在所述字线沟槽中沉积第二字线导电层和绝缘层。
进一步地，所述在半导体衬底上刻蚀出初始字线沟槽，包括：
在半导体衬底上沉积第一字线掩膜；
以所述第一字线掩膜为掩膜，刻蚀所述半导体衬底，以形成初始字线沟槽，所述初始字线沟槽沿平行于所述半导体衬底表面的方向延伸。
进一步地，所述在初始字线沟槽中形成第一字线导电层之前，还包括：
沉积栅极氧化层，所述栅极氧化层覆盖所述初始字线沟槽的底面和侧壁；
沉积阻挡层，所述阻挡层覆盖所述栅极氧化层的底面和侧壁。
进一步地，所述在初始字线沟槽中形成第一字线导电层，包括：
沉积第一字线导电材料层；所述字线导电材料层填充所述初始字线沟槽，且覆盖所述半导体衬底上表面；
平坦化所述第一字线导电材料层以形成第一字线导电层，所述第一字线导电层的上表面与所述半导体衬底的上表面平齐。
进一步地，所述向下刻蚀半导体衬底和第一字线导电层，形成多个柱状基体，包括：
在半导体衬底上沉积线形掩膜；
部分刻蚀所述线形掩膜，以形成岛形掩膜；
以所述岛形掩膜为掩膜刻蚀所述半导体衬底和第一字线导电层，以形成柱状基体。
进一步地，所述在柱状基体周围填充隔离层，包括：
在柱状基体周围填充隔离材料层，所述隔离材料层覆盖所述岛形掩膜的上表面；
平坦化所述隔离材料层以形成隔离层，所述隔离层的上表面与所述岛形掩膜的上表面平齐。
进一步地，刻蚀第一字线导电层和隔离层，以在所述隔离层中形成第二沟槽部，包括：
在所述第一字线导电层和隔离层表面形成第二字线掩膜，所述第二字线掩膜和所述第一字线掩膜在所述半导体衬底上的投影重合；
以所述第二字线掩膜为掩膜刻蚀所述隔离层，以在所述隔离层中形成第二沟槽部；
以所述第二字线掩膜为掩膜刻蚀所述第一字线导电层，以暴露部分第一沟槽部，暴露的第一沟槽部的深度大于所述第二沟槽部的深度。
进一步地，刻蚀第一字线导电层和隔离层，以在所述隔离层中形成第二沟槽部之后，还包括：
去除所述岛形掩膜和部分所述隔离层，以使保留的所述隔离层的上表面与所述柱状基体的上表面平齐。
进一步地，所述在所述字线沟槽中沉积第二字线导电层和绝缘层，包括：
去除第二字线掩模；
在所述第二沟槽部和暴露的第一沟槽部沉积第二字线导电层，所述第二字线导电层的上表面低于所述柱状基体的上表面，位于所述第一沟槽部的第二字线导电层的底面低于位于所述第二沟槽部的第二字线导电层的底面；
在所述第二字线导电层上沉积绝缘层，所述绝缘层上表面与所述柱状基体的上表面平齐。
根据本申请实施例的第三方面，提供一种存储器，包括如上任意一种实施例所述的半导体结构。
本申请的实施例提供的技术方案具备以下有益效果：
本申请的半导体结构将埋入式字线分为两部分，第一字线导电层仅存在于柱状基体(即有源区)，隔离层中不存在第一字线导电层；不同有源区的第一字线导电层之间通过第二字线导电层连接；这样的结构使相邻的存储单元之间被填充的隔离层所分隔，电子难以从一个存储单元迁移到临近的存储单元，从而减弱电子迁移造成的行锤击效应。
应当理解的是，以上的一般描述和后文的细节描述仅是示例性和解释性的，并不能限制本申请。
附图说明
此处的附图被并入说明书中并构成本说明书的一部分，示出了符合本申请的实施例，并与说明书一起用于解释本申请的原理。
图1a是一种存储器的埋入式字线的立体结构示意图。
图1b是图1a的水平方向的截面示意图和有源区延伸方向的剖面图。
图2a是本申请实施例的一种半导体结构的示意图。
图2b是图2a的沿AA’方向的剖面图。
图2c是图2a的沿BB’方向的剖面图。
图3是本申请实施例的一种半导体结构的制作方法流程图。
图4a-4b是本申请实施例的一种半导体结构的制作方法中形成字线结构的过程示意图。
图5a-5c是本申请实施例的一种半导体结构的制作方法中形成小岛形的SiN掩膜的过程示意图。
图6a-6c是本申请实施例的一种半导体结构的制作方法中形成柱状有源区的过程示意图。
图7a-7c是本申请实施例的一种半导体结构的制作方法中形成多晶硅层、绝缘层的过程示意图。
附图标记说明：
100-基底；110-衬底层；120-柱状基体；130-隔离层；101-第一字线导电层；102-第二字线导电层；103-绝缘层；104-通过字线；201-第一沟槽部；202-第二沟槽部；
10-半导体衬底；301-第一字线掩膜；302-线形掩膜；303-第一掩膜；304-岛形掩膜；305-第二掩膜；306-第二字线掩膜；307-第三掩膜。
具体实施方式
这里将详细地对示例性实施例进行说明，其示例表示在附图中。下面的描述涉及附图时，除非另有表示，不同附图中的相同数字表示相同或相似的要素。以下示例性实施例中所描述的实施方式并不代表与本申请相一致的所有实施方式。相反，它们仅是与如所附权利要求书中所详述的、本申请的一些方面相一致的结构和方法的例子。
为进一步详述本申请的技术方案，首先具体解释行锤击效应(Row HammerEffect)产生的原因。
如图1a所示，现有的存储器的基底100结构包括衬底层110、柱状基体120、隔离层130；柱状基体120垂直于衬底层110，隔离层130填充在柱状基体120周围。柱状基体120即为存储器的有源区(Active Area，简称AA区)。
基底100中设置有埋入式字线(Buried Word Line，简称BWL)，根据图1a可以看出，不同的有源区之间，字线是连续的，如图中虚线框标出的位置，这部分字线称为通过字线(Passing Word Line，简称PWL)。如图1b所示，由于通过字线104的存在，使电子容易从一个存储单元(cell)穿越通过字线104到达临近的存储单元(cell)，从而产生行锤击效应(RowHammer Effect)。
为了解决这一问题，本申请提出了一种半导体结构及其制作方法，以减弱电子迁移造成的行锤击效应。
以下结合附图和具体实施例对本申请的半导体结构及其形成方法、存储器作进一步详细说明。根据下面的说明，本申请的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本申请实施例的目的。应该理解，在以下的描述中，可以基于附图进行关于在各层“上”和“下”的指代。但应当理解的是，空间相对术语旨在包含除了器件在图中所描述的方位之外的在使用或操作中的不同方位。例如，如果附图中的器件被倒置或者以其他不同方式定位(如旋转)，示例性术语“在……上”也可以包括“在……下”和其他方位关系。当层、区域、图案或结构被称作在衬底、层、区域和/或图案“上”时，它可以直接位于另一个层或衬底上，和/或还可以存在插入层。类似的，当层被称作在另一个层“下”时，它可以直接位于另一个层下，和/或还可以存在一个或多个插入层。
图2a是根据一示例性实施例示出的一种半导体结构的示意图。该结构包括：基底100，所述基底100包括柱状基体120和填充在所述柱状基体120周围的隔离层130。所述基底100中设置有字线沟槽，所述字线沟槽沿平行于所述基底100表面的方向延伸。
如图2c所示，所述字线沟槽与所述柱状基体120相交的部分形成第一沟槽部201，所述第一沟槽部201中从底部到顶部依次设置有第一字线导电层101、第二字线导电层102、绝缘层103。所述字线沟槽与所述隔离层130相交的部分形成第二沟槽部202，所述第二沟槽部202中从底部到顶部依次设置有第二字线导电层102、绝缘层103。
对比图1a和图2a和2b，可以看出：本申请的半导体结构，第一字线导电层101仅存在于有源区120，隔离层130中不存在第一字线导电层；不同的有源区120的第一字线导电层101之间通过第二字线导电层102连接；这样的结构使相邻的存储单元(cell)之间被填充的隔离层130所分隔，电子难以从一个存储单元迁移到临近的存储单元，从而减弱电子迁移造成的行锤击效应。
如图2c所示，一些实施例中，所述第一沟槽部201的深度D1大于所述述第二沟槽部202的深度D4。所述第一沟槽部中201的第一字线导电层101的顶端面低于所述第二沟槽部202的底端面，即D3>D4。具体地，D4约为二分之一D1(D4＝1/2×D1)，D3约为三分之二D1(D3＝2/3×D1)。
一些实施例中，所述柱状基体的材质为硅(Si)；所述隔离层的材质为氧化硅(SiO)。
一些实施例中，所述第一字线导电层101的材质为金属或金属化合物；具体来说，可以是氮化钛(TiN)、钨(W)中的一种或者两种的组合。所述第二字线导电层102的材质为半导体材料，具体来说，可以是掺杂型多晶硅。所述绝缘层103的材质为氮化硅(SiN)。需要说明的是，第二字线导电层102(多晶硅)也是字线的一部分，多晶硅的功函数较低，能够降低GIDL(gate-induced drain leakage，栅诱导漏极泄漏电流)。
图3是根据一示例性实施例示出的一种半导体结构的制作方法流程图。该方法包括：
步骤S1：在半导体衬底上刻蚀出初始字线沟槽，并在初始字线沟槽中形成第一字线导电层。
步骤S2：向下刻蚀半导体衬底和第一字线导电层，形成多个柱状基体，所述柱状基体的深度大于所述第一字线导电层的深度；柱状基体中初始字线沟槽保留的部分即为第一沟槽部。
参照图2c，所述柱状基体的深度为D2，此时的所述第一字线导电层的深度为D1，其中D2>D1，以保证第一字线导电层101与柱状基体120相交的部分被保留，第一字线导电层101与隔离层130相交的部分被全部刻蚀；此时初始字线沟槽保留的部分即为第一沟槽部201。
步骤S3：在柱状基体周围填充隔离层。
步骤S4：刻蚀第一字线导电层和隔离层，以在所述隔离层中形成第二沟槽部；其中，所述第一沟槽部连通所述第二沟槽部以构成字线沟槽，所述第二沟槽部的底部高于所述第一沟槽部的底部。其中，第一字线导电层101的刻蚀深度为D3，隔离层130的刻蚀深度为D4。
参照图2c，此时隔离层130中刻蚀出的部分即为第二沟槽部202；其中D4≤D3<D1，以使第一沟槽部201的底部保留部分第一字线导电层101，第二沟槽部202的底部不低于第一字线导电层101的顶部。
步骤S5：在所述字线沟槽中沉积第二字线导电层和绝缘层。如图2c所示，步骤S5完成后，第一沟槽部201中从底部到顶部依次为第一字线导电层101、第二字线导电层102、绝缘层103，第二沟槽部202中从底部到顶部依次为第二字线导电层102、绝缘层103。
本申请的方法是先制备字线(BW)后制备有源区(AA)，最终形成的埋入式字线包括两部分结构：位于有源区的字线部分、位于有源区之间隔离层的通过字线(PWL)部分；并且两个部分的结构不同。这样的结构避免了同一方向相邻有源区(AA)之间字线(BW)通电影响隔壁的有源区(AA)，减弱了行锤击效应的影响。
下面结合具体的应用场景，对本申请的方案进行拓展说明。
一些实施例中，所述步骤S1中，在半导体衬底上刻蚀出初始字线沟槽，具体包括：
步骤S11、在半导体衬底10上沉积第一字线掩膜301；如图4a所示，半导体衬底10可以是Si材质衬底，第一字线掩膜301为Si衬底上的条形掩膜图案，第一字线掩膜301可以是光刻胶；
步骤S12、以所述第一字线掩膜301为掩膜，刻蚀所述半导体衬底10，以形成初始字线沟槽，所述初始字线沟槽沿平行于所述半导体衬底表面的方向延伸。
一些实施例中，所述步骤S1中，在初始字线沟槽中形成第一字线导电层之前，还包括：
步骤S13、沉积栅极氧化层，所述栅极氧化层覆盖所述初始字线沟槽的底面和侧壁；
步骤S14、沉积阻挡层，所述阻挡层覆盖所述栅极氧化层的底面和侧壁。
本申请实施例中，栅极氧化层可以是氧化物材料，比如氧化硅(SiO)。阻挡层可以是绝缘材料。
一些实施例中，所述步骤S1中，在初始字线沟槽中形成第一字线导电层，具体包括：
步骤S15、沉积第一字线导电材料层；所述字线导电材料层填充所述初始字线沟槽，且覆盖所述半导体衬底10的上表面。
步骤S16、平坦化所述第一字线导电材料层以形成第一字线导电层101，所述第一字线导电层101的上表面与所述半导体衬底10的上表面平齐。步骤S1完成后，字线结构的形态如图4b所示。
本申请实施例中，第一字线导电层101可以是金属或金属化合物，比如可以是金属钨(W)或氮化钛(TiN)或二者的组合。
一些实施例中，所述步骤S2中，向下刻蚀半导体衬底和第一字线导电层，形成多个柱状基体，具体包括：
步骤S21、在半导体衬底10上沉积线形掩膜302；如图5a所示，线形掩膜302的材质为SiN。
步骤S22、部分刻蚀所述线形掩膜302，以形成岛形掩膜304。
本申请实施例中，部分刻蚀线形掩膜302的步骤具体包括：
步骤S221、如图5a所示，在线形掩膜302上形成第一掩膜303，第一掩膜303为光刻胶；
步骤S222、如图5a、5b及5c所示，将第一掩膜303切断，形成第二掩膜305；
步骤S223、如图5c所示，基于第二掩膜305部分刻蚀线形掩膜302，形成岛形掩膜304。
步骤S23、以所述岛形掩膜304为掩膜刻蚀所述半导体衬底10和第一字线导电层101，以形成柱状基体120。如图6a所示，刻蚀半导体衬底10后剩余的部分形成底部的衬底层110和垂直的柱状基体120；此时第一字线导电层101与柱状基体120相交的部分被保留，其余部分被刻蚀掉。
参照图6b，一些实施例中，所述步骤S3，在柱状基体周围填充隔离层，具体包括：
步骤S31、在柱状基体周围填充隔离材料层，所述隔离材料层覆盖所述岛形掩膜的上表面；
步骤S32、平坦化所述隔离材料层以形成隔离层130，所述隔离层的130上表面与所述岛形掩膜304的上表面平齐。本申请实施例中，隔离层130可以是氧化物材料，比如氧化硅(SiO)。
参照图6b，步骤S3完成后，保留了岛型掩膜304，用以保护第一字线导电层101。平坦化操作具体采用CMP(Chemical Mechanical Polishing，化学机械研磨)平整表层。
一些实施例中，所述步骤S4中，刻蚀第一字线导电层和隔离层，以在所述隔离层中形成第二沟槽部，具体包括：
步骤S41、如图6c所示，在所述第一字线导电层101和隔离层130表面形成第二字线掩膜306，所述第二字线掩膜306和所述第一字线掩膜301在所述半导体衬底10上的投影重合。
本申请实施例中，所述第二字线掩膜306为SiN材质。参照图6c，形成第二字线掩膜306的步骤可以包括：先在半导体衬底10的上表面沉积一层SiN材料，再沉积一层光刻胶；然后图形化光刻胶层，形成第三掩膜307；最后基于第三掩膜307刻蚀SiN材料层，形成第二字线掩膜306。
步骤S42、如图7a所示，以所述第二字线掩膜306为掩膜刻蚀所述隔离层130，以在所述隔离层130中形成第二沟槽部202；参照图2c，此次刻蚀隔离层130的刻蚀深度为D4。
步骤S43、如图7a所示，以所述第二字线掩膜306为掩膜刻蚀所述第一字线导电层101，以暴露部分第一沟槽部201；参照图2c，此次刻蚀第一字线导电层101的刻蚀深度为D3，也即暴露的第一沟槽部201的深度D3大于所述第二沟槽部202的深度D4。
一些实施例中，所述步骤S4中，刻蚀第一字线导电层和隔离层，以在所述隔离层中形成第二沟槽部之后，还包括：
步骤S44、如图7b所示，去除所述岛形掩膜304和部分所述隔离层130，以使保留的所述隔离层130的上表面与所述柱状基体120的上表面平齐。
如图7c所示，一些实施例中，所述步骤S5，在所述字线沟槽中沉积第二字线导电层和绝缘层，具体包括：
步骤S51、去除第二字线掩模306；
步骤S52、在所述第二沟槽部202和暴露的第一沟槽部201沉积第二字线导电层102；参照图2b，所述第二字线导电层102的上表面低于所述柱状基体120的上表面；由于步骤S4中D3大于D4(即第二沟槽部202底部低于暴露的第一沟槽部201底部)，因此位于所述第一沟槽部201的第二字线导电层102的底面低于位于所述第二沟槽部202的第二字线导电层102的底面；
步骤S53、在所述第二字线导电层102上沉积绝缘层103，所述绝缘层103上表面与所述柱状基体120的上表面平齐。本申请实施例中，第二字线导电层102可以是多晶硅(Poly)材料，绝缘层103可以是氮化硅(SiN)材料。
需要说明的是，本申请的实施例中，Si/Poly/SiO/SiN蚀刻气体可采用SF6/CF4/Cl2/CHF3/O2/Ar或混合气体，以达到一定的选择比。
氮化硅(SiN)侧壁沉积可采用ALD(原子层沉积技术)沉积，ALD反应气体可以是NH3或N2/H2混合反应气体。
氮化硅(SiN)覆盖层可采用LPCVD，反应气体可以是SiH4或SiH2Cl2；LPCVD即：低压化学气相沉积高温氧化(Low Pressure Chemical Vapor Deposition High TemperatureOxidation)。
SiO沉积可采用ALD SiO沉积，反应气体可以是LTO520/O2或者N zero/O2。
通过本申请方法制作的半导体结构，最终形成的埋入式字线包括两部分结构：位于有源区的字线部分、位于有源区之间隔离层的通过字线(PWL)部分；并且两个部分的结构不同。这样的结构避免了同一方向相邻有源区(AA)之间字线(BW)通电影响隔壁的有源区(AA)，减弱了行锤击效应的影响。且字线的上层部分(第二字线导电层102)具有双栅极多晶硅(dual gate poly)，避免了通过字线造成干扰的情况，且减小了GIDL(gate-inducedrain leakage，栅诱导漏极泄漏电流)。
本申请的实施例还提供一种存储器，包括上述的半导体结构。该半导体结构，第一字线导电层101仅存在于有源区120，隔离层130中不存在第一字线导电层101；不同的有源区120的第一字线导电层101之间通过第二字线导电层102连接；这样的结构使相邻的存储单元(cell)之间被填充的隔离层130所分隔，电子难以从一个存储单元迁移到临近的存储单元，从而减弱电子迁移造成的行锤击效应。
可以理解的是，上述各实施例中相同或相似部分可以相互参考，在一些实施例中未详细说明的内容可以参见其他实施例中相同或相似的内容。
需要说明的是，在本申请的描述中，术语“第一”、“第二”等仅用于描述目的，而不能理解为指示或暗示相对重要性。此外，在本申请的描述中，除非另有说明，“多个”的含义是指至少两个。
在本说明书的描述中，参考术语“一个实施例”、“一些实施例”、“示例”、“具体示例”、或“一些示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本申请的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不一定指的是相同的实施例或示例。而且，描述的具体特征、结构、材料或者特点可以在任何的一个或多个实施例或示例中以合适的方式结合。
尽管上面已经示出和描述了本申请的实施例，可以理解的是，上述实施例是示例性的，不能理解为对本申请的限制，本领域的普通技术人员在本申请的范围内可以对上述实施例进行变化、修改、替换和变型。
Claims (15)
1.一种半导体结构，其特征在于，包括：基底，所述基底包括柱状基体和填充在所述柱状基体周围的隔离层；
所述基底中设置有字线沟槽，所述字线沟槽沿平行于所述基底表面的方向延伸；
所述字线沟槽与所述柱状基体相交的部分形成第一沟槽部，所述第一沟槽部中从底部到顶部依次设置有第一字线导电层、第二字线导电层、绝缘层；
所述字线沟槽与所述隔离层相交的部分形成第二沟槽部，所述第二沟槽部中从底部到顶部依次设置有第二字线导电层、绝缘层。
2.根据权利要求1所述的半导体结构，其特征在于，所述第一沟槽部的深度大于所述述第二沟槽部的深度。
3.根据权利要求2所述的半导体结构，其特征在于，所述第一沟槽部中的第一字线导电层的顶端面低于所述第二沟槽部的底端面。
4.根据权利要求1-3任一项所述的半导体结构，其特征在于，所述柱状基体的材质为硅；所述隔离层的材质为氧化硅。
5.根据权利要求1-3任一项所述的半导体结构，其特征在于，所述第一字线导电层的材质为氮化钛、钨中的一种或者两种的组合；所述第二字线导电层的材质为掺杂型多晶硅；所述绝缘层的材质为氮化硅。
6.一种半导体结构的制作方法，其特征在于，包括：
在半导体衬底上刻蚀出初始字线沟槽，并在初始字线沟槽中形成第一字线导电层；
向下刻蚀半导体衬底和第一字线导电层，形成多个柱状基体，所述柱状基体的深度大于所述第一字线导电层的深度；柱状基体中初始字线沟槽保留的部分即为第一沟槽部；
在柱状基体周围填充隔离层；
刻蚀第一字线导电层和隔离层，以在所述隔离层中形成第二沟槽部；其中，所述第一沟槽部连通所述第二沟槽部以构成字线沟槽，所述第二沟槽部的底部高于所述第一沟槽部的底部；
在所述字线沟槽中沉积第二字线导电层和绝缘层。
7.根据权利要求6所述的方法，其特征在于，所述在半导体衬底上刻蚀出初始字线沟槽，包括：
在半导体衬底上沉积第一字线掩膜；
以所述第一字线掩膜为掩膜，刻蚀所述半导体衬底，以形成初始字线沟槽，所述初始字线沟槽沿平行于所述半导体衬底表面的方向延伸。
8.根据权利要求7所述的方法，其特征在于，所述在初始字线沟槽中形成第一字线导电层之前，还包括：
沉积栅极氧化层，所述栅极氧化层覆盖所述初始字线沟槽的底面和侧壁；
沉积阻挡层，所述阻挡层覆盖所述栅极氧化层的底面和侧壁。
9.根据权利要求7所述的方法，其特征在于，所述在初始字线沟槽中形成第一字线导电层，包括：
沉积第一字线导电材料层；所述字线导电材料层填充所述初始字线沟槽，且覆盖所述半导体衬底上表面；
平坦化所述第一字线导电材料层以形成第一字线导电层，所述第一字线导电层的上表面与所述半导体衬底的上表面平齐。
10.根据权利要求6所述的方法，其特征在于，所述向下刻蚀半导体衬底和第一字线导电层，形成多个柱状基体，包括：
在半导体衬底上沉积线形掩膜；
部分刻蚀所述线形掩膜，以形成岛形掩膜；
以所述岛形掩膜为掩膜刻蚀所述半导体衬底和第一字线导电层，以形成柱状基体。
11.根据权利要求10所述的方法，其特征在于，所述在柱状基体周围填充隔离层，包括：
在柱状基体周围填充隔离材料层，所述隔离材料层覆盖所述岛形掩膜的上表面；
平坦化所述隔离材料层以形成隔离层，所述隔离层的上表面与所述岛形掩膜的上表面平齐。
12.根据权利要求11所述的方法，其特征在于，刻蚀第一字线导电层和隔离层，以在所述隔离层中形成第二沟槽部，包括：
在所述第一字线导电层和隔离层表面形成第二字线掩膜，所述第二字线掩膜和所述第一字线掩膜在所述半导体衬底上的投影重合；
以所述第二字线掩膜为掩膜刻蚀所述隔离层，以在所述隔离层中形成第二沟槽部；
以所述第二字线掩膜为掩膜刻蚀所述第一字线导电层，以暴露部分第一沟槽部，暴露的第一沟槽部的深度大于所述第二沟槽部的深度。
13.根据权利要求12所述的方法，其特征在于，刻蚀第一字线导电层和隔离层，以在所述隔离层中形成第二沟槽部之后，还包括：
去除所述岛形掩膜和部分所述隔离层，以使保留的所述隔离层的上表面与所述柱状基体的上表面平齐。
14.根据权利要求12所述的方法，其特征在于，所述在所述字线沟槽中沉积第二字线导电层和绝缘层，包括：
去除第二字线掩模；
在所述第二沟槽部和暴露的第一沟槽部沉积第二字线导电层，所述第二字线导电层的上表面低于所述柱状基体的上表面，位于所述第一沟槽部的第二字线导电层的底面低于位于所述第二沟槽部的第二字线导电层的底面；
在所述第二字线导电层上沉积绝缘层，所述绝缘层上表面与所述柱状基体的上表面平齐。
15.一种存储器，其特征在于，包括如权利要求1至5任一项所述的半导体结构。
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