WO2023130608A1 - 半导体结构的制作方法、半导体结构及存储器 - Google Patents

半导体结构的制作方法、半导体结构及存储器 Download PDF

Info

Publication number
WO2023130608A1
WO2023130608A1 PCT/CN2022/087125 CN2022087125W WO2023130608A1 WO 2023130608 A1 WO2023130608 A1 WO 2023130608A1 CN 2022087125 W CN2022087125 W CN 2022087125W WO 2023130608 A1 WO2023130608 A1 WO 2023130608A1
Authority
WO
WIPO (PCT)
Prior art keywords
word line
layer
conductive layer
mask
trench
Prior art date
Application number
PCT/CN2022/087125
Other languages
English (en)
French (fr)
Inventor
卢经文
Original Assignee
长鑫存储技术有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 长鑫存储技术有限公司 filed Critical 长鑫存储技术有限公司
Publication of WO2023130608A1 publication Critical patent/WO2023130608A1/zh
Priority to US18/363,819 priority Critical patent/US11856754B2/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/34—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the transistor being at least partially in a trench in the substrate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/05—Making the transistor
    • H10B12/053—Making the transistor the transistor being at least partially in a trench in the substrate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/488—Word lines

Definitions

  • the present disclosure relates to but is not limited to a method for fabricating a semiconductor structure, a semiconductor structure and a memory.
  • DRAM Dynamic Random Access Memory
  • each storage unit includes a transistor and a corresponding capacitor, and the amount of charge stored in the capacitor is used to represent 0 and 1; To avoid data errors caused by leakage, the capacitor needs to be refreshed periodically.
  • a buried word line DRAM (buried word line DRAM) has been developed in recent years. DRAM) structure to meet the above requirements.
  • a row (Row) in the memory matrix is activated, and when it is repeatedly refreshed (refresh), it will generate noise or interference to adjacent rows, thereby causing the data (Data) of one or more cells in the adjacent row to ) error, this phenomenon is called the so-called row hammer effect (Row Hammer Effect).
  • the disclosure provides a manufacturing method of a semiconductor structure, a semiconductor structure and a memory.
  • a semiconductor structure including: a substrate, the substrate including a columnar base and an isolation layer filled around the columnar base;
  • a word line groove is arranged in the substrate, and the word line groove extends along a direction parallel to the surface of the substrate;
  • the part where the word line groove intersects with the columnar base forms a first groove part, and in the first groove part, a first word line conductive layer, a second word line conductive layer, Insulation;
  • the part where the word line groove intersects with the isolation layer forms a second groove part, and the second word line conductive layer and the insulating layer are sequentially arranged in the second groove part from the bottom to the top.
  • a method for fabricating a semiconductor structure including:
  • first word line conductive layer and the isolation layer etching the first word line conductive layer and the isolation layer to form a second trench portion in the isolation layer; wherein the first trench portion communicates with the second trench portion to form a word line trench,
  • the bottom of the second groove portion is higher than the bottom of the first groove portion;
  • a second word line conductive layer and an insulating layer are deposited in the word line trench.
  • a third aspect according to an embodiment of the present disclosure provides a memory, including the semiconductor structure described in the first aspect above.
  • the manufacturing method of the semiconductor structure, the semiconductor structure and the memory provided by the embodiments of the present disclosure divide the buried word line into two parts, the first word line conductive layer only exists in the columnar substrate (ie, the active region), and the isolation layer There is no first word line conductive layer; the first word line conductive layers in different active regions are connected through the second word line conductive layer; such a structure separates adjacent memory cells by filled isolation layers , it is difficult for electrons to migrate from one memory cell to an adjacent memory cell, thereby weakening the row hammering effect caused by electron migration.
  • FIG. 1a is a schematic diagram of a three-dimensional structure of an embedded word line of a memory.
  • Fig. 1b is a schematic cross-sectional view in the horizontal direction of Fig. 1a and a cross-sectional view in the extending direction of the active region.
  • FIG. 2a is a schematic diagram of a semiconductor structure according to an embodiment of the present disclosure.
  • Fig. 2b is a cross-sectional view along AA' direction of Fig. 2a.
  • Fig. 2c is a cross-sectional view along the BB' direction of Fig. 2a.
  • FIG. 3 is a flowchart of a method for fabricating a semiconductor structure according to an embodiment of the disclosure.
  • FIGS. 4a-4b are schematic diagrams of a process of forming a word line structure in a method for fabricating a semiconductor structure according to an embodiment of the present disclosure.
  • 5a-5c are schematic diagrams of the process of forming an island-shaped SiN mask in a method for fabricating a semiconductor structure according to an embodiment of the present disclosure.
  • 6a-6c are schematic diagrams of a process of forming a columnar active region in a method for fabricating a semiconductor structure according to an embodiment of the present disclosure.
  • FIGS. 7a-7c are schematic diagrams of the process of forming a polysilicon layer and an insulating layer in a method for fabricating a semiconductor structure according to an embodiment of the present disclosure.
  • 10-semiconductor substrate 301-first word line mask; 302-linear mask; 303-first mask; 304-island mask; 305-second mask; 306-second word line mask ; 307 - Third mask.
  • the existing memory base 100 structure includes a substrate layer 110 , a columnar base 120 , and an isolation layer 130 ;
  • the columnar substrate 120 is the active area (Active Area, AA area for short) of the memory.
  • the substrate 100 is provided with a buried word line (Buried Word Line, BWL for short). According to FIG. This part of the word line is called Passing Word Line (PWL for short). As shown in FIG. 1b, due to the existence of the word line 104, electrons can easily pass through the word line 104 from one memory cell (cell) to the adjacent memory cell (cell), thereby generating a row hammer effect (Row Hammer Effect).
  • the present disclosure proposes a semiconductor structure manufacturing method, semiconductor structure and memory, so as to weaken the row hammering effect caused by electron migration.
  • the exemplary term "on” could also include “below” and other orientational relationships.
  • a layer, region, pattern or structure is referred to as being “on” a substrate, layer, region and/or pattern, it can be directly on another layer or substrate, and/or intervening layers may also be present.
  • a layer is referred to as being 'under' another layer, it can be directly under another layer, and/or one or more intervening layers may also be present.
  • Fig. 2a is a schematic diagram of a semiconductor structure according to an exemplary embodiment.
  • the structure includes: a substrate 100 including a columnar base 120 and an isolation layer 130 filled around the columnar base 120 .
  • a word line groove is disposed in the substrate 100 , and the word line groove extends along a direction parallel to the surface of the substrate 100 .
  • the part where the word line groove intersects the columnar base 120 forms a first groove part 201, and the first word line conductive layer 101, the second word line conductive layer 101, and the second word Wire conductive layer 102, insulating layer 103.
  • the intersection of the word line trench and the isolation layer 130 forms the second trench portion 202 , and the second word line conductive layer 102 and the insulating layer 103 are sequentially disposed in the second trench portion 202 from bottom to top.
  • the first word line conductive layer 101 only exists in the active region (pillar base 120), and the first word line conductive layer does not exist in the isolation layer 130. 101; the first word line conductive layers 101 in different active regions are connected through the second word line conductive layer 102; such a structure separates adjacent memory cells (cells) by filled isolation layers 130, It is difficult for electrons to migrate from one memory cell to an adjacent memory cell, thus reducing the row hammering effect caused by electron migration.
  • the depth D1 of the first groove portion 201 is greater than the depth D4 of the second groove portion 202 .
  • the top end surface of the first word line conductive layer 101 in the first trench portion 201 is lower than the bottom end surface of the second trench portion 202 , ie D3>D4.
  • the columnar base may be made of silicon (Si); the isolation layer may be made of silicon oxide (SiO).
  • the material of the first word line conductive layer 101 may be metal or a metal compound; for example, it may be one or a combination of titanium nitride (TiN) and tungsten (W).
  • the material of the second word line conductive layer 102 may be a semiconductor material, for example, may be doped polysilicon.
  • the insulating layer 103 can be made of silicon nitride (SiN). It should be noted that the second word line conductive layer 102 (polysilicon) is also a part of the word line, polysilicon has a lower work function and can reduce GIDL (gate-induced drain leakage, gate-induced drain leakage current).
  • Fig. 3 is a flow chart of a method for fabricating a semiconductor structure according to an exemplary embodiment. The method includes:
  • Step S1 etching an initial word line trench on the semiconductor substrate, and forming a first word line conductive layer in the initial word line trench.
  • Step S2 Etching the semiconductor substrate and the conductive layer of the first word line downward to form a plurality of columnar substrates, the depth of the columnar substrates is greater than the depth of the conductive layer of the first word line; is the first groove part.
  • the depth of the columnar base is D2
  • the depth of the first word line conductive layer at this time is D1, wherein D2>D1, so as to ensure that the intersecting part of the first word line conductive layer 101 and the columnar base 120 is retained.
  • a portion where the word line conductive layer 101 intersects the isolation layer 130 is completely etched; at this time, the remaining portion of the initial word line trench is the first trench portion 201 .
  • Step S3 filling an isolation layer around the columnar base.
  • Step S4 Etching the first word line conductive layer and the isolation layer to form a second trench in the isolation layer; wherein, the first trench is connected to the second trench to form a word line trench, and the second trench is The bottom of the groove portion is higher than the bottom of the first groove portion.
  • the etching depth of the conductive layer of the first word line is D3
  • the etching depth of the isolation layer is D4.
  • the part etched out of the isolation layer 130 at this time is the second trench portion 202; where D4 ⁇ D3 ⁇ D1, so that part of the first word line conductive layer 101 remains at the bottom of the first trench portion 201 , the bottom of the second trench portion 202 is not lower than the top of the first word line conductive layer 101 .
  • Step S5 depositing a second word line conductive layer and an insulating layer in the word line trench.
  • step S5 in the first trench portion 201 from the bottom to the top are the first word line conductive layer 101, the second word line conductive layer 102, the insulating layer 103, and the second trench portion 202.
  • the second word line conductive layer 102 and the insulating layer 103 are in sequence from bottom to top.
  • the disclosed method firstly prepares the word line (BW) and then prepares the active area (AA).
  • the finally formed buried word line includes a two-part structure: the word line part located in the active area, and the isolation area located between the active areas. the pass-through-word-line (PWL) portion of the layer; and the structures of the two portions are different.
  • Such a structure prevents the electrification of the word line (BW) between the adjacent active areas (AA) in the same direction from affecting the active area (AA) of the next wall, and weakens the impact of the row hammering effect.
  • an initial word line trench is etched on the semiconductor substrate, which may specifically include:
  • Step S11 referring to FIG. 4a, depositing a first word line mask 301 on the semiconductor substrate 10; as shown in FIG. 4a, the semiconductor substrate 10 may be a Si material substrate, and the first word line mask 301 is a Si substrate
  • the stripe mask pattern on the first word line mask 301 can be photoresist;
  • Step S12 using the first word line mask 301 as a mask, etching the semiconductor substrate 10 to form initial word line trenches, the initial word line trenches extending along a direction parallel to the surface of the semiconductor substrate.
  • step S1 before forming the first word line conductive layer in the initial word line trench, the method further includes:
  • Step S13 depositing a gate oxide layer, the gate oxide layer covers the bottom surface and sidewalls of the initial word line trench;
  • Step S14 depositing a blocking layer, the blocking layer covers the bottom surface and the sidewall of the gate oxide layer.
  • the gate oxide layer may be an oxide material, such as silicon oxide (SiO).
  • the barrier layer can be an insulating material.
  • step S1 forming the first word line conductive layer in the initial word line trench may specifically include:
  • Step S15 depositing a first word line conductive material layer; the word line conductive material layer fills the initial word line trench and covers the upper surface of the semiconductor substrate 10 .
  • Step S16 referring to FIG. 4 b , planarizing the first word line conductive material layer to form a first word line conductive layer 101 , the upper surface of the first word line conductive layer 101 is flush with the upper surface of the semiconductor substrate 10 .
  • step S1 planarizing the first word line conductive material layer to form a first word line conductive layer 101 , the upper surface of the first word line conductive layer 101 is flush with the upper surface of the semiconductor substrate 10 .
  • the first word line conductive layer 101 may be a metal or a metal compound, such as metal tungsten (W) or titanium nitride (TiN) or a combination thereof.
  • step S2 the semiconductor substrate and the conductive layer of the first word line are etched downward to form a plurality of columnar bases, which may specifically include:
  • Step S21 deposit a linear mask 302 on the semiconductor substrate 10 ; the material of the linear mask 302 is SiN.
  • Step S22 referring to FIGS. 5 a and 5 c , partially line the mask 302 to form an island mask 304 .
  • the steps of the partial linear mask 302 may specifically include:
  • Step S222 as shown in Figures 5a, 5b and 5c, cutting the first mask 303 to form a second mask 305;
  • Step S223 as shown in FIG. 5 c , partially etches the line mask 302 based on the second mask 305 to form an island mask 304 .
  • step S23 as shown in FIGS. 5 c and 6 a , the semiconductor substrate 10 and the first word line conductive layer 101 are etched using the island mask 304 as a mask to form a columnar base 120 .
  • the remaining part after etching the semiconductor substrate 10 forms the bottom substrate layer 110 and the vertical columnar base 120 ; at this time, the intersection of the first word line conductive layer 101 and the columnar base 120 is kept, and the rest is etched away.
  • step S3 filling the isolation layer around the columnar base may specifically include:
  • Step S31 filling an isolation material layer around the columnar substrate, the isolation material layer covering the upper surface of the island mask;
  • Step S32 planarizing the isolation material layer to form the isolation layer 130 , the upper surface of the isolation layer 130 is flush with the upper surface of the island mask 304 .
  • the isolation layer 130 may be an oxide material, such as silicon oxide (SiO).
  • the island mask 304 remains to protect the first word line conductive layer 101 .
  • the planarization operation specifically adopts CMP (Chemical Mechanical Polishing, chemical mechanical polishing) to smooth the surface layer.
  • etching the conductive layer of the first word line and the isolation layer to form a second trench portion in the isolation layer specifically includes:
  • Step S41 as shown in FIG. 6a and FIG. 6c, a second word line mask 306 is formed on the surface of the first word line conductive layer 101 and the isolation layer 130, and the second word line mask 306 and the first word line mask 301 are The projections on the semiconductor substrate 10 coincide.
  • the second word line mask 306 is made of SiN.
  • the step of forming the second word line mask 306 may include: first depositing a layer of SiN material on the upper surface of the semiconductor substrate 10, and then depositing a layer of photoresist; then patterning the photoresist layer , forming a third mask 307 ; finally etching the SiN material layer based on the third mask 307 to form a second word line mask 306 .
  • Step S42 as shown in FIG. 6c and FIG. 7a, etch the isolation layer 130 using the second word line mask 306 as a mask to form the second trench portion 202 in the isolation layer 130;
  • the etching depth of the isolation layer 130 is D4.
  • Step S43 as shown in FIG. 2c, FIG. 6c and FIG. 7a, using the second word line mask 306 as a mask to etch the first word line conductive layer 101 to expose part of the first trench portion 201; referring to FIG. 2c,
  • the etching depth for etching the first word line conductive layer 101 this time is D3, that is, the depth D3 of the exposed first trench portion 201 is greater than the depth D4 of the second trench portion 202 .
  • step S4 after etching the conductive layer of the first word line and the isolation layer to form the second trench portion in the isolation layer, the method further includes:
  • Step S44 remove the island mask 304 and part of the isolation layer 130 , so that the upper surface of the remaining isolation layer 130 is flush with the upper surface of the columnar base 120 .
  • step S5 depositing a second word line conductive layer and an insulating layer in the word line trench may specifically include:
  • Step S51 removing the second word line mask 306
  • Step S52 depositing the second word line conductive layer 102 on the second trench portion 202 and the exposed first trench portion 201;
  • the upper surface of the second word line conductive layer 102 is lower than the upper surface of the columnar base 120 ; Because D3 is greater than D4 (that is, the bottom of the second trench portion 202 is lower than the exposed bottom of the first trench portion 201) in step S4, the bottom surface of the second word line conductive layer 102 positioned at the first trench portion 201 is lower than The bottom surface of the second word line conductive layer 102 located in the second trench portion 202;
  • Step S53 depositing an insulating layer 103 on the second word line conductive layer 102 , the upper surface of the insulating layer 103 is flush with the upper surface of the columnar base 120 .
  • the second word line conductive layer 102 may be made of polysilicon (Poly) material
  • the insulating layer 103 may be made of silicon nitride (SiN) material.
  • SF 6 /CF 4 /Cl 2 /CHF 3 /O 2 /Ar or a mixed gas may be used as the Si/Poly/SiO/SiN etching gas to achieve a certain selectivity ratio.
  • the silicon nitride (SiN) sidewall deposition can be deposited by ALD (atomic layer deposition technology), and the ALD reaction gas can be NH 3 or N 2 /H 2 mixed reaction gas.
  • ALD atomic layer deposition technology
  • the silicon nitride (SiN) covering layer can be LPCVD, and the reaction gas can be SiH 4 or SiH 2 Cl 2 ; LPCVD is: Low Pressure Chemical Vapor Deposition High Temperature Oxidation.
  • ALD SiO deposition can be used for SiO deposition, and the reaction gas can be LTO520/O2 or N zero/O2.
  • the finally formed buried word line includes a two-part structure: the word line part located in the active region, and the pass word line (PWL) part located in the isolation layer between the active regions; The structure of each part is different.
  • Such a structure prevents the electrification of the word line (BW) between the adjacent active areas (AA) in the same direction from affecting the active area (AA) of the next wall, and weakens the impact of the row hammering effect.
  • the upper part of the word line (the second word line conductive layer 102) has a double gate polysilicon (dual gate poly), which avoids the situation of interference caused by the word line, and reduces GIDL (gate-induce drain leakage, gate induced drain leakage current).
  • An embodiment of the present disclosure also provides a memory including the above-mentioned semiconductor structure.
  • the first word line conductive layer 101 only exists in the active region (pillar base 120), and the first word line conductive layer 101 does not exist in the isolation layer 130; the first word line conductive layer 101 of different active regions They are connected through the second word line conductive layer 102; such a structure separates adjacent memory cells (cells) by filled isolation layers 130, making it difficult for electrons to migrate from one memory cell to adjacent memory cells, thereby weakening the Row hammering effect due to electromigration.
  • the buried word line is divided into two parts, the first word line conductive layer only exists in the columnar substrate (ie, the active region), and the isolation layer There is no first word line conductive layer; the first word line conductive layers in different active regions are connected through the second word line conductive layer; such a structure separates adjacent memory cells by filled isolation layers , it is difficult for electrons to migrate from one memory cell to an adjacent memory cell, thereby weakening the row hammering effect caused by electron migration.

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)

Abstract

本公开提供一种导体结构的制作方法、半导体结构及存储器；所述半导体结构包括：基底，基底包括柱状基体和填充在柱状基体周围的隔离层；基底中设置有字线沟槽，字线沟槽沿平行于基底表面的方向延伸；字线沟槽与柱状基体相交的部分形成第一沟槽部，第一沟槽部中从底部到顶部依次设置有第一字线导电层、第二字线导电层、绝缘层；字线沟槽与隔离层相交的部分形成第二沟槽部，第二沟槽部中从底部到顶部依次设置有第二字线导电层、绝缘层。

Description

半导体结构的制作方法、半导体结构及存储器
本公开基于申请号为202210010116.8、申请日为2022年01月06日、申请名称为“半导体结构及其制作方法”的中国专利申请提出，并要求该中国专利申请的优先权，该中国专利申请的全部内容在此引入本公开作为参考。
技术领域
本公开涉及但不限于一种半导体结构的制作方法、半导体结构及存储器。
背景技术
DRAM(Dynamic Random Access Memory)，即动态随机存储器是较为常见的系统内存，其中每个存储单元(cell)包括一个晶体管和一个对应的电容，利用电容内存储电荷的多寡来代表0和1；为了避免漏电导致数据出错，需要周期性地刷新电容。为提升DRAM的集成度以加快对每个存储单元的操作速度，以及应对来自PC、智能手机、平板等市场对DRAM的强劲需求，近年来发展出了埋入式字线DRAM(即buried word line DRAM)结构以满足上述需求。
相关技术中，存储器矩阵中的一个行(Row)被激活，当其被反复刷新(refresh)时，会对邻近的行产生噪声或干扰，进而造成邻近行内的一个或多个单元的数据(Data)发生错误，这种现象被称为所谓的行锤击效应(Row Hammer Effect)。
发明内容
以下是对本公开详细描述的主题的概述。本概述并非是为了限制权利要求的保护范围。
本公开提供一种半导体结构的制作方法、半导体结构及存储器。
根据本公开实施例的第一方面提供一种半导体结构，包括：基底，所述基底包括柱状基体和填充在所述柱状基体周围的隔离层；
所述基底中设置有字线沟槽，所述字线沟槽沿平行于所述基底表面的方向延伸；
所述字线沟槽与所述柱状基体相交的部分形成第一沟槽部，所述第一沟槽部中从底部到顶部依次设置有第一字线导电层、第二字线导电层、绝缘层；
所述字线沟槽与所述隔离层相交的部分形成第二沟槽部，所述第二沟槽部中从底部到顶部依次设置有第二字线导电层、绝缘层。
根据本公开实施例的第二方面提供一种半导体结构的制作方法，包括：
在半导体衬底上刻蚀出初始字线沟槽，并在初始字线沟槽中形成第一字线导电层；
向下刻蚀半导体衬底和第一字线导电层，形成多个柱状基体，所述柱状基体的深度大于所述第一字线导电层的深度；柱状基体中初始字线沟槽保留的部分即为第一沟槽部；
在柱状基体周围填充隔离层；
刻蚀第一字线导电层和隔离层，以在所述隔离层中形成第二沟槽部；其中，所述第一沟槽部连通所述第二沟槽部以构成字线沟槽，所述第二沟槽部的底部高于所述第一沟槽部的底部；
在所述字线沟槽中沉积第二字线导电层和绝缘层。
根据本公开实施例的第三方面提供一种存储器，包括如上第一方面所述的半导体结构。
本公开的实施例所提供的半导体结构的制作方法、半导体结构及存储器，将埋入式字线分为两部分，第一字线导电层仅存在于柱状基体(即有源区)，隔离层中不存在第一字线导电层；不同有源区的第一字线导电层之间通过第二字线导电层连接；这样的结构使相邻的存储单元之间被填充的隔离层所分隔，电子难以从一个存储单元迁移到临近的存储单 元，从而减弱电子迁移造成的行锤击效应。
在阅读并理解了附图和详细描述后，可以明白其他方面。
附图说明
并入到说明书中并且构成说明书的一部分的附图示出了本公开的实施例，并且与描述一起用于解释本公开实施例的原理。在这些附图中，类似的附图标记用于表示类似的要素。下面描述中的附图是本公开的一些实施例，而不是全部实施例。对于本领域技术人员来讲，在不付出创造性劳动的前提下，可以根据这些附图获得其他的附图。
图1a是一种存储器的埋入式字线的立体结构示意图。
图1b是图1a的水平方向的截面示意图和有源区延伸方向的剖面图。
图2a是本公开实施例的一种半导体结构的示意图。
图2b是图2a的沿AA’方向的剖面图。
图2c是图2a的沿BB’方向的剖面图。
图3是本公开实施例的一种半导体结构的制作方法流程图。
图4a-4b是本公开实施例的一种半导体结构的制作方法中形成字线结构的过程示意图。
图5a-5c是本公开实施例的一种半导体结构的制作方法中形成小岛形的SiN掩膜的过程示意图。
图6a-6c是本公开实施例的一种半导体结构的制作方法中形成柱状有源区的过程示意图。
图7a-7c是本公开实施例的一种半导体结构的制作方法中形成多晶硅层、绝缘层的过程示意图。
附图标记说明：
100-基底；110-衬底层；120-柱状基体；130-隔离层；101-第一字线导电层；102-第二字线导电层；103-绝缘层；104-通过字线；201-第一沟槽部；202-第二沟槽部；
10-半导体衬底；301-第一字线掩膜；302-线形掩膜；303-第一掩膜；304-岛形掩膜；305-第二掩膜；306-第二字线掩膜；307-第三掩膜。
具体实施方式
下面将结合本公开实施例中的附图，对公开实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本公开一部分实施例，而不是全部的实施例。基于本公开中的实施例，本领域技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本公开保护的范围。需要说明的是，在不冲突的情况下，本公开中的实施例及实施例中的特征可以相互任意组合。
为进一步详述本公开的技术方案，首先具体解释行锤击效应(Row Hammer Effect)产生的原因。
如图1a所示，现有的存储器的基底100结构包括衬底层110、柱状基体120、隔离层130；柱状基体120垂直于衬底层110，隔离层130填充在柱状基体120周围。柱状基体120即为存储器的有源区(Active Area，简称AA区)。
基底100中设置有埋入式字线(Buried Word Line，简称BWL)，根据图1a可以看出，不同的有源区之间，字线是连续的，如图中虚线框标出的位置，这部分字线称为通过字线(Passing Word Line，简称PWL)。如图1b所示，由于通过字线104的存在，使电子容易从一个存储单元(cell)穿越通过字线104到达临近的存储单元(cell)，从而产生行锤击效应(Row Hammer Effect)。
本公开提出了一种半导体结构的制作方法、半导体结构及存储器，以减弱电子迁移造成的行锤击效应。
以下结合附图和具体实施例对本公开的半导体结构的制作方法、半导体结构及存储器作进一步详细说明。根据下面的说明，本公开的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本公开实施例的目的。应该理解，在以下的描述中，可以基于附图进行关于在各层“上”和“下”的指代。但应当理解的是，空间相对术语旨在包含除了器件在图中所描述的方位之外的在使用或操作中的不同方位。例如，如果附图中的器件被倒置或者以其他不同方式定位(如旋转)，示例性术语“在……上”也可以包括“在……下”和其他方位关系。当层、区域、图案或结构被称作在衬底、层、区域和/或图案“上”时，它可以直接位于另一个层或衬底上，和/或还可以存在插入层。类似的，当层被称作在另一个层“下”时，它可以直接位于另一个层下，和/或还可以存在一个或多个插入层。
图2a是根据一示例性实施例示出的一种半导体结构的示意图。该结构包括：基底100，基底100包括柱状基体120和填充在柱状基体120周围的隔离层130。基底100中设置有字线沟槽，字线沟槽沿平行于基底100表面的方向延伸。
如图2c所示，字线沟槽与柱状基体120相交的部分形成第一沟槽部201，第一沟槽部201中从底部到顶部依次设置有第一字线导电层101、第二字线导电层102、绝缘层103。字线沟槽与隔离层130相交的部分形成第二沟槽部202，第二沟槽部202中从底部到顶部依次设置有第二字线导电层102、绝缘层103。
对比图1a和图2a和2b，可以看出：本公开的半导体结构，第一字线导电层101仅存在于有源区(柱状基体120)，隔离层130中不存在第一字线导电层101；不同的有源区的第一字线导电层101之间通过第二字线导电层102连接；这样的结构使相邻的存储单元(cell)之间被填充的隔离层130所分隔，电子难以从一个存储单元迁移到临近的存储单元，从而减弱电子迁移造成的行锤击效应。
如图2c所示，一些实施例中，第一沟槽部201的深度D1大于第二沟槽部202的深度D4。第一沟槽部201中的第一字线导电层101的顶端面低于第二沟槽部202的底端面，即D3>D4。例如，D4约为二分之一D1(D4＝1/2×D1)，D3约为三分之二D1(D3＝2/3×D1)。
一些实施例中，柱状基体的材质可以为硅(Si)；隔离层的材质可以为氧化硅(SiO)。
一些实施例中，第一字线导电层101的材质可以为金属或金属化合物；例如，可以是氮化钛(TiN)、钨(W)中的一种或者两种的组合。第二字线导电层102的材质可以为半导体材料，例如，可以是掺杂型多晶硅。绝缘层103的材质可以为氮化硅(SiN)。需要说明的是，第二字线导电层102(多晶硅)也是字线的一部分，多晶硅的功函数较低，能够降低GIDL(gate-induced drain leakage，栅诱导漏极泄漏电流)。
图3是根据一示例性实施例示出的一种半导体结构的制作方法流程图。该方法包括：
步骤S1：在半导体衬底上刻蚀出初始字线沟槽，并在初始字线沟槽中形成第一字线导电层。
步骤S2：向下刻蚀半导体衬底和第一字线导电层，形成多个柱状基体，柱状基体的深度大于第一字线导电层的深度；柱状基体中初始字线沟槽保留的部分即为第一沟槽部。
参照图2c，柱状基体的深度为D2，此时的第一字线导电层的深度为D1，其中D2>D1，以保证第一字线导电层101与柱状基体120相交的部分被保留，第一字线 导电层101与隔离层130相交的部分被全部刻蚀；此时初始字线沟槽保留的部分即为第一沟槽部201。
步骤S3：在柱状基体周围填充隔离层。
步骤S4：刻蚀第一字线导电层和隔离层，以在隔离层中形成第二沟槽部；其中，第一沟槽部连通第二沟槽部以构成字线沟槽，第二沟槽部的底部高于第一沟槽部的底部。其中，第一字线导电层的刻蚀深度为D3，隔离层的刻蚀深度为D4。
参照图2c，此时隔离层130中刻蚀出的部分即为第二沟槽部202；其中D4≤D3<D1，以使第一沟槽部201的底部保留部分第一字线导电层101，第二沟槽部202的底部不低于第一字线导电层101的顶部。
步骤S5：在字线沟槽中沉积第二字线导电层和绝缘层。
如图2c所示，步骤S5完成后，第一沟槽部201中从底部到顶部依次为第一字线导电层101、第二字线导电层102、绝缘层103，第二沟槽部202中从底部到顶部依次为第二字线导电层102、绝缘层103。
本公开的方法是先制备字线(BW)后制备有源区(AA)，最终形成的埋入式字线包括两部分结构：位于有源区的字线部分、位于有源区之间隔离层的通过字线(PWL)部分；并且两个部分的结构不同。这样的结构避免了同一方向相邻有源区(AA)之间字线(BW)通电影响隔壁的有源区(AA)，减弱了行锤击效应的影响。
下面结合具体的应用场景，结合图4a-图7c，对本公开的技术方案进行拓展说明。
一些实施例中，步骤S1中，在半导体衬底上刻蚀出初始字线沟槽，具体可以包括：
步骤S11、参照图4a，在半导体衬底10上沉积第一字线掩膜301；如图4a所示，半导体衬底10可以是Si材质衬底，第一字线掩膜301为Si衬底上的条形掩膜图案，第一字线掩膜301可以是光刻胶；
步骤S12、以第一字线掩膜301为掩膜，刻蚀半导体衬底10，以形成初始字线沟槽，初始字线沟槽沿平行于半导体衬底表面的方向延伸。
一些实施例中，步骤S1中，在初始字线沟槽中形成第一字线导电层之前，还包括：
步骤S13、沉积栅极氧化层，栅极氧化层覆盖初始字线沟槽的底面和侧壁；
步骤S14、沉积阻挡层，阻挡层覆盖栅极氧化层的底面和侧壁。
本公开实施例中，栅极氧化层可以是氧化物材料，比如氧化硅(SiO)。阻挡层可以是绝缘材料。
一些实施例中，步骤S1中，在初始字线沟槽中形成第一字线导电层，具体可以包括：
步骤S15、沉积第一字线导电材料层；字线导电材料层填充初始字线沟槽，且覆盖半导体衬底10的上表面。
步骤S16、参照图4b，平坦化第一字线导电材料层以形成第一字线导电层101，第一字线导电层101的上表面与半导体衬底10的上表面平齐。步骤S1完成后，字线结构的形态如图4b所示。
本公开实施例中，第一字线导电层101可以是金属或金属化合物，比如可以是金属钨(W)或氮化钛(TiN)或二者的组合。
一些实施例中，步骤S2中，向下刻蚀半导体衬底和第一字线导电层，形成多个柱状基体，具体可以包括：
步骤S21、如图5a所示，在半导体衬底10上沉积线形掩膜302；线形掩膜302的材质为SiN。
步骤S22、参照图5a和5c，部分线形掩膜302，以形成岛形掩膜304。
本公开实施例中，部分线形掩膜302的步骤具体可以包括：
步骤S221、如图5a所示，在线形掩膜302上形成第一掩膜303，第一掩膜303为光刻胶；
步骤S222、如图5a、5b及5c所示，将第一掩膜303切断，形成第二掩膜305；
步骤S223、如图5c所示，基于第二掩膜305部分刻蚀线形掩膜302，形成岛形掩膜304。
步骤S23、如图5c和6a所示，以岛形掩膜304为掩膜刻蚀半导体衬底10和第一字线导电层101，以形成柱状基体120。刻蚀半导体衬底10后剩余的部分形成底部的衬底层110和垂直的柱状基体120；此时第一字线导电层101与柱状基体120相交的部分被保留，其余部分被刻蚀掉。
参照图6b，一些实施例中，步骤S3，在柱状基体周围填充隔离层，具体可以包括：
步骤S31、在柱状基体周围填充隔离材料层，隔离材料层覆盖岛形掩膜的上表面；
步骤S32、平坦化隔离材料层以形成隔离层130，隔离层的130上表面与岛形掩膜304的上表面平齐。本公开实施例中，隔离层130可以是氧化物材料，比如氧化硅(SiO)。
参照图6b，步骤S3完成后，保留了岛型掩膜304，用以保护第一字线导电层101。平坦化操作具体采用CMP(Chemical Mechanical Polishing，化学机械研磨)平整表层。
一些实施例中，步骤S4中，刻蚀第一字线导电层和隔离层，以在隔离层中形成第二沟槽部，具体包括：
步骤S41、如图6a和图6c所示，在第一字线导电层101和隔离层130表面形成第二字线掩膜306，第二字线掩膜306和第一字线掩膜301在半导体衬底10上的投影重合。
本公开实施例中，第二字线掩膜306为SiN材质。参照图5c和图6c，形成第二字线掩膜306的步骤可以包括：先在半导体衬底10的上表面沉积一层SiN材料，再沉积一层光刻胶；然后图形化光刻胶层，形成第三掩膜307；最后基于第三掩膜307刻蚀SiN材料层，形成第二字线掩膜306。
步骤S42、如图6c和图7a所示，以第二字线掩膜306为掩膜刻蚀隔离层130，以在隔离层130中形成第二沟槽部202；参照图2c，此次刻蚀隔离层130的刻蚀深度为D4。
步骤S43、如图2c、图6c和图7a所示，以第二字线掩膜306为掩膜刻蚀第一字线导电层101，以暴露部分第一沟槽部201；参照图2c，此次刻蚀第一字线导电层101的刻蚀深度为D3，也即暴露的第一沟槽部201的深度D3大于第二沟槽部202的深度D4。
一些实施例中，步骤S4中，刻蚀第一字线导电层和隔离层，以在隔离层中形成第二沟槽部之后，还包括：
步骤S44、如图图7a-图7b所示，去除岛形掩膜304和部分隔离层130，以使保留的隔离层130的上表面与柱状基体120的上表面平齐。
如图2b-图2c、图6c和图7c所示，一些实施例中，步骤S5，在字线沟槽中沉积第二字线导电层和绝缘层，具体可以包括：
步骤S51、去除第二字线掩模306；
步骤S52、在第二沟槽部202和暴露的第一沟槽部201沉积第二字线导电层102； 参照图2b，第二字线导电层102的上表面低于柱状基体120的上表面；由于步骤S4中D3大于D4(即第二沟槽部202底部低于暴露的第一沟槽部201底部)，因此位于第一沟槽部201的第二字线导电层102的底面低于位于第二沟槽部202的第二字线导电层102的底面；
步骤S53、在第二字线导电层102上沉积绝缘层103，绝缘层103上表面与柱状基体120的上表面平齐。本公开实施例中，第二字线导电层102可以是多晶硅(Poly)材料，绝缘层103可以是氮化硅(SiN)材料。
需要说明的是，本公开的实施例中，Si/Poly/SiO/SiN蚀刻气体可采用SF 6/CF 4/Cl 2/CHF 3/O 2/Ar或混合气体，以达到一定的选择比。
氮化硅(SiN)侧壁沉积可采用ALD(原子层沉积技术)沉积，ALD反应气体可以是NH 3或N 2/H 2混合反应气体。
氮化硅(SiN)覆盖层可采用LPCVD，反应气体可以是SiH 4或SiH 2Cl 2；LPCVD即：低压化学气相沉积高温氧化(Low Pressure Chemical Vapor Deposition High Temperature Oxidation)。
SiO沉积可采用ALD SiO沉积，反应气体可以是LTO520/O2或者N zero/O2。
通过本公开方法制作的半导体结构，最终形成的埋入式字线包括两部分结构：位于有源区的字线部分、位于有源区之间隔离层的通过字线(PWL)部分；并且两个部分的结构不同。这样的结构避免了同一方向相邻有源区(AA)之间字线(BW)通电影响隔壁的有源区(AA)，减弱了行锤击效应的影响。且字线的上层部分(第二字线导电层102)具有双栅极多晶硅(dual gate poly)，避免了通过字线造成干扰的情况，且减小了GIDL(gate-induce drain leakage，栅诱导漏极泄漏电流)。
本公开的实施例还提供一种存储器，包括上述的半导体结构。该半导体结构，第一字线导电层101仅存在于有源区(柱状基体120)，隔离层130中不存在第一字线导电层101；不同的有源区的第一字线导电层101之间通过第二字线导电层102连接；这样的结构使相邻的存储单元(cell)之间被填充的隔离层130所分隔，电子难以从一个存储单元迁移到临近的存储单元，从而减弱电子迁移造成的行锤击效应。
本说明书中各实施例或实施方式采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分相互参见即可。
在本说明书的描述中，参考术语“实施例”、“示例性的实施例”、“一些实施方式”、“示意性实施方式”、“示例”等的描述意指结合实施方式或示例描述的具体特征、结构、材料或者特点包含于本公开的至少一个实施方式或示例中。
在本说明书中，对上述术语的示意性表述不一定指的是相同的实施方式或示例。而且，描述的具体特征、结构、材料或者特点可以在任何的一个或多个实施方式或示例中以合适的方式结合。
在本公开的描述中，需要说明的是，术语“中心”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本公开和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本公开的限制。
可以理解的是，本公开所使用的术语“第一”、“第二”等可在本公开中用于描述各种结构，但这些结构不受这些术语的限制。这些术语仅用于将第一个结构与另一个结构区分。
在一个或多个附图中，相同的元件采用类似的附图标记来表示。为了清楚起见，附图中的多个部分没有按比例绘制。此外，可能未示出某些公知的部分。为了简明起见，可以在一幅图中描述经过数个步骤后获得的结构。在下文中描述了本公 开的许多特定的细节，例如器件的结构、材料、尺寸、处理工艺和技术，以便更清楚地理解本公开。但正如本领域技术人员能够理解的那样，可以不按照这些特定的细节来实现本公开。
最后应说明的是：以上各实施例仅用以说明本公开的技术方案，而非对其限制；尽管参照前述各实施例对本公开进行了详细的说明，本领域技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本公开各实施例技术方案的范围。
工业实用性
本公开实施例所提供的半导体结构的制作方法、半导体结构及存储器中，将埋入式字线分为两部分，第一字线导电层仅存在于柱状基体(即有源区)，隔离层中不存在第一字线导电层；不同有源区的第一字线导电层之间通过第二字线导电层连接；这样的结构使相邻的存储单元之间被填充的隔离层所分隔，电子难以从一个存储单元迁移到临近的存储单元，从而减弱电子迁移造成的行锤击效应。

Claims (15)

  1. 一种半导体结构，包括：基底，所述基底包括柱状基体和填充在所述柱状基体周围的隔离层；
    所述基底中设置有字线沟槽，所述字线沟槽沿平行于所述基底表面的方向延伸；
    所述字线沟槽与所述柱状基体相交的部分形成第一沟槽部，所述第一沟槽部中从底部到顶部依次设置有第一字线导电层、第二字线导电层、绝缘层；
    所述字线沟槽与所述隔离层相交的部分形成第二沟槽部，所述第二沟槽部中从底部到顶部依次设置有第二字线导电层、绝缘层。
  2. 根据权利要求1所述的半导体结构，其中，所述第一沟槽部的深度大于所述述第二沟槽部的深度。
  3. 根据权利要求2所述的半导体结构，其中，所述第一沟槽部中的第一字线导电层的顶端面低于所述第二沟槽部的底端面。
  4. 根据权利要求1-3任一项所述的半导体结构，其中，所述柱状基体的材质为硅；所述隔离层的材质为氧化硅。
  5. 根据权利要求1-3任一项所述的半导体结构，其中，所述第一字线导电层的材质为氮化钛、钨中的一种或者两种的组合；所述第二字线导电层的材质为掺杂型多晶硅；所述绝缘层的材质为氮化硅。
  6. 一种半导体结构的制作方法，包括：
    在半导体衬底上刻蚀出初始字线沟槽，并在初始字线沟槽中形成第一字线导电层；
    向下刻蚀半导体衬底和第一字线导电层，形成多个柱状基体，所述柱状基体的深度大于所述第一字线导电层的深度；柱状基体中初始字线沟槽保留的部分即为第一沟槽部；
    在柱状基体周围填充隔离层；
    刻蚀第一字线导电层和隔离层，以在所述隔离层中形成第二沟槽部；其中，所述第一沟槽部连通所述第二沟槽部以构成字线沟槽，所述第二沟槽部的底部高于所述第一沟槽部的底部；
    在所述字线沟槽中沉积第二字线导电层和绝缘层。
  7. 根据权利要求6所述的方法，其中，所述在半导体衬底上刻蚀出初始字线沟槽包括：
    在半导体衬底上沉积第一字线掩膜；
    以所述第一字线掩膜为掩膜，刻蚀所述半导体衬底，以形成初始字线沟槽，所述初始字线沟槽沿平行于所述半导体衬底表面的方向延伸。
  8. 根据权利要求7所述的方法，所述在初始字线沟槽中形成第一字线导电层之前，还包括：
    沉积栅极氧化层，所述栅极氧化层覆盖所述初始字线沟槽的底面和侧壁；
    沉积阻挡层，所述阻挡层覆盖所述栅极氧化层的底面和侧壁。
  9. 根据权利要求7所述的方法，其中，所述在初始字线沟槽中形成第一字线导电层包括：
    沉积第一字线导电材料层；所述字线导电材料层填充所述初始字线沟槽，且覆盖所述半导体衬底上表面；
    平坦化所述第一字线导电材料层以形成第一字线导电层，所述第一字线导电层的上表面与所述半导体衬底的上表面平齐。
  10. 根据权利要求6所述的方法，其中，所述向下刻蚀半导体衬底和第一字线导电层，形成多个柱状基体包括：
    在半导体衬底上沉积线形掩膜；
    部分刻蚀所述线形掩膜，以形成岛形掩膜；
    以所述岛形掩膜为掩膜刻蚀所述半导体衬底和第一字线导电层，以形成柱状基体。
  11. 根据权利要求10所述的方法，其中，所述在柱状基体周围填充隔离层包括：
    在柱状基体周围填充隔离材料层，所述隔离材料层覆盖所述岛形掩膜的上表面；
    平坦化所述隔离材料层以形成隔离层，所述隔离层的上表面与所述岛形掩膜的上表面平齐。
  12. 根据权利要求11所述的方法，其中，刻蚀第一字线导电层和隔离层，以在所述隔离层中形成第二沟槽部包括：
    在所述第一字线导电层和隔离层表面形成第二字线掩膜，所述第二字线掩膜和所述第一字线掩膜在所述半导体衬底上的投影重合；
    以所述第二字线掩膜为掩膜刻蚀所述隔离层，以在所述隔离层中形成第二沟槽部；
    以所述第二字线掩膜为掩膜刻蚀所述第一字线导电层，以暴露部分第一沟槽部，暴露的第一沟槽部的深度大于所述第二沟槽部的深度。
  13. 根据权利要求12所述的方法，刻蚀第一字线导电层和隔离层，以在所述隔离层中形成第二沟槽部之后，还包括：
    去除所述岛形掩膜和部分所述隔离层，以使保留的所述隔离层的上表面与所述柱状基体的上表面平齐。
  14. 根据权利要求12所述的方法，其中，所述在所述字线沟槽中沉积第二字线导电层和绝缘层包括：
    去除第二字线掩模；
    在所述第二沟槽部和暴露的第一沟槽部沉积第二字线导电层，所述第二字线导电层的上表面低于所述柱状基体的上表面，位于所述第一沟槽部的第二字线导电层的底面低于位于所述第二沟槽部的第二字线导电层的底面；
    在所述第二字线导电层上沉积绝缘层，所述绝缘层上表面与所述柱状基体的上表面平齐。
  15. 一种存储器，包括如权利要求1至5任一项所述的半导体结构。
PCT/CN2022/087125 2022-01-06 2022-04-15 半导体结构的制作方法、半导体结构及存储器 WO2023130608A1 (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
US18/363,819 US11856754B2 (en) 2022-01-06 2023-08-02 Method of manufacturing semiconductor structure, semiconductor structure, and memory

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
CN202210010116.8A CN116456714A (zh) 2022-01-06 2022-01-06 半导体结构及其制作方法
CN202210010116.8 2022-01-06

Related Child Applications (1)

Application Number Title Priority Date Filing Date
US18/363,819 Continuation US11856754B2 (en) 2022-01-06 2023-08-02 Method of manufacturing semiconductor structure, semiconductor structure, and memory

Publications (1)

Publication Number Publication Date
WO2023130608A1 true WO2023130608A1 (zh) 2023-07-13

Family

ID=87072995

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/CN2022/087125 WO2023130608A1 (zh) 2022-01-06 2022-04-15 半导体结构的制作方法、半导体结构及存储器

Country Status (3)

Country Link
US (1) US11856754B2 (zh)
CN (1) CN116456714A (zh)
WO (1) WO2023130608A1 (zh)

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107240586A (zh) * 2017-07-26 2017-10-10 睿力集成电路有限公司 存储器及其形成方法、半导体器件
CN107680969A (zh) * 2017-11-13 2018-02-09 睿力集成电路有限公司 非对称鳍内存晶体管及其形成方法、半导体器件
CN108807282A (zh) * 2017-04-28 2018-11-13 长鑫存储技术有限公司 存储器的形成方法

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105097641B (zh) 2014-05-09 2017-11-07 华邦电子股份有限公司 埋入式字线及其隔离结构的制造方法
CN108666313B (zh) * 2017-03-30 2021-01-12 联华电子股份有限公司 改善动态随机存储器行锤现象的半导体结构及其制作方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108807282A (zh) * 2017-04-28 2018-11-13 长鑫存储技术有限公司 存储器的形成方法
CN107240586A (zh) * 2017-07-26 2017-10-10 睿力集成电路有限公司 存储器及其形成方法、半导体器件
CN107680969A (zh) * 2017-11-13 2018-02-09 睿力集成电路有限公司 非对称鳍内存晶体管及其形成方法、半导体器件

Also Published As

Publication number Publication date
CN116456714A (zh) 2023-07-18
US11856754B2 (en) 2023-12-26
US20230389295A1 (en) 2023-11-30

Similar Documents

Publication Publication Date Title
KR100495579B1 (ko) 메모리 어레이 형성 방법
US8691680B2 (en) Method for fabricating memory device with buried digit lines and buried word lines
CN113035872B (zh) 半导体结构及其制作方法
CN110634869A (zh) 存储器阵列及其制造方法
KR102505229B1 (ko) 반도체 소자 및 반도체 소자 제조 방법
US6573551B1 (en) Semiconductor memory device having self-aligned contact and fabricating method thereof
US20120217576A1 (en) Semiconductor device and method for forming the same
US10043810B1 (en) Dynamic random access memory and method of fabricating the same
US10424586B2 (en) Memory device including a trench isolation structure between buried word lines and manufacturing method thereof
WO2023130608A1 (zh) 半导体结构的制作方法、半导体结构及存储器
EP4287256A1 (en) Semiconductor structure and manufacturing method therefor
CN115172267A (zh) 半导体结构及其制备方法
WO2023130607A1 (zh) 半导体结构的制备方法、半导体结构及存储器
US12120867B2 (en) Manufacturing method of semiconductor structure
TWI818247B (zh) 積體電路裝置
US11942522B2 (en) Method for manufacturing semiconductor structure and semiconductor structure
CN117529103B (zh) 半导体结构及其形成方法
US20230009397A1 (en) Dynamic random access memory and method of manufacturing the same
CN115116962B (zh) 半导体结构的制备方法和半导体结构
TWI808525B (zh) 動態隨機存取記憶體結構及其製造方法
JPH09191089A (ja) 半導体素子のキャパシタ製造方法
US20230422466A1 (en) Semiconductor structure and formation method thereof
US7078290B2 (en) Method for forming a top oxide with nitride liner
WO2024041040A1 (zh) 半导体器件及其制备方法
US7736971B2 (en) Semiconductor device and method of fabricating the same

Legal Events

Date Code Title Description
NENP Non-entry into the national phase

Ref country code: DE