CN116403904A - 半导体器件的制备方法 - Google Patents

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CN116403904A CN202310204373.XA CN202310204373A CN116403904A CN 116403904 A CN116403904 A CN 116403904A CN 202310204373 A CN202310204373 A CN 202310204373A CN 116403904 A CN116403904 A CN 116403904A
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Dongguan Zhongji Integrated Circuit Co ltd
Sino Nitride Semiconductor Co Ltd
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Abstract

本发明提供一种半导体器件的制备方法，包括步骤：1)提供一半导体结构；2)在半导体结构上形成底部势垒层；3)在底部势垒层上形成顶部势垒层，顶部势垒层形成有栅极槽，栅极槽显露底部势垒层的顶面；4)在栅极槽中形成栅极结构。本发明通过底部势垒层保护沟道层，一方面可以有效避免在清洗或刻蚀过程中在沟道层中引入杂质，保证沟道层的质量；另一方面本发明可以有效避免常规势垒层全去除方法损伤沟道层，降低沟道层的缺陷；又一方面本发明可以有效避免常规势垒层部分去除方法使得蚀刻深度不一致并难以精确控制的缺陷，本发明通过原子层沉积工艺形成超薄底部势垒层，可以精确控制沟槽栅深度，使得器件的保持阈值电压一致。

Description

半导体器件的制备方法
技术领域
本发明属于半导体集成电路设计及制造领域，特别是涉及一种半导体器件的制备方法。
背景技术
目前，主流的功率半导体器件(电力电子器件)依然以硅材料为主，但是硅材料耐击穿电压低，以及设计、工艺上已经到达其材料极限，成为制约其发展的主要问题。以SiC、GaN为代表的第三代半导体(又称宽禁带半导体)在功率半导体领域逐渐渗透到电动汽车、电源、消费类电子等行业中，实现了部分对硅基材料的替代，在小型化、低功耗、高频率等方面均有优异表现。
当前，GaN功率器件主要有肖特基势垒二极管(Schottky barrier diode，SBD)，高电子迁移率晶体管(High electron mobility transistor，HEMT)及金属氧化物半导体场效应晶体管(Metal Oxide Semiconductor Field Effect Transistor，MOSFET)等。GaN功率器件，比如HEMT，的一大特点是具有二维电子气沟道(2dimension electron gas，2DEG)，使得其通常为常开型器件，而实际应用需求常关型器件。为实现常关性器件，提出了沟槽栅、氟离子注入栅及P型栅等结构。在这些结构中，沟槽栅的实现最简单，故而应用较广泛。现有沟槽栅的实现方法有三种：1)势垒层全去除；2)去除部分势垒层；3)选择性生长。在方法1)中，势垒层全去除可以获得具有较大阈值电压的功率器件，但势垒层全去除过程容易损伤沟道层，增大导通电阻，且清洗过程中引入的附着于栅极底部的杂质作为缺陷中心，在器件工作过程中吸附电荷，降低器件的工作频率并导致电流崩塌效应。在方法2)中，去除部分势垒层的过程不会损伤沟道层，但很难精确控制势垒层的去除深度，使得去除深度不一致，不同器件的阈值电压不一致，产生阈值电压漂移效应。在方法3)中，涉及到掩膜层的沉积及去除，同样会引入的附着于栅极底部的杂质作为缺陷中心，在器件工作过程中吸附电荷，降低器件的工作频率并导致电流崩塌效应。
应该注意，上面对技术背景的介绍只是为了方便对本申请的技术方案进行清楚、完整的说明，并方便本领域技术人员的理解而阐述的。不能仅仅因为这些方案在本申请的背景技术部分进行了阐述而认为上述技术方案为本领域技术人员所公知。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种半导体器件的制备方法，用于解决现有技术中栅极的制备过程中容易产生缺陷或/及阈值电压漂移的问题。
为实现上述目的及其他相关目的，本发明提供一种半导体器件的制备方法，所述制备方法包括：1)提供一半导体结构；2)在所述半导体结构上形成底部势垒层；3)在所述底部势垒层上形成顶部势垒层，所述顶部势垒层形成有栅极槽，所述栅极槽显露所述底部势垒层的顶面；4)在所述栅极槽中形成栅极结构。
可选地，步骤2)通过原子层沉积工艺在所述半导体结构上形成底部势垒层，所述底部势垒层的厚度为1纳米～5纳米。
可选地，所述底部势垒层包括氮化物薄膜，所述氮化物薄膜包括AlN、AlGaN、AlInGaN、InN、InGaN、及InAlN中的一种。
可选地，步骤3)包括：3-1)在所述底部势垒层上形成生长阻挡层，所述生长阻挡层与栅极槽区域对应设置；3-2)通过金属有机物化学气相沉积工艺或原子层沉积工艺在所述底部势垒层上沉积顶部势垒层；3-2)去除所述生长阻挡层，以形成栅极槽。
可选地，步骤3)包括：3-1)通过金属有机物化学气相沉积工艺或原子层沉积工艺在所述底部势垒层上沉积顶部势垒层；3-2)通过光刻工艺和刻蚀工艺在所述顶部势垒层中形成栅极结构，所述底部势垒层和所述顶部势垒层设置为不同的材料，所述刻蚀停留在所述底部势垒层的顶面。
可选地，所述顶部势垒层包括氮化物薄膜，所述氮化物薄膜包括AlN、AlGaN、AlInGaN和InAlN中的一种。
可选地，所述半导体器件为电流孔径垂直电子晶体管，所述半导体结构包括：衬底；漂移层，形成于所述衬底上；电流阻挡层，设置于所述漂移层中，所述电流阻挡层中设有电流孔，所述电流孔用于限定电流路径；沟道层，设置于所述电流阻挡层之上；所述栅极对应设置于所述电流孔上方；所述半导体器件还包括：漏极，设置于所述衬底底面；源极，设置于所述顶部势垒层上，且设置于所述栅极结构外围。
可选地，所述衬底包括N型重掺杂GaN层，所述漂移层包括N型轻掺杂GaN层。
可选地，所述半导体器件为高电子迁移率晶体管，所述半导体结构包括：衬底；沟道层，设置于所述衬底上，所述底部势垒层设置于所述沟道层上，所述沟道层包括二维电子气沟道；所述半导体器还包括：源极和漏极，分别设置于所述栅极结构的两侧。
可选地，所述沟道层包括本征GaN，所述GaN沟道层和所述底部势垒层之间形成二维电子气沟道。
可选地，所述栅极结构包括P型GaN层和设置于所述P型GaN层上的金属栅，所述P型GaN层进一步耗尽下方的所述GaN沟道层和所述底部势垒层之间的二维电子气，以形成常关型的晶体管。
可选地，所述栅极结构包括设置于所述底部势垒层之上并与其肖特基接触的金属栅，所述金属栅耗尽下方的所述GaN沟道层和所述底部势垒层之间的二维电子气，以形成常关型的晶体管。
如上所述，本发明的半导体器件的制备方法，具有以下有益效果：
本发明通过底部势垒层保护沟道层，一方面可以有效避免在清洗或刻蚀过程中在沟道层表面引入杂质，保证沟道层的质量，降低器件的导通电阻并保证导通电流的稳定性；另一方面本发明可以有效避免常规势垒层全去除方法损伤沟道层，降低沟道层的缺陷；又一方面本发明可以有效避免常规势垒层部分去除方法使得蚀刻深度不一致并难以精确控制的缺陷，本发明通过原子层沉积工艺形成超薄底部势垒层，可以精确控制沟槽栅深度，使得器件的保持阈值电压一致。
附图说明
所包括的附图用来提供对本申请实施例的进一步的理解，其构成了说明书的一部分，用于说明本申请的实施方式，并与文字描述一起来阐释本申请的原理。显而易见地，下面描述中的附图仅仅是本申请的一些实施例。
图1～图5显示为本发明实施例1的半导体器件(电流孔径垂直电子晶体管)的制备方法各步骤所呈现的结构示意图。
图6～图10显示为本发明实施例2的半导体器件(高电子迁移率晶体管)的制备方法各步骤所呈现的结构示意图。
元件标号说明
101 N型重掺杂GaN层
102 N型轻掺杂GaN层
103 电流阻挡层
104 源极
105 漏极
106 沟道层
201 衬底
202 缓冲层
203 沟道层
204 源极
205 漏极
301 底部势垒层
302 顶部势垒层
303 栅极槽
304 栅极结构
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
应该强调，术语“包括/包含”在本文使用时指特征、整件、步骤或组件的存在，但并不排除一个或更多个其它特征、整件、步骤或组件的存在或附加。
针对一种实施方式描述和/或示出的特征可以以相同或类似的方式在一个或更多个其它实施方式中使用，与其它实施方式中的特征相组合，或替代其它实施方式中的特征。
如在详述本发明实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。
为了方便描述，此处可能使用诸如“之下”、“下方”、“低于”、“下面”、“上方”、“上”等的空间关系词语来描述附图中所示的一个元件或特征与其他元件或特征的关系。将理解到，这些空间关系词语意图包含使用中或操作中的器件的、除了附图中描绘的方向之外的其他方向。此外，当一层被称为在两层“之间”时，它可以是所述两层之间仅有的层，或者也可以存在一个或多个介于其间的层。
在本申请的上下文中，所描述的第一特征在第二特征“之上”的结构可以包括第一和第二特征形成为直接接触的实施例，也可以包括另外的特征形成在第一和第二特征之间的实施例，这样第一和第二特征可能不是直接接触。
需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图示中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
实施例1
如图1～图5所示，本实施例提供一种半导体器件的制备方法，所述制备方法包括以下步骤：
如图1所示，首先进行步骤1)，提供一半导体结构。
在本实施例中，所述半导体器件为电流孔径垂直电子晶体管，所述半导体结构包括：衬底；漂移层，形成于所述衬底上；电流阻挡层103，设置于所述漂移层中，所述电流阻挡层103中设有电流孔104，所述电流孔104用于限定电流路径；沟道层106，设置于所述电流阻挡层之上。
在一个实施例中，所述电流阻挡层103可以设置为环形，如圆环形、矩形环状等，当然，所述电流孔也可以为相隔排布的两个条状绝缘层，并不不限此处所列举的示例。所述电流阻挡层103可以通过外延工艺形成或者通过离子注入工艺形成。所述电流阻挡层103的材料例如可以为通过Mg注入的GaN层。
在一个实施例中，所述衬底包括N型重掺杂GaN层101，所述漂移层包括N型轻掺杂GaN层102，所述沟道层106包括本征GaN层。
如图2所示，然后进行步骤2)，在所述半导体结构上形成底部势垒层301。
在一个实施例中，步骤2)通过原子层沉积工艺在所述半导体结构上形成底部势垒层301，所述底部势垒层301的厚度为1纳米～5纳米。通过原子层沉积工艺，可以精准控制所述底部势垒层301的厚度，从而保证器件阈值的一致性。
在一个实施例中，所述底部势垒层301包括氮化物薄膜，所述氮化物薄膜包括AlN、AlGaN、AlInGaN、InN、InGaN及InAlN中的一种。
如图3所示，然后进行步骤3)，在所述底部势垒层301上形成顶部势垒层302，所述顶部势垒层302形成有栅极槽303，所述栅极槽303显露所述底部势垒层301的顶面；
在一个实施例中，步骤3)可以包括以下步骤：
步骤3-1)，在所述底部势垒层301上形成生长阻挡层，所述生长阻挡层与栅极槽303区域对应设置；所述生长阻挡层例如可以为光刻胶或可以防止所述顶部势垒层302成核生长的材料，如二氧化硅、氮化硅等。
步骤3-2)，通过金属有机物化学气相沉积工艺或原子层沉积工艺在所述底部势垒层301上沉积顶部势垒层302，所述顶部势垒层302仅在所述生长阻挡层以外的区域生长。
例如，所述顶部势垒层302可以为氮化物薄膜，所述氮化物薄膜包括AlN、AlGaN、AlInGaN和InAlN中的一种。在一个具体示例中，所述底部势垒层301为AlGaN。
步骤3-2)，去除所述生长阻挡层，以形成栅极槽303。
具体地，底部势垒层301的厚度使其不足于与沟道层106形成二维电子气沟道，或仅形成非常弱的二维电子气沟道。顶部势垒层形成后，足够的厚度使得极化效应强，二维电子气沟道形成，但中断于栅极槽303区域。
在另一个实施例中，步骤3)也可以包括以下步骤：
步骤3-1)，通过金属有机物化学气相沉积工艺或原子层沉积工艺在所述底部势垒层301上沉积顶部势垒层302。
例如，所述顶部势垒层302可以为氮化物薄膜，所述氮化物薄膜包括AlN、AlGaN、AlInGaN和InAlN中的一种。
步骤3-2)，通过光刻工艺和刻蚀工艺在所述顶部势垒层302中形成栅极结构304，所述底部势垒层301和所述顶部势垒层302设置为不同的材料，所述刻蚀停留在所述底部势垒层301的顶面。
如图4所示，然后进行步骤4)，在所述栅极槽303中形成栅极结构304，所述栅极对应设置于所述电流孔上方。
在一个实施例中，所述栅极结构304可以包括P型GaN层以及位于所述P型GaN层上的金属栅。所述P型GaN层进一步耗尽下方的二维电子气，以形成常关型的电流孔径垂直电子晶体管。上述电流孔径垂直电子晶体管通过对栅极施加偏压从而控制二维电子气的开启和关断，且该器件的高电场区将主要位于栅极下方，可大大降低器件表面发生击穿的可能性，从而可提供更高的击穿电压。
在一个实施例中，所述栅极结构304包括设置于所述底部势垒层之上并与其肖特基接触的金属栅，所述金属栅进一步耗尽下方的所述GaN沟道层和所述底部势垒层之间的二维电子气，以形成常关型的电流孔径垂直电子晶体管。
如图5所示，最后进行步骤5)，制作漏极105和源极104，其中，所述漏极105设置于所述衬底底面；所述源极104设置于所述顶部势垒层302上，且设置于所述栅极结构304外围。
实施例2
如图6～图10所示，本实施例提供一种半导体器件的制备方法，所述制备方法包括以下步骤：
如图6所示，首先进行步骤1)，提供一半导体结构。
在本实施例中，所述半导体器件为高电子迁移率晶体管，所述半导体结构包括：衬底201；沟道层203，设置于所述衬底201上，所述底部势垒层301设置于所述沟道层203上，所述沟道层203包括二维电子气沟道。所述沟道层和所述衬底之间还设置有缓冲层202。所述衬底201例如可以为硅衬底、碳化硅衬底、蓝宝石衬底、氮化镓衬底等。
在一个实施例中，所述沟道层203包括本征GaN层。
如图7所示，然后进行步骤2)，在所述半导体结构上形成底部势垒层301。
在一个实施例中，步骤2)通过原子层沉积工艺在所述半导体结构上形成底部势垒层301，所述底部势垒层301的厚度为1纳米～5纳米。通过原子层沉积工艺，可以精准控制所述底部势垒层301的厚度，从而保证器件阈值的一致性。
在一个实施例中，所述底部势垒层301包括氮化物薄膜，所述氮化物薄膜包括AlN、AlGaN、AlInGaN、InN、InGaN及InAlN中的一种。在一个具体示例中，所述底部势垒层301为AlGaN。
如图8所示，然后进行步骤3)，在所述底部势垒层301上形成顶部势垒层302，所述顶部势垒层302形成有栅极槽303，所述栅极槽303显露所述底部势垒层301的顶面；
在一个实施例中，步骤3)可以包括以下步骤：
步骤3-1)，在所述底部势垒层301上形成生长阻挡层，所述生长阻挡层与栅极槽303区域对应设置；所述生长阻挡层例如可以为光刻胶或可以防止所述顶部势垒层302成核生长的材料，如二氧化硅等。
步骤3-2)，通过金属有机物化学气相沉积工艺或原子层沉积工艺在所述底部势垒层301上沉积顶部势垒层302，所述顶部势垒层302仅在所述生长阻挡层以外的区域生长。
例如，所述顶部势垒层302可以为氮化物薄膜，所述氮化物薄膜包括AlN、AlGaN、AlInGaN和InAlN中的一种。
步骤3-2)，去除所述生长阻挡层，以形成栅极槽303。
具体地，底部势垒层301的厚度使其不足于与沟道层203形成二维电子气沟道，或仅形成非常弱的二维电子气沟道。顶部势垒层形成后，足够的厚度使得极化效应强，二维电子气沟道形成，但中断于栅极槽303区域。
在另一个实施例中，步骤3)也可以包括以下步骤：
步骤3-1)，通过金属有机物化学气相沉积工艺或原子层沉积工艺在所述底部势垒层301上沉积顶部势垒层302。
例如，所述顶部势垒层302可以为氮化物薄膜，所述氮化物薄膜包括AlN、AlGaN、AlInGaN和InAlN中的一种。
步骤3-2)，通过光刻工艺和刻蚀工艺在所述顶部势垒层302中形成栅极结构304，所述底部势垒层301和所述顶部势垒层302设置为不同的材料，所述刻蚀停留在所述底部势垒层301的顶面。
如图9所示，然后进行步骤4)，在所述栅极槽303中形成栅极结构304。
在一个实施例中，所述栅极结构304可以包括P型GaN层以及位于所述P型GaN层上的金属栅。所述P型GaN层进一步耗尽下方的所述GaN沟道层和所述底部势垒层301之间的二维电子气，以形成常关型的高电子迁移率晶体管。
在一个实施例中，所述栅极结构304包括设置于所述底部势垒层之上并与其肖特基接触的金属栅，所述金属栅进一步耗尽下方的所述GaN沟道层和所述底部势垒层之间的二维电子气，以形成常关型的高电子迁移率晶体管。
如图10所示，最后进行步骤5)，制作漏极205和源极204，其中，所述源极204和漏极205分别设置于所述栅极结构304的两侧。
如上所述，本发明的半导体器件的制备方法，具有以下有益效果：
本发明通过底部势垒层保护沟道层，一方面可以有效避免在清洗或刻蚀过程中在沟道层中引入杂质，保证沟道层的质量，降低器件的导通电阻并保证导通电流的稳定性；另一方面本发明可以有效避免常规势垒层全去除方法损伤沟道层，降低沟道层的缺陷；又一方面本发明可以有效避免常规势垒层部分去除方法使得蚀刻深度不一致并难以精确控制的缺陷，本发明通过原子层沉积工艺形成超薄底部势垒层，可以精确控制沟槽栅深度，使得器件的保持阈值电压一致。
所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (12)

1.一种半导体器件的制备方法，其特征在于，所述制备方法包括：
1)提供一半导体结构；
2)在所述半导体结构上形成底部势垒层；
3)在所述底部势垒层上形成顶部势垒层，所述顶部势垒层形成有栅极槽，所述栅极槽显露所述底部势垒层的顶面；
4)在所述栅极槽中形成栅极结构。
2.根据权利要求1所述的半导体器件的制备方法，其特征在于：步骤2)通过原子层沉积工艺在所述半导体结构上形成底部势垒层，所述底部势垒层的厚度为1纳米～5纳米。
3.根据权利要求2所述的半导体器件的制备方法，其特征在于：所述底部势垒层包括氮化物薄膜，所述氮化物薄膜包括AlN、AlGaN、AlInGaN、InN、InGaN及InAlN中的一种。
4.根据权利要求1所述的半导体器件的制备方法，其特征在于：步骤3)包括：
3-1)在所述底部势垒层上形成生长阻挡层，所述生长阻挡层与栅极槽区域对应设置；
3-2)通过金属有机物化学气相沉积工艺或原子层沉积工艺在所述底部势垒层上沉积顶部势垒层；
3-3)去除所述生长阻挡层，以形成栅极槽。
5.根据权利要求1所述的半导体器件的制备方法，其特征在于：步骤3)包括：
3-1)通过金属有机物化学气相沉积工艺或原子层沉积工艺在所述底部势垒层上沉积顶部势垒层；
3-2)通过光刻工艺和刻蚀工艺在所述顶部势垒层中形成栅极结构，所述底部势垒层和所述顶部势垒层设置为不同的材料，所述刻蚀停留在所述底部势垒层的顶面。
6.根据权利要求4或5所述的半导体器件的制备方法，其特征在于：所述顶部势垒层包括氮化物薄膜，所述氮化物薄膜包括AlN、AlGaN、AlInGaN和InAlN中的一种。
7.根据权利要求1所述的半导体器件的制备方法，其特征在于：所述半导体器件为电流孔径垂直电子晶体管，所述半导体结构包括：
衬底；
漂移层，形成于所述衬底上；
电流阻挡层，设置于所述漂移层中，所述电流阻挡层中设有电流孔，所述电流孔用于限定电流路径；
沟道层，设置于所述电流阻挡层之上；
所述栅极对应设置于所述电流孔上方；
所述半导体器件还包括：
漏极，设置于所述衬底底面；
源极，设置于所述顶部势垒层上，且设置于所述栅极结构外围。
8.根据权利要求7所述的半导体器件的制备方法，其特征在于：所述衬底包括N型重掺杂GaN层，所述漂移层包括N型轻掺杂GaN层。
9.根据权利要求1所述的半导体器件的制备方法，其特征在于：所述半导体器件为高电子迁移率晶体管，所述半导体结构包括：
衬底；
沟道层，设置于所述衬底上，所述底部势垒层设置于所述沟道层上，所述沟道层包括二维电子气沟道；
所述半导体器还包括：
源极和漏极，分别设置于所述栅极结构的两侧。
10.根据权利要求9所述的半导体器件的制备方法，其特征在于：所述沟道层包括GaN本征GaN，所述GaN沟道层和所述底部势垒层之间形成二维电子气沟道。
11.根据权利要求7或9所述的半导体器件的制备方法，其特征在于：所述栅极结构包括P型GaN层和设置于所述P型GaN层上的金属栅，所述P型GaN层耗尽下方的所述沟道层和所述底部势垒层之间的二维电子气，以形成常关型的高电子迁移率晶体管。
12.根据权利要求7或9所述的半导体器件的制备方法，其特征在于：所述栅极结构包括设置于所述底部势垒层之上并与其肖特基接触的金属栅，所述金属栅耗尽下方的所述沟道层和所述底部势垒层之间的二维电子气，以形成常关型的高电子迁移率晶体管。
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