CN116344455A - 半导体器件和形成半导体器件的方法 - Google Patents

半导体器件和形成半导体器件的方法 Download PDF

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Abstract

半导体器件，包括：第一源极/漏极区域，该第一源极/漏极区域包括：包括第一金属的第一金属层；以及位于第一金属层上的导电二维材料；物理接触第一金属层的侧壁的隔离层，其中，导电二维材料突出于隔离层之上；位于隔离层上的二维半导体材料，其中，二维半导体材料的侧壁物理接触导电二维材料的侧壁；以及位于二维半导体材料上的栅极堆叠件。本发明的实施例还提供了形成半导体器件的方法。

Description

半导体器件和形成半导体器件的方法
技术领域
本发明的实施例涉及半导体器件和形成半导体器件的方法。
背景技术
将半导体器件用于各种电子应用，诸如个人计算机、手机、数码相机和其他电子设备。通常通过在半导体衬底上方依次沉积绝缘或介电层、导电层和半导体材料层，以及使用光刻工艺图案化各个材料层以在其上形成电路组件和元件来制造半导体器件。
半导体行业通过不断减小最小部件尺寸来不断改善各个电子组件(例如晶体管、二极管、电阻器、电容器等)的集成密度，这允许将更多组件集成到给定区域中。然而，随着最小部件尺寸的减小，出现了应解决的额外问题。
发明内容
本发明的一些实施例提供了一种半导体器件，包括：第一源极/漏极区域，包括：第一金属层，包括第一金属；以及导电二维材料，位于第一金属层上；隔离层，物理接触第一金属层的侧壁，其中，导电二维材料突出于隔离层之上；二维半导体材料，位于隔离层上，其中，二维半导体材料的侧壁物理接触导电二维材料的侧壁；以及栅极堆叠件，位于二维半导体材料上。
本发明的另一些实施例提供了一种半导体器件，包括：第一晶体管，包括：第一漏极区域，包括位于第一金属材料上方的第一二维(2D)接触件材料；第一源极区域，包括位于第一金属材料上方的第一二维接触件材料；第一二维沟道材料，从第一漏极区域延伸到第一源极区域，其中，第一二维沟道材料物理接触第一漏极区域的第一二维接触件材料的侧壁和第一源极区域的第一二维接触件材料的侧壁；第一栅极介电材料，位于第一二维沟道材料上；第一栅电极材料，位于第一栅极介电材料上；以及第一掺杂层，在第一漏极区域、第一源极区域、第一栅极介电材料和第一栅电极材料上延伸。
本发明的又一些实施例提供了一种形成半导体器件的方法，包括：在隔离层上形成低维半导体层；在低维半导体层上形成栅极结构；在与低维半导体层相邻的隔离层中形成开口；在开口中沉积金属材料；在金属材料上形成低维接触件层，其中，低维接触件层的侧壁物理和电接触低维半导体层的侧壁；以及在低维接触件层和栅极结构上方沉积掺杂层。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的方面。需要强调的是，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1A、图1B、图2A、图2B、图3A、图3B、图4A、图4B、图5A、图5B、图6A、图6B、图7A、图7B、图8A、图8B、图9A、图9B、图10A、图10B、图11A、图11B、图12A、图12B、图13A和图13B示出了根据一些实施例的形成晶体管器件中的中间阶段的俯视图和截面图。
图14A和图14B示出了根据一些实施例的形成晶体管器件中的中间阶段的俯视图和截面图。
图15示出了根据一些实施例的形成晶体管器件中的中间阶段的截面图。
图16示出了根据一些实施例的形成晶体管器件中的中间阶段的截面图。
图17A和图17B示出了根据一些实施例的形成p型晶体管和n型晶体管中的中间阶段的截面图
图18A和图18B示出了根据一些实施例的形成p型晶体管和n型晶体管中的中间阶段的截面图
图19A和图19B示出了根据一些实施例的形成p型晶体管和n型晶体管中的中间阶段的截面图
图20A和20B示出了根据一些实施例的形成p型晶体管和n型晶体管中的中间阶段的截面图。
图21A和图21B示出了根据一些实施例的形成p型晶体管和n型晶体管中的中间阶段的截面图。
具体实施方式
以下公开内容提供了许多用于实现本发明的不同部件的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括可以在第一部件和第二部件之间形成的额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可以在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
而且，为便于描述，在此可以使用诸如“在…之下”、“在…下面”、“下部”、“在…之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)原件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。
本文讨论的实施例是为了提供实例以实现或使用本公开的主题，并且本领域普通技术人员将容易地理解在保持在不同实施例的预期范围内的同时可以进行的修改。在各个视图和示出性实施例中，相似的附图标号用于表示相似的元件。尽管可以将方法实施例讨论为以特定顺序执行，但是可以以任何逻辑顺序来执行其他方法实施例。
在一些实施例中，通过在隔离层上方形成二维(2D)沟道层来形成晶体管器件。源极/漏极区域形成为嵌入在与2D沟道层相邻的隔离层中。源极/漏极区域与2D沟道层的侧壁进行电接触，这可以允许降低源极/漏极区域和2D沟道层之间的接触电阻。在一些实施例中，源极/漏极区域包括位于金属上的导电接触件层，其中，接触件层物理和电接触2D沟道层的侧壁。在一些实施例中，导电接触件层是2D材料。在一些实施例中，掺杂层形成在导电接触件层上方以向导电接触件层的2D材料提供掺杂。以这种方式，可以形成具有降低的接触电阻的至2D沟道层的自对准接触件。此外，本文描述的技术允许2D沟道层的损坏或污染风险更小。
图1A、图1B、图2A、图2B、图3A、图3B、图4A、图4B、图5A、图5B、图6A、图6B、图7A、图7B、图8A、图8B、图9A、图9B、图10A、图10B、图11A、图11B、图12A、图12B、图13A和图13B示出了根据本发明的一些实施例的形成包括p型晶体管130P和n型晶体管130N(参见图13A至图13B)的晶体管器件中的中间阶段的俯视图和截面图。这些图编号后跟随字母“A”或“B”，其中，字母“A”表示相应视图为平面图(俯视图)，并且字母“B”表示相应视图是截面图。例如，图1B示出了沿图1A中所示的参考截面B-B'的截面图。除非另有说明，否则具有截面图的图是从相应平面图中与图1A所示的参考截面B-B'类似的截面获得的。
图1A和图1B分别示出了根据一些实施例的衬底100的俯视图和截面图。在一些实施例中，衬底100可以是半导体衬底，例如体半导体衬底、绝缘体上半导体(SOI)衬底等。衬底100可以掺杂的(例如，用p型或n型掺杂剂)或未掺杂的。衬底100可以是晶圆的部分，例如硅晶圆。通常，SOI衬底是形成在绝缘体层上的半导体材料层。绝缘体层可以是例如掩埋氧化物(BOX)层、氧化硅层等。绝缘体层提供在衬底上，通常在硅或玻璃衬底上。也可以使用其他衬底，诸如多层或梯度衬底。在一些实施例中，衬底100的半导体材料可以包括硅；锗；化合物半导体，包括碳掺杂的硅、镓砷、磷化镓、磷化铟、砷化铟和/或锑化铟；合金半导体，包括硅锗、碳化硅、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP和/或GaInAsP；或它们的组合。衬底100也可以由诸如蓝宝石、氧化铟锡(ITO)等其他材料形成。
根据一些实施例，在衬底100上方形成隔离层102。隔离层102可以与或可以不与衬底100物理接触。在一些实施例中，其他层和/或器件可以位于隔离层102和衬底100之间。其他层或器件可以包括介电层，诸如层间电介质(ILD)、金属间电介质(IMD)、低k介电层等或它们的组合。器件的其他层可以包括金属部件，诸如导电布线、金属线、通孔、再分布层、金属化图案等，或它们的组合。在隔离层102和衬底100之间可以有或可以没有集成电路器件，例如无源器件(电容器、电阻器、电感器等)和/或有源器件(晶体管、二极管等)。
根据本发明的一些实施例，隔离层102由诸如氮化硅的氮化物、诸如氧化硅的氧化物、诸如碳化硅、碳氧化硅、氮氧化硅、碳氮氧化硅、六方氮化硼(hBN)等的另一介电材料、或者诸如氧化铝、氧化铪、氧化锆、氧化镧等的高k介电材料形成，或者隔离层102包括诸如氮化硅的氮化物、诸如氧化硅的氧化物、诸如碳化硅、碳氧化硅、氮氧化硅、碳氮氧化硅、六方氮化硼(hBN)等的另一介电材料、或者诸如氧化铝、氧化铪、氧化锆、氧化镧等的高k介电材料。隔离层102可以是结晶层(单晶或多晶)或非晶层。在一些实施例中，隔离层102由磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、硼掺杂的磷硅酸盐玻璃(BPSG)、氟掺杂的硅酸盐玻璃(FSG)等、或它们的组合形成，或者隔离层102包括磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、硼掺杂的磷硅酸盐玻璃(BPSG)、氟掺杂的硅酸盐玻璃(FSG)等、或它们的组合。隔离层102可以具有单个层结构或包括多个层的复合结构。例如，隔离层102可以包括双层结构、三层结构等。双层结构可以包括由不同材料形成的两层，例如氧化硅层和位于氧化硅层上方的氮化硅层。可以使用旋涂、可流动化学气相沉积(FCVD)等来形成ILD。根据本发明的可选实施例，使用诸如等离子体增强化学气相沉积(PECVD)、低压化学气相沉积(LPCVD)等的沉积方法来形成ILD。
隔离层102的形成工艺可以包括一个或多个沉积工艺，一个或多个沉积工艺包括例如原子层沉积(ALD)工艺、化学气相沉积(CVD)工艺、等离子体增强化学气相沉积(PECVD)工艺、等离子体增强原子层沉积(PEALD)工艺、可流动化学气相沉积(FCVD)工艺、低压化学气相沉积(LPCVD)工艺、旋涂等。根据本发明的一些实施例，例如，当隔离层102包括氧化硅并且当衬底100由硅形成或包括硅时，也可以通过热氧化、化学氧化等来形成隔离层102。
如图1B所示，根据一些实施例，可以在隔离层102上方形成蚀刻停止层103。蚀刻停止层103可以由具有与上面的隔离层104(下文描述)不同的蚀刻选择性的材料形成或包括具有与上面的隔离层104(下文描述)不同的蚀刻选择性的材料。例如，蚀刻停止层103可以是诸如氧化硅的氧化物、诸如氮化硅的氮化物、氮氧化硅、碳氧化硅、碳氮氧化硅、金属氧化物或诸如氧化铝、氧化铪、氧化锆、氧化镧的高k介电材料等。其他材料是可能的。可以使用合适的技术来形成蚀刻停止层103，例如以上描述的用于隔离层102的那些技术。在其他实施例中，不形成蚀刻停止层103。
在一些实施例中，在蚀刻停止层103(如果存在)上方形成隔离层104。隔离层104可以包括一层或多层具有不同于下面的蚀刻停止层103的蚀刻选择性的材料。在一些实施例中，隔离层104包括以上描述的用于隔离层102的一种或多种材料，但其他材料是可能的。可以使用合适的技术来形成隔离层104，诸如以上描述的用于隔离层102那些技术。
同样如图1B所示，根据一些实施例，衬底100可以具有p型区域10P和n型区域10N。p型区域10P可以用于形成p型器件，诸如PMOS晶体管，例如p型FinFET或p型平面晶体管。n型区域10N可以用于形成n型器件，诸如NMOS晶体管，例如n型FinFET或n型平面晶体管。图1A和图1B示出了p型区域10P与n型区域10N是连续的实施例。在其他实施例中，p型区域10P可以与n型区域10N物理分隔开，并且可以在p型区域10P和n型区域10N之间设置任意数量的器件部件(例如，其他有源器件、掺杂区域、隔离结构等)。
在图2A和图2B中，根据一些实施例，形成半导体层106、栅极介电层108和导电层110。半导体层106可以用作后续形成的晶体管中的沟道层或有源层。根据本发明的一些实施例，半导体层106由二维(2D)材料形成，其可以包括一个单层(monolayer)或多个单层。由此，在本文中可以将由2D材料的一个或多个单层形成的半导体层称为“2D半导体层”。在一些实施例中，半导体层106可以包括碳纳米管网络、对齐的碳纳米管。可以使用浸渍、滴铸等方法来形成碳纳米管网络和对齐的碳纳米管。
在一些实施例中，半导体层106可以包括一种或多种2D材料，诸如过渡金属二硫属化物(Transition Metal Dichalcogenides,TMD)等。TMD材料可以是过渡金属和VIA族元素(例如，硫族)的化合物。过渡金属可以包括W、Mo、Ti、V、Co、Ni、Zr、Tc、Rh、Pd、Hf、Ta、Re、Ir、Pt等。VIA族元素可以是硫、硒、碲等。例如，半导体层106可以由MoS2、MoSe2、WS2、WSe2、ReS2等形成或包括MoS2、MoSe2、WS2、WSe2、ReS2等。半导体层106可以包括其他材料，诸如SnS2、InSe、磷烯(phosphorene)、碲烯(tellurene)、石墨烯等。TMD材料的形成可以包括CVD，例如，使用MoO3粉末和硫或硒粉末作为前体，并且使用N2作为载气。根据本发明的可选实施例，可以将PECVD或另一适用方法用于形成TMD材料。根据本发明的一些实施例，半导体层106具有在约0.3nm至约10nm范围内的厚度，然而其他厚度是可能的。半导体层106的厚度可以取决于半导体层106内的单层的数量。
然而，如上所述的工艺旨在仅是说明性的并且不旨在限制实施例。相反，可以利用将半导体层106形成或将半导体层106放置在隔离层104上的任何合适的工艺。例如，也可以利用使用诸如MoO3和H2S的前体或诸如Mo和H2S的前体的CVD工艺。在一些实施例中，可以利用物理气相沉积PVD工艺，该物理气相沉积PVD工艺利用MoS2靶。此外，可以使用任何其他合适的工艺，诸如旋转涂覆的(NH4)2MoS4的分解(dissociation)，或在衬底(例如，铜、镍、蓝宝石等)上生长半导体层106，并且然后将半导体层106转移至隔离层104。在一些实施例中，用于半导体层106的TMD材料可以与衬底100分开成块体地形成，以及然后去除块体半导体层材料的层并将其放置在隔离层104上。可以使用任何合适的形成或放置半导体层106的方法，并且所有这些方法完全旨在包括在实施例的范围内。
然后可以在半导体层106上方沉积栅极介电层108。根据一些实施例，栅极介电层108包括诸如HfO2、Al2O3、ZrO2、Y2O3、ErO2、hBN等的高k介电材料，尽管可以使用其他材料，诸如其他金属氧化物、氧化硅、氮化硅等。在一些实施例中，栅极介电层108包括多种材料，诸如包括以上列出的一种或多种材料的组合。沉积方法可以包括ALD、CVD、PECVD等。根据一些实施例，栅极介电层108的厚度在约0.5nm至约50nm的范围内。其他厚度是可能的。
然后可以在栅极介电层108上方形成导电层110。随后图案化导电层110以形成栅电极110P/110N(参见图4A至图4B)。导电层110可以包括含金属的材料，诸如氮化钛、氧化钛、氮化钽、碳化钽、钴、钌、铝、钨等、它们的组合或它们的多层。其他材料是可能的。例如，尽管在图2A至图2B中示出了单个导电层110，但是导电层110可以包括任意数量的晶种层、任意数量的衬垫层或任意数量的功函数调整层。可以通过PVD、CVD、溅射沉积、镀或本领域中用于沉积导电材料的已知且使用的其他技术来沉积导电层110。在形成导电层110之后，可以执行诸如化学机械抛光(CMP)等的平坦化工艺，以平坦化导电层110的顶表面。根据一些实施例，导电层110的厚度在约10nm至约30nm的范围内。其他厚度是可能的。
图3A至图4B示出了根据一些实施例的导电层110、栅极介电层108和半导体层106的图案化。根据一些实施例，在图3A和图3B中，在导电层110上方形成图案化的掩模112。例如，可以通过首先在导电层110上方沉积掩模材料来形成图案化的掩模112。例如，掩模材料可以是诸如氧化物、氮化物等的材料、光刻胶层等、或多层光刻胶结构等。可以使用诸如CVD、旋涂等合适的技术来沉积掩模材料。然后可以使用可接受的光刻和蚀刻技术来图案化掩模材料以形成图案化的掩模112。
在图4A和图4B中，根据一些实施例，将图案化的掩模112的图案转移至导电层110、栅极介电层108和半导体层106。例如，可以使用图案化的掩模112作为蚀刻掩模来执行蚀刻工艺。蚀刻工艺可以包括一种或多种合适的湿蚀刻工艺和/或干蚀刻工艺，蚀刻工艺可以是各向异性的。在一些实施例中，蚀刻工艺可以具有选择性，从而使得隔离层104充当蚀刻停止层。在一些实施例中，在蚀刻工艺之后，图案化的掩模112可以保留在导电层110上。
如图4A至图4B所示，蚀刻工艺在p型区域10P中形成半导体层106P，并且在n型区域10N中形成半导体层106N。例如，半导体层106P在p型区域10P中形成p型晶体管的沟道区域，并且例如，半导体层106N在n型区域10N中形成n型晶体管的沟道区域。在其他实施例中，可以形成多个半导体层106P或多个半导体层106N。在其他实施例中，半导体层106P和半导体层106N可以由半导体层106的单个连续区域连续地形成。
图案化的栅极介电层108在p型区域10P中的半导体层106P上方形成栅极介电层108P并且在n型区域10N中的半导体层106N上方形成栅极介电层108N。图案化的导电层110在p型区域10P中的栅极介电层108P上方形成栅电极110P并且在n型区域10N中的栅极介电层108N上方形成栅电极110N。可以将栅电极110P和栅极介电层108P统称为“p型栅极堆叠件”或“p型栅极结构”。类似地，可以将栅电极110N和栅极介电层108N统称为“n型栅极堆叠件”或“n型栅极结构”。在一些实施例中，栅极堆叠件可以具有在约5nm至约1000nm范围内的长度L1，然而其他长度是可能的。
图5A至图8B示出了根据一些实施例的源极/漏极金属116的形成。源极/漏极金属116和后续形成的接触件层118(参见图9A至图9B)形成接触半导体层106的源极/漏极区域120P/120N(参见图11A至图11B)。在图5A至图5B中，在隔离层104上方和栅极堆叠件周围形成图案化的光刻胶114。例如，光刻胶114可以通过旋涂等形成以及可以使用合适的光刻技术进行图案化。图案化形成穿过光刻胶114的对应于源极/漏极金属116(参见图7A至图8B)的开口113。开口113可以暴露与栅极堆叠件相邻的隔离层104的区域。如图5A至图5B所示，栅极堆叠件可以保持被图案化的掩模112覆盖。
在图6A和图6B中，根据一些实施例，光刻胶114的图案中的开口113延伸穿过隔离层104。可以使用图案化的光刻胶114和图案化的掩模112作为组合的蚀刻掩模来执行蚀刻工艺。例如，可以执行湿蚀刻工艺和/或干蚀刻工艺来蚀刻隔离层104的由开口113暴露的部分。蚀刻工艺可以是各向异性的。如图6A至图6B所示，蚀刻工艺可以停止在蚀刻停止层103上。蚀刻工艺在与半导体层106相邻的隔离层104中形成开口113。在一些实施例中，隔离层104中的开口113可以从一个半导体层106延伸到另一个半导体层106，诸如在p型区域10P中的两个半导体层106P之间、在n型区域10N中的两个半导体层106N之间、或在半导体层106P和半导体层106N之间，如图6A至图6B所示。
在其他实施例中，可以不存在蚀刻停止层103。在一些情况下，蚀刻工艺可以去除图案化的光刻胶114和/或图案化的掩模112的上部部分。在其他实施例中，蚀刻工艺可以没有将开口完全延伸穿过隔离层104，或者蚀刻工艺也可以蚀刻在隔离层104之下的其他层。
在图7A和图7B中，根据一些实施例，沉积源极/漏极金属116材料。在一些情况下，可以在隔离层104中的开口113内以及在图案化的光刻胶114和/或图案化的掩模112的一些表面上方沉积源极/漏极金属116。可以通过ALD、PVD、CVD、溅射沉积、镀(诸如电镀或化学镀)或本领域中用于沉积导电材料的已知且使用的其他技术来形成源极/漏极金属116。在一些实施例中，导电材料可以包括含金属材料，诸如氮化钛、氧化钛、氮化钽、碳化钽、钴、钌、铝、钨、镍、钛、钽、铋、锡、锑、金、铂、钯、铌、铜、它们的组合或它们的多层。例如，尽管图7A至图7B中示出了源极/漏极金属116，但是源极/漏极金属116可以包括多于一层的导电材料。
作为形成源极/漏极金属116的实例，可以在图案化的光刻胶114上方、图案化掩模112上方以及开口113中形成晶种层(未示出)。在一些实施例中，晶种层是金属层，其可以是单个层或者是包括由不同材料形成的多个子层的复合层。可以使用例如PVD等来形成晶种层。在晶种层上形成导电材料。可以通过诸如电镀或化学镀等的镀来形成导电材料。
在其他实施例中，p型区域10P中的源极/漏极金属116的材料与n型区域10N中的源极/漏极金属116的材料不同。例如，可以选择每个区域10P/10N中的源极/漏极金属116的材料以具有用于每个区域10P/10N的适当功函数。在一些实施例中，可以在p型区域10P和n型区域10N中使用不同的沉积工艺，其中，在p型区域10P中沉积一种或多种材料期间，n型区域10N被掩模(例如，光刻胶)覆盖，并且其中，在n型区域10N中沉积一种或多种材料期间，p型区域10P被掩模覆盖。以这种方式，在一些实施例中，可以利用更多或不同的光刻和图案化步骤。其他技术或工艺步骤是可能的。
在图8A和图8B中，根据一些实施例，去除图案化的光刻胶114和图案化的掩模112。可以使用可接受的灰化或蚀刻工艺来去除图案化的光刻胶114和图案化的掩模112，诸如使用氧等离子体、一种或多种湿蚀刻工艺等或它们的组合。去除图案化的光刻胶114和图案化的掩模112还去除了沉积在其上的晶种层和源极/漏极金属116的部分。在一些实施例中，一旦去除了图案化的光刻胶114和图案化的掩模112，就可以使用合适的蚀刻工艺去除晶种层的任何剩余部分。在去除图案化的光刻胶114和图案化的掩模112之后，源极/漏极金属116的部分保留在隔离层104中的开口113内。以这种方式，在一些情况下，源极/漏极金属116的形成可以被认为是“自对准”沉积。在本文中可以将晶种层和源极/漏极金属116的剩余部分统称为“源极/漏极金属116”。
在一些实施例中，源极/漏极金属116的顶表面位于半导体层106的底表面之上并且位于半导体层106的顶表面之下，如图8B所示。换言之，源极/漏极金属116的顶表面可以与半导体层106的侧壁表面相邻。在其他实施例中，源极/漏极金属116的顶表面位于半导体层106的底表面之下，与半导体层106的底表面基本齐平，位于半导体层106的顶表面之上，或者与半导体层106的顶表面基本齐平。以这种方式，源极/漏极金属116的顶表面可以位于隔离层104的顶表面之下、与隔离层104的顶表面基本齐平或者位于隔离层104的顶表面之上。在一些实施例中，可以通过在源极/漏极金属116的沉积期间控制沉积参数来控制源极/漏极金属116的厚度(例如，顶表面的垂直位置)。例如，可以控制源极/漏极金属116的厚度以使后续形成的接触件层118(参见图9A至图9B)与半导体层106垂直对准。在一些实施例中，源极/漏极金属116可以具有在约5nm至约100nm范围内的厚度，然而其他厚度是可能的。
在图9A和图9B中，根据一些实施例，在源极/漏极金属116上形成接触件层118以形成源极/漏极区域120P/120N。接触件层118物理和电接触2D半导体层106的侧壁。以这种方式，接触件层118电耦合到2D半导体层106的单层的侧表面或边缘表面。如图9B所示，位于p型区域10P中的源极/漏极金属116及其上面的接触件层118的每个区域形成接触半导体层106P的侧壁的源极/漏极区域120P，并且位于n型区域10N中的源极/漏极金属116及其上面的接触件层118的每个区域形成接触半导体层106N的侧壁的源极/漏极区域120N。源极/漏极区域120P/120N部分地形成在隔离层104内，并且因此在一些情况下可以被认为是至半导体层106的“嵌入式接触件”或至半导体层106的“自对准接触件”。在其他实施例中，形成在p型区域10P中的源极/漏极金属116可以是与形成在n型区域10N中的源极/漏极金属116不同的材料，和/或形成在p型区域10P中的接触件层118可以是与形成在n型区域中的接触件层118不同的材料。
在一些情况下，在侧壁上形成接触2D半导体层106的接触件层118可以允许改进源极/漏极区域120P/120N和半导体层106之间的电连接。例如，在一些情况下，由于平坦界面处的费米能级钉扎，金属和2D单层的平坦表面之间的电接触可能具有很大的肖特基电阻。费米能级钉扎可以与所使用的特定金属基本无关。因此，这种费米能级钉扎可能导致金属接触件和2D半导体层的平坦表面之间的接触电阻很大。然而，在一些情况下，金属与2D单层的边缘表面之间的界面可能具有很少或没有费米能级钉扎。因此，金属和2D单层的边缘表面之间的电接触可以具有相对较小的肖特基电阻。以这种方式，电接触2D半导体层106的边缘表面(例如，侧壁)而不是电接触2D半导体层106的平坦表面(例如，顶表面)可以允许降低接触电阻。
此外，通过形成如本文所描述的接触2D半导体层106的侧壁而不是接触2D半导体层106的顶表面的源极/漏极区域120P/120N，可以避免在沉积源极/漏极区域120P/120N的材料期间对2D半导体层106的上部单层的损坏。此外，如本文所描述的形成接触2D半导体层106的侧壁的源极/漏极区域120P/120N避免了可能在半导体层106的顶表面上留下光刻胶残留物或其他类型的工艺残留物的工艺。
仍然参考图9A和图9B，在一些实施例中，接触件层118可以包括包含一个或多个单层的导电2D材料。以这种方式，接触件层118的2D单层的边缘表面与半导体层106的2D单层的边缘表面进行物理和电接触。通过使用2D接触件层118的边缘表面与2D半导体层106电接触，可以进一步降低费米能级钉扎的影响，并且可以相应地降低源极/漏极区域120P/120N与半导体层106之间的接触电阻。
接触件层118可以包括一种或多种导电2D材料，包括石墨烯、过渡金属二硫属化物(TMD)等。导电2D材料可以是掺杂的或未掺杂的。在一些实施例中，可以使用低k掺杂层122P/122N来掺杂接触件层118的单层，下面针对图10A至图10B进行更详细地描述。接触件层118的单层可以形成在源极/漏极金属116上。在一些实施例中，接触件层118的单层可以包括与源极/漏极金属116相同的金属。在一些实施例中，源极/漏极金属116的上部部分结合到接触件层118的单层中。
在一些实施例中，接触件层118包括导电TMD材料。例如，接触件层118可以包括诸如NbSe2、NbS2、PtSe2、PtS2、VSe2、VS2等的TMD材料。其他材料是可能的。在一些实施例中，源极/漏极金属116的至少上部部分包括与上面的接触件层118相同的过渡金属。例如，源极/漏极金属116的上部部分可以包括Nb、Pt、V等。在一些实施例中，通过使VIA族元素(例如，硫、硒、碲等)与源极/漏极金属116的上部部分反应来形成接触件层118的TMD材料的至少部分。例如，在一些实施例中，可以通过将源极/漏极金属116的顶表面暴露于硫粉或硒粉以硫化或硒化源极/漏极金属116的上部部分来形成TMD材料。在一些实施例中，VIA族元素与源极/漏极金属116在约250℃至约700℃范围内的工艺温度下反应，然而其他工艺温度是可能的。在其他实施例中，接触件层118的TMD材料可以形成在源极/漏极金属116上而没有结合源极/漏极金属116。在一些实施例中，接触件层118可以包括未掺杂(例如本征)的导电TMD材料。在其他实施例中，可以使用另一合适的技术或技术组合来形成导电TMD材料，诸如CVD、PECVD、ALD、MBE等。在一些实施例中，可以在形成接触件层118之后执行退火工艺。
在一些实施例中，接触件层118可以由掺杂的TMD材料形成。在一些情况下，掺杂TMD材料可以增强接触件层118的导电性。TMD材料可以类似于以上描述的导电TMD材料，或者可以是不同的TMD材料，诸如MoS2、MoSe2、WS2、WSe2、ReS2等。在一些实施例中，可以在接触件层118的形成期间引入掺杂剂物质(例如，使用原位掺杂)。在一些情况下，掺杂剂物质可以充当替代掺杂剂。例如，可以在MoS2的形成期间使用钒前体(例如，V2O5等)以形成包括V掺杂的MoS2的接触件层118。这是实例，并且其他TMD材料、掺杂剂或前体是可能的。例如，在一些实施例中，可以使用一种或多种其他掺杂剂物质，诸如Fe、Nb、Re、Sn、Cl、N、O等、或它们的组合。在其他实施例中，可以使用另一合适的技术或技术组合来形成掺杂的TMD材料，诸如CVD、PECVD、ALD、MBE等。在一些实施例中，可以使用在约250℃至约700℃范围内的工艺温度来形成掺杂的TMD材料，然而其他工艺温度是可能的。在一些实施例中，可以在形成掺杂的接触件层118之后执行退火工艺。
在一些实施例中，可以使用覆盖接触件层118并向接触件层118的TMD材料提供类掺杂效果的低k掺杂层122P/122N来实现接触件层118的掺杂。下文更详细描述的，图10A至图13B示出了将低k掺杂层122P/122N用于为接触件层118提供有效掺杂的实施例。除了用于掺杂接触件层118的其他技术之外或代替用于掺杂接触件层118的其他技术，可以使用低k掺杂层122P/122N。在其他实施例中，不形成低k掺杂层122P/122N，并且下文更详细描述的，图20A至图20B示出了没有低k掺杂层122P/122N的实施例。在其他实施例中，接触件层118不是2D材料，而是包括例如金属或金属合金的导电材料层。下面更详细描述的，图21A至图21B示出了接触件层118是导电材料层的实施例。
在一些实施例中，接触件层118的顶表面与半导体层106的顶表面基本齐平，如图9B所示。在其他实施例中，接触件层118的顶表面位于半导体层106的顶表面之下。在其他实施例中，接触件层118的顶表面位于半导体层106的顶表面之上。下面针对图18A至图18B描述接触件层118的顶表面位于半导体层106的顶表面之上的示例实施例。接触件层118的顶表面可以在隔离层104的顶表面之上、与隔离层104的顶表面大致齐平、或在隔离层104的顶表面之下。接触件层118的底表面可以在半导体层106的底表面之上、与半导体层106的底表面大致齐平、或在半导体层106的底表面之下。以这种方式，接触件层118和半导体层106之间的接触区域可以具有与半导体层106的厚度大致相同的高度或者可以具有小于半导体层106的厚度的高度。换言之，接触件层118可以部分或完全覆盖半导体层106的侧壁。
在一些实施例中，接触件层118可以具有在约0.4nm至约50nm范围内的厚度，然而其他厚度是可能的。接触件层118的厚度可以大于、大致相同或小于半导体层106的厚度。在某些情况下，通过增加接触件层118的厚度来增加接触件层118和半导体层106之间的接触区域可以允许降低源极/漏极区域120P/120N和半导体层106之间的接触电阻。例如，可以通过控制形成在接触件层118内的单层的数量来控制接触件层118的厚度。在一些实施例中，源极/漏极区域120P/120N可以具有在约3nm至约500nm范围内的长度L2，然而其他长度是可能的。
图10A和图10B示出了根据一些实施例的在源极/漏极区域120P/120N上方形成低k掺杂层122P/122N。形成低k掺杂层122P/122N以向源极/漏极区域120P/120N的接触件层118提供类掺杂效果。以这种方式使用低k掺杂层122P/122N可以改善接触件层118的导电特性或接触电阻。在图10B所示的实施例中，低k掺杂层122P形成在p型区域10P中的接触件层118和p型栅极堆叠件(例如，栅电极110P和栅极介电层108P)上方，并且低k掺杂层122N形成在n型区域10N中的接触件层118和n型栅极堆叠件(例如，栅电极110N和栅极介电层108N)上方。低k掺杂层122P为下面的接触件层118提供有效的掺杂以形成p型接触件层118P，并且低k掺杂层122N为下面的接触件层118提供有效的掺杂以形成n型接触件层118N。
在一些实施例中，低k掺杂层122P可以形成在p型区域10P中，例如，通过首先在p型区域10P和n型区域10N上方形成诸如光刻胶的掩模，以及然后图案化掩模以暴露p型区域10P中的接触件层118P和p型栅极堆叠件。然后可以在暴露的接触件层118P和栅极堆叠件上沉积低k掺杂层122P。然后可以去除掩膜。随后，可以在p型区域10P上方形成诸如光刻胶的另一掩模，同时暴露n型区域10N中的接触件层118N和n型栅极堆叠件。然后可以在暴露的接触件层118N和n型栅极堆叠件上沉积低k掺杂层122N。然后可以去除掩膜。这是实例，并且其他工艺步骤是可能的，诸如在形成低k掺杂层122P之前形成低k掺杂层122N。图10A至图10B示出了在p型区域10P和n型区域10N之间横向分隔开的低k掺杂层122P和122N，接触件层118的未掺杂部分位于接触件层118P和接触件层118N之间。在其他实施例中，低k掺杂层122P和122N可以是连续的，可以彼此物理接触，或者一个可以部分地覆盖另一个。在其他实施例中，低k掺杂层122P/122N可以形成在p型区域10P中但不形成在n型区域10N中，或者反之亦然。
低k掺杂层122P/122N可以由任何合适的材料形成并且可以使用任何合适的工艺来沉积低k掺杂层122P/122N。p型区域10P中的低k掺杂层122P可以包括一种或多种材料，诸如MoO3、WO3、V2O5、AuCl3、HAuCl4、F4TCNQ、TFSA、HNO3、NO2等或它们的组合。n型区域10N中的低k掺杂层122N可以包括一种或多种材料，诸如氮化硅、氧化硅、氮氧化硅、氧化钛、氧化铝、Cs2CO3、聚乙烯亚胺、联苄吡啶(benzyl viologen)、另一氧化物材料、另一氮化物材料等或它们的组合。这些是实例，并且在其他实施例中，低k掺杂层122P或低k掺杂层122N可以包括其他材料或掺杂剂。可以使用诸如CVD、PVD、ALD、旋涂、蒸发等任何合适的技术或使用另一技术来形成低k掺杂层122P/122N。在一些实施例中，可以形成具有在约0.8nm至约100nm范围内的厚度的低k掺杂层122P/122N，然而其他厚度是可能的。
在一些情况下，低k掺杂层122P/122N在与下面的接触件层118物理接触时自发地为下面的接触件层118提供有效掺杂。在其他实施例中，可以执行离子注入工艺以将掺杂剂物质注入到低k掺杂层122P/122N和/或下面的接触件层118中。在一些情况下，可以控制离子注入的参数以限制或最小化对接触件层118的损坏。在一些实施例中，可以执行退火以促进或增强低k掺杂层122P/122N和/或离子注入的掺杂效果。
在一些实施例中，低k掺杂层122P/122N可以在接触件层118的顶表面上、在栅极介电层108的侧壁上以及在栅电极110P/110N的侧壁和顶表面上共形地延伸。在一些实施例中，低k掺杂层122P/122N可以在半导体层106的侧壁上延伸。在一些情况下，诸如从接触件层118延伸到栅电极110P/110N的低k掺杂层122P/122N的低k层的存在可以降低接触件层118和栅电极110P/110N之间的寄生电容。以这种方式降低寄生电容可以改进器件的速度、效率和可靠性。
图11A和图11B示出了根据一些实施例的在低k掺杂层122P和低k掺杂层122N上方形成介电层124。介电层124可以包括与之前描述的用于隔离层102或隔离层104的材料类似的材料，并且可以使用类似的技术来形成。介电层124可以包括一层材料或多层多种材料。在一些情况下，介电层124可以是ILD或IMD。在一些实施例中，在形成介电层124之后对介电层124执行平坦化工艺。
在图12A和图12B中，根据一些实施例，形成接触开口125和127。接触开口125形成为穿过介电层124、低k掺杂层122P/122N和接触件层118，用于后续形成的源极/漏极接触件126(参见图13A至图13B)。在一些实施例中，接触开口125可以延伸穿过接触件层118并且暴露源极/漏极金属116。接触开口127形成为穿过介电层124和低k掺杂层122P/122N，用于后续形成的栅极接触件128(参见图13A至图13B)。在一些实施例中，接触开口127可以暴露栅电极110P/110N。可以使用可接受的光刻和蚀刻技术来形成接触开口125和127。接触开口125和127可以在不同的工艺中形成，或者可以在相同的工艺中形成。
在图13A和图13B中，根据一些实施例，源极/漏极接触件126形成在接触开口125中，并且栅极接触件128形成在接触开口127中。在一些实施例中，在开口125/127中形成诸如扩散阻挡层、粘附层等的可选的衬垫(未示出)以及导电材料。衬垫可以包括钛、氮化钛、钽、氮化钽等。导电材料可以是铜、铜合金、银、金、钨、钴、铝、镍等，或它们的组合。可以执行诸如CMP的平坦化工艺以从介电层124的表面去除多余的材料。剩余的衬垫和导电材料在开口125/127中形成源极/漏极接触件126和栅极接触件128。源极/漏极接触件126物理和电耦合至源极/漏极区域120P/120N。在一些实施例中，源极/漏极接触件126可以物理和电接触源极/漏极金属116的顶表面和接触件层118的侧壁表面。栅极接触件128物理和电耦合至栅电极110P/110N。源极/漏极接触件126和栅极接触件128可以在不同的工艺中形成，或者可以在相同的工艺中形成。尽管将源极/漏极接触件126和栅极接触件128示出为形成在相同的截面中，但是应该理解，源极/漏极接触件126和栅极接触件128中的每个可以形成在不同的截面中，这可以避免接触件的短路。
以这种方式，可以形成包括具有低维沟道层106P的p型晶体管130P和具有低维沟道层106N的n型晶体管130N的晶体管器件。p型晶体管130P可以形成在p型区域10P中并且n型晶体管130N可以形成在n型区域10N中。在一些实施例中，p型晶体管130P和n型晶体管130N形成互补金属氧化物半导体(CMOS)晶体管器件，其中p型晶体管130P是PMOS器件并且n型晶体管130N是NMOS器件。例如，在图13A至图13B所示的实施例中，单个源极/漏极接触件126可以接触p型晶体管130P的源极/漏极区域120P和n型晶体管130N的源极/漏极区域120N两者。在其他实施例中，可以以其他配置布置和连接p型晶体管130P和n型晶体管130N。例如，p型晶体管130P或n型晶体管130N可以与其他晶体管分隔开或者可以具有专用的源极/漏极接触件126。下面针对图17A至图21B描述隔离的p型晶体管130P和隔离的n型晶体管130N的实例。
此外，p型晶体管130P和n型晶体管130N的布局可以与图13A中所示的不同。作为非限制性实例，图14A和图14B示出了类似于图13A至图13B中所示p型晶体管130P和n型晶体管130N的p型晶体管130P和n型晶体管130N，除了将晶体管130P和130N布置成“U”形”布局，而不是线性布局。为清楚起见，图14A至图14B中省略了一些标记和部件。图14B沿图14A所示的分段截面ABCD示出，对应的位置A、B、C和D在图14B中标出以供参考。其他布局、布置或配置是可能的。
p型晶体管130P或n型晶体管130N可以形成为具有与图1A至图13B中描述的不同的工艺步骤。作为非限制性实例，图15示出了根据一些实施例的p型晶体管130P和n型晶体管130N。图15的晶体管130P/130N类似于图13A至图13B中所示的晶体管130P/130N，除了低k掺杂层122P/122N已从栅电极110P/110N的顶表面去除。例如，在形成如图11A至图11B所示的介电层124之后，可以执行平坦化工艺以从栅电极110P/110N的顶表面去除低k掺杂层122P/122N。在平坦化工艺之后，低k掺杂层122P/122N的顶表面、栅电极110P/110N的顶表面和介电层124的顶表面可以是水平的。然后可以在低k掺杂层122P/122N、栅电极110P/110N和介电层124上方沉积介电层129。介电层129可以类似于介电层124，并且可以使用类似的技术来形成。在一些实施例中，可以对介电层129执行平坦化工艺。然后可以使用合适的技术来形成源极/漏极接触件126和栅极接触件128，诸如之前描述的那些技术。
作为另一个非限制性实例，图16示出了根据一些实施例的p型晶体管130P和n型晶体管130N。图16的晶体管130P/130N类似于图13A至图13B中所示的晶体管130P/130N，除了源极/漏极接触件126延伸穿过隔离层104并接触源极/漏极区域120P/120N的侧壁。图16的源极/漏极接触件126可以与图13A至图13B的源极/漏极接触件126类似地形成，除了接触开口125(参见图12A至图12B)在源极/漏极金属116的顶表面之下延伸。以这种方式，源极/漏极接触件126可以物理和电接触源极/漏极金属116的侧壁而不是源极/漏极金属116的顶表面。在一些实施例中，接触开口125可以暴露蚀刻停止层103，并且因此源极/漏极接触件126形成在蚀刻停止层103上。形成接触开口125可以包括蚀刻源极/漏极区域120P/120N和/或蚀刻隔离层104。例如，在一些实施例中，源极/漏极区域120P和源极/漏极区域120N可以由隔离层104的区域分隔开，该隔离层104的区域在接触开口125的蚀刻期间被去除以暴露源极/漏极区域120P和源极/漏极区域120N的侧壁。在一些实施例中，可以使用选择性蚀刻来选择性地去除源极/漏极区域120P/120N的材料或选择性地去除隔离层104的材料。在其他实施例中，源极/漏极接触件126可以物理和电接触源极/漏极金属116的侧壁和顶表面。
虽然图13A至图16的实施例描述了连接至n型晶体管130N的p型晶体管130P，但在其他实施例中，p型晶体管130P或n型晶体管130N可以隔离的方式形成。作为非限制性实例，根据一些实施例，图17A示出了隔离的p型晶体管130P的截面图，并且图17B示出了隔离的n型晶体管130N的截面图。图17A至图17B中所示的晶体管130P/130N类似于之前所示的那些(例如，图13A至图13B中)，并且可以使用类似的技术来形成。图18A至图21B示出了隔离的晶体管130P/130N的各个实施例。针对图18A至图21B的实施例描述的一些部件可以应用于本文描述的其他实施例，诸如针对图13A至图13B等描述的那些。
图18A和图18B示出了根据一些实施例的p型晶体管130P和n型晶体管130N的截面图。晶体管130P/130N类似于先前针对图17A至图17B描述的晶体管130P/130N，除了接触件层118的顶表面高于半导体层106的顶表面。例如，接触件层118的顶表面高于栅极介电层108的底表面但低于栅极介电层108的顶表面。通过形成从半导体层106的底表面之下延伸到半导体层106的顶表面之上的接触件层118，半导体层106的侧壁和接触件层118的侧壁之间的接触区域可以被最大化。此外，以这种方式形成接触件层118可以有助于在可能存在工艺变化时确保半导体层106和接触件层118之间的完全侧壁接触。
图19A和图19B示出了根据一些实施例的p型晶体管130P和n型晶体管130N的截面图。晶体管130P/130N类似于先前针对图17A至图17B描述的晶体管130P/130N，除了栅极介电层108已经被横向凹进以允许除了半导体层106的侧壁之外，接触件层118还物理和电接触半导体层106的顶表面。可以使用合适的蚀刻技术并在任何合适的工艺步骤处使栅极介电层108的侧壁凹进。例如，在针对图4A至图4B描述的栅极堆叠件的图案化期间，可以通过过蚀刻栅极介电层108、通过使用相对各向同性的蚀刻来蚀刻栅极介电层108、或通过选择性地蚀刻栅极介电层108的侧壁来使栅极介电层108凹进。这些是实例，并且可以使用其他技术和/或在制造晶体管130P/130N中的不同步骤处使栅极介电层108凹进。在一些实施例中，栅极介电层108的侧壁可以被凹进约0.1nm至约10nm范围内的横向距离，然而其他距离是可能的。栅极介电层108的凹进的侧壁可以具有基本上垂直的轮廓、平整的轮廓、凹陷的轮廓或具有不规则的轮廓。在一些实施例中，使栅极介电层108凹进可以允许低k掺杂层122P/122N沉积在栅电极110P/110N下方，如图19A至图19B所示。在其他实施例中，栅极介电层108的部分可以在接触件层118的顶表面上方延伸。在一些情况下，在顶表面和侧壁两者处电接触半导体层106可以降低接触电阻。
图20A和图20B示出了根据一些实施例的p型晶体管130P和n型晶体管130N的截面图。晶体管130P/130N类似于先前针对图17A至图17B描述的晶体管130P/130N，除了没有形成低k掺杂层122P/122N。例如，在一些情况下，2D接触件层118可以是足够导电的，以至于不需要低k掺杂层122P/122N。这是实例，并且可以出于其他原因省略低k掺杂层122P/122N。在一些实施例中，可以仅从p型晶体管130P或仅从n型晶体管130N省略低k掺杂层122P/122N。
图21A和图21B示出了根据一些实施例的p型晶体管130P和n型晶体管130N的截面图。晶体管130P/130N类似于先前针对图17A至图17B描述的晶体管130P/130N，除了使用包括非2D材料的接触件层119P/119N代替包括2D材料的接触件层118。接触件层119P/119N可以包括与半导体层106的侧壁进行物理和电接触的高导电材料。例如，接触件层119P/119N可以包括金属或金属合金，诸如铂、PtIn、PtBi、PtSb、另一铂合金、另一金属等、或它们的组合。在一些实施例中，可以掺杂金属或金属合金以提供至半导体层106的改进的电连接。例如，金属或金属合金可以掺杂有硫或硒，然而其他掺杂剂是可能的。在其他实施例中，接触件层119P/119N可以包括诸如石墨烯等的导电非金属材料，其可以是掺杂的或未掺杂的。p型区域10P中的接触件层119P可以与n型区域10N中的接触件层119N相同或不同。可以使用任何合适的工艺来沉积接触件层119P/119N。在其他实施例中，可以在接触件层119P/119N上形成低k掺杂层122P/122N。
本发明的实施例具有一些有利特征。通过形成具有与2D沟道层侧面电接触的接触件层的源极/漏极区域，可以降低或消除诸如费米能级钉扎的效应。这可以降低源极/漏极区域和2D沟道之间的接触电阻，这可以改进器件性能，改进器件效率，或者降低器件功耗。本文所描述的技术允许使用自对准工艺形成源极/漏极区域，这可以改进器件设计灵活性、改进工艺设计灵活性或改进良率。本文所描述的技术还可以允许形成高功函数接触件。另外，可以在2D沟道材料上不沉积诸如光刻胶的临时材料的情况下形成源极/漏极区域，这可以降低对二维沟道损坏的几率，并且降低二维沟道上残留剩余物的几率。这可以改进器件良率和可靠性。本文描述的技术允许用于接触件层的各种掺杂技术，诸如使用掺杂层。在一些情况下，掺杂层的使用还可以降低栅电极和源极/漏极区域之间的寄生电容，这可以改进器件速度和性能。本文所描述的技术还允许形成互补的(例如，CMOS)器件。
根据本发明的一些实施例，器件包括第一源极/漏极区域，该第一源极/漏极区域包括：包括第一金属的第一金属层；以及位于第一金属层上的导电二维材料；物理接触第一金属层的侧壁的隔离层，其中，导电二维材料突出于隔离层之上；位于隔离层上的二维半导体材料，其中，二维半导体材料的侧壁物理接触导电二维材料的侧壁；以及位于二维半导体材料上的栅极堆叠件。在实施例中，该器件包括在导电二维材料上和在栅极堆叠件上延伸的掺杂层，其中，掺杂层为导电二维材料提供掺杂效果。在实施例中，掺杂层包括氧化物。在实施例中，二维半导体材料的顶表面没有导电二维材料。在实施例中，导电二维材料包括第一金属。在实施例中，第一金属是过渡金属。在实施例中，二维半导体材料包括过渡金属二硫属化物。在实施例中，导电二维材料突出于二维半导体材料之上。
根据本发明的一些实施例，器件包括第一晶体管，该第一晶体管包括：包括位于第一金属材料上方的第一二维(2D)接触件材料的第一漏极区域；包括位于第一金属材料上方的第一2D接触件材料的第一源极区域；从第一漏极区域延伸到第一源极区域的第一2D沟道材料，其中，第一2D沟道材料物理接触第一漏极区域的第一2D接触件材料的侧壁和第一源极区域的第一2D接触件材料的侧壁；位于第一2D沟道材料上的第一栅极介电材料；位于第一栅极介电材料上的第一栅电极材料；以及在第一漏极区域、第一源极区域、第一栅极介电材料和第一栅电极材料上延伸的第一掺杂层。在实施例中，该器件包括与第一晶体管相邻的第二晶体管，其中，第二晶体管包括：包括位于第二金属材料上方的第二2D接触件材料的第二漏极区域；包括位于第二金属材料上方的第二2D接触件材料的第二源极区域；从第二漏极区域延伸到第二源极区域的第二2D沟道材料，其中，第二2D沟道材料物理接触第二漏极区域的第二2D接触件材料的侧壁和第二源极区域的第二2D接触件材料的侧壁；位于第二2D沟道材料上的第二栅极介电材料；位于第二栅极介电材料上的第二栅电极材料；以及在第二漏极区域、第二源极区域、第二栅极介电材料和第二栅电极材料上延伸的第二掺杂层。在实施例中，第一晶体管是p型并且第二晶体管是n型。在实施例中，第一漏极区域物理和电接触第二漏极区域。在实施例中，第一2D沟道材料和第二2D沟道材料包括相同的材料。在实施例中，第一漏极区域与第二漏极区域相邻，第一源极区域与第二源极区域相邻，并且该器件包括物理和电接触第一栅电极材料和第二栅电极材料的栅极接触件。在实施例中，第一2D接触件材料物理接触第一2D沟道材料的顶表面。在实施例中，该器件包括延伸穿过第一2D接触件材料以物理接触第一金属材料的源极/漏极接触件。
根据本发明的一些实施例，一种方法包括在隔离层上形成低维半导体层；在低维半导体层上形成栅极结构；在与低维半导体层相邻的隔离层中形成开口；在开口中沉积金属材料；在金属材料上形成低维接触件层，其中，低维接触件层的侧壁物理和电接触低维半导体层的侧壁；以及在低维接触件层和栅极结构上方沉积掺杂层。在实施例中，形成低维接触件层包括对金属材料执行硫化工艺或硒化工艺。在实施例中，形成低维接触件层消耗了金属材料的上部部分。在实施例中，该方法包括形成延伸穿过掺杂层以物理和电接触栅极结构的栅极接触件。
前面概述了落干实施例的特征，使得本领域技术人员可以更好地理解本发明的方面。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与在此所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，在此他们可以做出多种变化、替换以及改变。

Claims (10)

1.一种半导体器件，包括：
第一源极/漏极区域，包括：
第一金属层，包括第一金属；以及
导电二维材料，位于所述第一金属层上；
隔离层，物理接触所述第一金属层的侧壁，其中，所述导电二维材料突出于所述隔离层之上；
二维半导体材料，位于所述隔离层上，其中，所述二维半导体材料的侧壁物理接触所述导电二维材料的侧壁；以及
栅极堆叠件，位于所述二维半导体材料上。
2.根据权利要求1所述的半导体器件，还包括在所述导电二维材料上和在所述栅极堆叠件上延伸的掺杂层，其中，所述掺杂层为所述导电二维材料提供掺杂效果。
3.根据权利要求2所述的半导体器件，其中，所述掺杂层包括氧化物。
4.根据权利要求1所述的半导体器件，其中，所述二维半导体材料的顶表面没有所述导电二维材料。
5.根据权利要求1所述的半导体器件，其中，所述导电二维材料包括所述第一金属。
6.根据权利要求5所述的半导体器件，其中，所述第一金属是过渡金属。
7.根据权利要求1所述的半导体器件，其中，所述二维半导体材料包括过渡金属二硫属化物。
8.根据权利要求1所述的半导体器件，其中，所述导电二维材料突出于所述二维半导体材料之上。
9.一种半导体器件，包括：
第一晶体管，包括：
第一漏极区域，包括位于第一金属材料上方的第一二维(2D)接触件材料；
第一源极区域，包括位于所述第一金属材料上方的所述第一二维接触件材料；
第一二维沟道材料，从所述第一漏极区域延伸到所述第一源极区域，其中，所述第一二维沟道材料物理接触所述第一漏极区域的所述第一二维接触件材料的侧壁和所述第一源极区域的所述第一二维接触件材料的侧壁；
第一栅极介电材料，位于所述第一二维沟道材料上；
第一栅电极材料，位于所述第一栅极介电材料上；以及
第一掺杂层，在所述第一漏极区域、所述第一源极区域、所述第一栅极介电材料和所述第一栅电极材料上延伸。
10.一种形成半导体器件的方法，包括：
在隔离层上形成低维半导体层；
在所述低维半导体层上形成栅极结构；
在与所述低维半导体层相邻的所述隔离层中形成开口；
在所述开口中沉积金属材料；
在所述金属材料上形成低维接触件层，其中，所述低维接触件层的侧壁物理和电接触所述低维半导体层的侧壁；以及
在所述低维接触件层和所述栅极结构上方沉积掺杂层。
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