CN116314151A - 芯片封装组件和电子设备 - Google Patents
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Abstract
本公开提供一种芯片封装组件和电子设备，所述芯片封装组件包括中介板，所述中介板中布置有目标信号线和补偿电感，所述目标信号线用于与所述芯片封装结构的外部设备电气连接，所述目标信号线上串联有所述补偿电感。在所述芯片封装组件中，在目标信号线上设置补偿电感后，引入了额外的电感，提升了阻抗，可以降低回损，提高信号传输性能。
Description
技术领域
本公开涉及芯片技术领域，具体地，涉及一种芯片封装组件和一种包括该芯片封装组件的电子设备。
背景技术
随着人工智能（AI，Artificial Intelligence）技术和大数据的发展，对高速双倍数据速率（DDR，Double Data Rate）信号和串行器/解串器（Serdes，SERializer/DESerializer）信号传输速率和带宽需求越来越高。同时，由于芯片实现的功能越来越多，其尺寸也越来越大。尤其如中央处理器（CPU，Central Processing Unit）等大封装尺寸，需要通过先进的封装来实现模块之间高密度、高速率的互连。
针对带有先进封装的芯片产品，存在信号线阻抗偏低的问题。
发明内容
本公开实施例提供一种芯片组件和一种包括该芯片封装组件的电子设备。
作为本公开的第一个方面，提供一种芯片封装组件，所述芯片封装组件包括中介板，所述中介板中布置有目标信号线和补偿电感，所述目标信号线用于与所述芯片封装结构的外部设备电气连接，所述目标信号线上串联有所述补偿电感。
作为本公开的第二个方面，提供一种电子设备，所述电子设备包括电路板和多个芯片封装组件，所述芯片封装组件设置在所述电路板上，其中，多个所述芯片封装组件中的一者为本公开第一个方面所提供的芯片封装组件。
在所述芯片封装组件中，在目标信号线上设置补偿电感后，引入了额外的电感，提升了阻抗，可以降低回损，提高信号传输性能。
附图说明
图1是本公开所提供的芯片封装组件的一种实施方式的结构示意图；
图2是本公开所提供的芯片封装组件的中介板的一种实施方式的结构示意图；
图3是本公开所提供的芯片封装组件的中介板的另一种实施方式的结构示意图；
图4是T型线圈的一种实施方式的示意图；
图5是单端信号瞬时器件特性（TDR，transient device property）对比图，其中，实线曲线代表未串联补偿电感的情况，虚线曲线代表串联了补偿电感的情况；
图6是单端信号回波损耗（RL，Return Loss）对比图，其中，实线曲线代表未串联补偿电感的情况，虚线曲线代表串联了补偿电感的情况；
图7是差分信号TDR对比图，其中，实线曲线代表未串联补偿电感的情况，虚线曲线代表串联了补偿电感的情况；
图8是差分信号RL对比图，其中，实线曲线代表未串联补偿电感的情况，虚线曲线代表串联了补偿电感的情况；
图9是写方向眼宽（write eye width）统计结果示意图，其中，填充了斜线的矩形柱代表未串联补偿电感的情况，未填充的矩形柱代表串联补偿电感的情况；
图10是写方向眼高（write eye hight）统计结果示意图，其中，填充了斜线的矩形柱代表未串联补偿电感的情况，未填充的矩形柱代表串联补偿电感的情况。
具体实施方式
为使本领域的技术人员更好地理解本公开的技术方案，下面结合附图对本公开提供的芯片封装组件和电子设备进行详细描述。
在下文中将参考附图更充分地描述示例实施例，但是所述示例实施例可以以不同形式来体现且不应当被解释为限于本文阐述的实施例。反之，提供这些实施例的目的在于使本公开透彻和完整，并将使本领域技术人员充分理解本公开的范围。
在不冲突的情况下，本公开各实施例及实施例中的各特征可相互组合。
如本文所使用的，术语“和/或”包括一个或多个相关列举条目的任何和所有组合。
本文所使用的术语仅用于描述特定实施例，且不意欲限制本公开。如本文所使用的，单数形式“一个”和“该”也意欲包括复数形式，除非上下文另外清楚指出。还将理解的是，当本说明书中使用术语“包括”和/或“由……制成”时，指定存在所述特征、整体、步骤、操作、元件和/或组件，但不排除存在或添加一个或多个其它特征、整体、步骤、操作、元件、组件和/或其群组。
除非另外限定，否则本文所用的所有术语(包括技术和科学术语)的含义与本领域普通技术人员通常理解的含义相同。还将理解，诸如那些在常用字典中限定的那些术语应当被解释为具有与其在相关技术以及本公开的背景下的含义一致的含义，且将不解释为具有理想化或过度形式上的含义，除非本文明确如此限定。
通过公式（1）可以计算阻抗，通过该公式可知，信号线上的阻抗与其结构存在的电感和电容相关。如果电感和电容的比值合适，就可以使信号线达到目标阻抗。
Z=sqrt(L/C) （1）
其中，Z为阻抗；
L为电感值；
C为电容值。
通常，芯片封装组件中走线密集、速率高，由于叠层厚度、设计尺寸、材料介电常数等影响，会导致信号线的寄生电容过大，并导致信号线阻抗偏低，回损较差。为了达到目标阻抗，方式之一为降低寄生电容。降低寄生电容通常需要改变叠层厚度、材料介电常数、金属面面积等参数。但是，实现上述参数改变的工艺难度非常大。
有鉴于此，作为本公开的第一个方面，提供一种芯片封装组件，如图1和图2所示，所述芯片封装组件包括中介板100，该中介板（interposer）100中布置有目标信号线121和补偿电感122，目标信号线121用于与芯片封装结构的外部设备电气连接，且目标信号线121上串联有补偿电感122。
中介板100上电路复杂，寄生电容较大，在目标信号线121上设置补偿电感后，引入了额外的电感，提升了阻抗，可以降低回损，提高信号传输性能。
在本公开中，对中介板100的具体结构不做特殊的限定。可选地，中介板100包括中介基板110和设置在中介基板110上的至少一层布线层（RDL，Redistribution Layers）120。目标信号线121和补偿电感122布置在至少一层布线层120中。
布线层120可以包括一条目标信号线121，也可以包括多条目标信号线。
当布线层120包括一条目标信号线121时，该目标信号线121串联有补偿电感122；当布线层120包括多条目标信号线121时，可以只在部分目标信号线121上串联补偿电感122，也可以在所有目标信号线121上都串联补偿电感122，可以根据实际需要来设置补偿电感122。并且，不同目标信号线上的补偿电感互相独立。
在本公开中，对如何将布线层120设置在中介基板110上也不做特殊的限定。例如，布线层120可以设置在中介基板110的表面，也可以设置在中介基板110的内部。可选地，中介基板110包括多个子基板，可以在每一子基板上都设置布线层120。
在本公开中，对布线层120的具体层数也不做特殊的限定，可选地，中介板100可以包括3至5层布线层120。
在本公开中，对补偿电感的具体位置、以及具体结构也不做特殊的限定。作为一种可选实施方式，补偿电感122可以位于同一布线层中，也可以位于不同布线层中。
作为示例，补偿电感122可以包括一个线圈部，也可以包括多个连接的线圈部。需要指出的是，“线圈部”由金属材料制成，可以是金属环的一部分。
在补偿电感122包括一个线圈部的情况中，补偿电感位于至少一层布线层中的同一层布线层120中。
在补偿电感122包括多个线圈部的情况中，多个所述线圈部可以位于至少一层布线层的同一层布线层中，或者，多个所述线圈部位于至少一层布线层中不同布线层120中，且不同层中的线圈部通过第一过孔和第一走线电气连接。第一过孔包括但不限于是普通过孔或硅通孔。
在图3中所示的实施方式中，中介基板包括沿厚度方向层叠的两层子基板，补偿电感122的一部分线圈部设置在上层的子基板上，补偿电感122的另一部分线圈部设置在下层的子基板上，并且，上层的子基板上的线圈部通过第一过孔与下层的子基板上的线圈部电气连接。需要解释的是，虽然在图3中所示的实施方式中，位于不同布线层的线圈部的位置正对，但是，本公开并不限于此，位于不同布线层的线圈部的位置也可以互相错开。在不同层的线圈部的位置互相错开的情况下，需要利用过孔和走线的组合方式将不同层的线圈部电气连接。
补偿电感122可以实现为多种形式，包括但不限于由一圈或多圈导线形成的线圈、弯曲或平直的导线等。所述导线可以是迹线、微带线等。
在本公开中，对中介基板的具体材料也不做特殊的限定。例如，中介基板的材料包括但不限于含硅材料、聚酰亚胺、玻璃材料、氮化硅、二氧化硅。需要指出的是，玻璃材料并不等同于二氧化硅。玻璃材料由二氧化硅和其他氧化物制成。
在本公开中，对目标信号线121的具体形式也不做特殊的限定。作为一种可选实施方式，目标信号线121是单端信号线，可以在该单端信号线上串联补偿电感122。作为另一种可选实施方式，目标信号线121为差分信号线，在目标信号线121的P线和N线上均串联补偿电感122。
在本公开中，对芯片封装组件的具体结构也不做特殊的限定。作为一种可选实施方式，如图1所示，所述芯片封装组件还包括裸芯片（die）200和封装板（package）300，裸芯片200、中介板100和封装板300沿所述芯片封装组件的厚度方向依次层叠设置。
封装板300设置在印刷电路板（PCB，Printed Circuit Board）400上，裸芯片200与中介板100上的布线层120电气连接，中介板100上的布线层120通过封装板300与印刷电路板400电气连接。
通常，中介板100中含有硅材料介质。可以在中介板100上设置硅通孔（TSV，Through Silicon Via）100a，通过硅通孔可以实现目标信号线到封装外部的电气连接。例如，通过硅通孔实现裸芯片200与布线层的电气连接，以及通过硅通孔实现布线层与封装板300的电气连接。
示例性地，硅通孔可以与第二焊接凸块600的连接盘（pad）电气连接，从而实现布线层与封装板300的电气连接。
同样地，可以在封装板300上设置过孔，通过过孔实现封装板300上的电路结构与印刷电路板400的电气连接。
在本公开中，对补偿电感122与目标信号线的哪一个部分相连不做特殊的限定。作为一种可选实施方式，补偿电感可以设置在目标信号线的输出端。
可选地，中介板100包括第二过孔和第二走线，补偿电感122的两端中的一端与中介板上100的第二过孔或第二走线电气连接，补偿电感122的两端中的另一端与目标信号线121电气连接。第二过孔包括但不限于是普通过孔或硅通孔。
在本公开中，目标信号线121可以通过过孔、走线、焊球等方式电气连接到所述外部电气设备，此处的过孔包括但不限于是普通过孔或硅通孔。
作为一种可选实施方式，补偿电感122的两端中的一端与中介板100的硅通孔电气连接。例如，将补偿电感122的一端与硅通孔的电连接盘电气连接。容易理解的是，补偿电感122的两端中的另一端与相应的目标信号线电气连接。本文中所述的电气连接的方式包括走线、过孔等。
在本公开中，对裸芯片200与中介板100之间的连接方式不做特殊的限定，可选地，裸芯片200与中介板100之间设置有多个第一焊接凸块（bump）500，通过第一焊接凸块500将中介板100与裸芯片200固定连接。可选地，第一焊接凸块500可以是微焊接凸块（microbump）。此外，还可以通过混合连接（hybrid bonding）或其他的方式将裸芯片200与中介板100固定连接。
在本公开中，对中介板100与封装板300之间的连接方式也不做特殊的限定。可选地，中介板100与封装板300之间设置有多个第二焊接凸块600，通过第二焊接凸块600可以将中介板100与封装板300固定连接。可选地，第二焊接凸块600可以是C4焊接凸块（C4bump）。此外，还可以通过其他的方式将中介板100与封装板300固定连接。
可选地，封装板300可以通过焊球700与印刷电路板400相连。图1中所示的芯片封装组件的封装方式也可以被称为先进封装。图1中所示的是一种Die-micro bump-interposer-C4 bump-package-ball-PCB结构。
通过在目标信号线上串联补偿电感，可以实现高速率的DDR4、DDR5、下一代DDR6及以上并行接口传输、10Gbps或更高速率的SerDes串行接口传输。
在本公开中，对补偿电感122的具体结构也不做特殊的限定。可选地，补偿电感122为T型线圈。
图4中所示的是T型电感的一种实施方式的示意图，补偿电感122的各线圈为矩形线圈。所述矩形线圈包括沿第一方向（图4中的竖直方向）延伸的多条第一线圈部和沿第二方向（图4中的水平方向）延伸的多条第二线圈部，多条第一线圈部、多条第二线圈部首尾相连，形成螺旋形的矩形线圈。对于T型电感而言，尺寸参数包括：相邻两条第一线圈部之间的线间距S1、相邻两条第二线圈部之间的线间距S2、以及第一线圈部的宽度、和第二线圈部的宽度。第一线圈部的宽度与第二线圈部的宽度可以相同也可以不同，不同圈的线圈部的宽度可以相同也可以不同。在图4中所示的实施方式中，各圈的第一线圈部、以及第二线圈部的宽度相同，均为图中所示的W。
尺寸参数不同的补偿电感的电感值不同，可以通过调整T型电感的尺寸参数、以及补偿电感的圈数来实现信号的阻抗匹配。
虽然图4中示出了各线圈为矩形线圈的补偿电感122，但是，本公开并不限于此。补偿电感122的各线圈也可以是圆形线圈、或者方形线圈、或者其他几何形状的线圈。此外，补偿电感122也可以是一条导电线。图4中所示的补偿电感122包括2.5圈线圈，但是，本公开也不限于此，可以根据目标阻抗来设置补偿电感122的具体参数。
作为本公开的第二个方面，提供一种电子设备，所述电子设备包括电路板和多个芯片封装组件，所述芯片封装组件设置在所述电路板上，其中，多个所述芯片封装组件中的一者为本公开第一个方面所提供的芯片封装组件。
如上文中所述，在目标信号线121上设置补偿电感后，引入了额外的电感，提升了阻抗，可以降低回损，提高信号传输性能。
在本公开中，对电路板的具体形式不做特殊的限定。作为一种可选实施方式，所述电路板可以是图1中所示的印刷电路板400。
为了验证本公开实施例所提供的封装组件是否解决阻抗不匹配问题，通过三维电磁仿真软件进行建模仿真分析，在仿真分析中，对比了DDR5接口不加补偿电感和加补偿电感的模拟结果，其补偿电感的尺寸参数如表1所示，其中，L为补偿电感各个线圈部的总长度。通过图5至图10展示了单端信号和差分信号优化前后的阻抗、插损、回损、串扰及时域眼图的仿真结果。
表1
| W（μm） | S1（μm） | S2（μm） | L（μm） | |
| 无补偿电感 | 0 | 0 | 0 | 0 |
| 加补偿电感 | 5 | 2 | 2 | 507.58 |
图5是单端信号TDR对比图，其中，实线曲线代表未串联补偿电感的情况，虚线曲线代表串联了补偿电感的情况，横坐标为时间，纵坐标为阻抗，单位为Ohm；图6是单端信号RL对比图，其中，实线曲线代表未串联补偿电感的情况，虚线曲线代表串联了补偿电感的情况，横坐标为频率，纵坐标为返回损耗参数，单位为dB。从仿真结果看到，单端信号阻抗优化约8 Ohm；在3.2 GHz，单端信号回损优化9.5 dB以上。
图7是差分信号TDR对比图，其中，实线曲线代表未串联补偿电感的情况，虚线曲线代表串联了补偿电感的情况，横坐标为时间，纵坐标为阻抗，单位为Ohm；图8是差分信号RL对比图，其中，实线曲线代表未串联补偿电感的情况，虚线曲线代表串联了补偿电感的情况，横坐标为频率，纵坐标为返回损耗参数，单位为dB。从仿真结果看到，差分信号阻抗优化约17 Ohm；在3.2 GHz，差分回损优化14 dB以上。
图9是写方向眼宽统计结果示意图，其中，填充了斜线的矩形柱代表未串联补偿电感的情况，未填充的矩形柱代表串联补偿电感的情况，横坐标为数据序列（DQ，Data Queue）的编号，纵坐标为写方向眼宽，单位为ps；图10是写方向眼高统计结果示意图，其中，填充了斜线的矩形柱代表未串联补偿电感的情况，未填充的矩形柱代表串联补偿电感的情况，横坐标为数据序列，纵坐标为写方向眼高，单位为mV。在6400Mbps的速率下，写方向最差数据信号眼宽优化9.3ps，眼高优化42mV，优化效果明显。
本文已经公开了示例实施例，并且虽然采用了具体术语，但它们仅用于并仅应当被解释为一般说明性含义，并且不用于限制的目的。在一些实例中，对本领域技术人员显而易见的是，除非另外明确指出，否则可单独使用与特定实施例相结合描述的特征、特性和/或元素，或可与其它实施例相结合描述的特征、特性和/或元件组合使用。因此，本领域技术人员将理解，在不脱离由所附的权利要求阐明的本公开的范围的情况下，可进行各种形式和细节上的改变。
Claims (12)
1.一种芯片封装组件，所述芯片封装组件包括中介板，其特征在于，所述中介板中布置有目标信号线和补偿电感，所述目标信号线用于与所述芯片封装结构的外部设备电气连接，所述目标信号线上串联有所述补偿电感。
2.根据权利要求1所述的芯片封装组件，其特征在于，所述中介板包括中介基板和设置在所述中介基板上的至少一层布线层，所述目标信号线和所述补偿电感布置在所述至少一层布线层中。
3.根据权利要求2所述的芯片封装组件，其特征在于，所述补偿电感布置在所述至少一层布线层中的相同或不同布线层。
4.根据权利要求2所述的芯片封装组件，其特征在于，所述补偿电感包括一个线圈部或多个线圈部；
在所述补偿电感包括多个连接的线圈部的情况中，多个所述线圈部位于所述至少一层布线层的同一层布线层中，或者，多个所述线圈部位于所述至少一层布线层中不同布线层中，且不同层中的线圈部通过第一过孔和第一走线电气连接。
5.根据权利要求2所述的芯片封装组件，其特征在于，中介基板的材料选自以下材料中的任意一者：
含硅材料、聚酰亚胺、玻璃材料、氮化硅、二氧化硅。
6.根据权利要求1至5中任意一项所述的芯片封装组件，其特征在于，所述目标信号线为单端信号线。
7.根据权利要求1至5中任意一项所述的芯片封装组件，其特征在于，所述目标信号线为差分信号线，所述目标信号线的P线和N线上均串联有所述补偿电感。
8.根据权利要求1至5中任意一项所述的芯片封装组件，其特征在于，所述芯片封装组件还包括裸芯片和封装板，所述裸芯片、所述中介板和所述封装板沿所述芯片封装组件的厚度方向依次层叠设置。
9.根据权利要求1至5中任意一项所述的芯片封装组件，其特征在于，所述中介板包括第二过孔和第二走线，所述补偿电感的两端中的一端与所述中介板上的第二过孔或第二走线电气连接，所述补偿电感的两端中的另一端与所述目标信号线电气连接。
10.根据权利要求8所述的芯片封装组件，其特征在于，所述裸芯片与所述中介板之间设置有多个第一焊接凸块，所述中介板与所述封装板之间设置有多个第二焊接凸块。
11.根据权利要求1至5中任意一项所述的芯片封装组件，其特征在于，所述补偿电感为T型线圈。
12.一种电子设备，所述电子设备包括电路板和多个芯片封装组件，所述芯片封装组件设置在所述电路板上，其特征在于，多个所述芯片封装组件中的一者为权利要求1至11中任意一项所述的芯片封装组件。
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Citations (5)
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| US20110084358A1 (en) * | 2009-10-08 | 2011-04-14 | Qualcomm Incorporated | Apparatus and Method for Through Silicon via Impedance Matching |
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| CN114566593A (zh) * | 2021-12-29 | 2022-05-31 | 威锋电子股份有限公司 | 多层式芯片内建电感结构 |
-
2023
- 2023-05-19 CN CN202310567036.7A patent/CN116314151A/zh active Pending
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